KR100608348B1 - 적층 칩 패키지의 제조 방법 - Google Patents

적층 칩 패키지의 제조 방법 Download PDF

Info

Publication number
KR100608348B1
KR100608348B1 KR1020020040341A KR20020040341A KR100608348B1 KR 100608348 B1 KR100608348 B1 KR 100608348B1 KR 1020020040341 A KR1020020040341 A KR 1020020040341A KR 20020040341 A KR20020040341 A KR 20020040341A KR 100608348 B1 KR100608348 B1 KR 100608348B1
Authority
KR
South Korea
Prior art keywords
semiconductor chip
chip
forming
conductive material
metal pattern
Prior art date
Application number
KR1020020040341A
Other languages
English (en)
Other versions
KR20040006316A (ko
Inventor
박성범
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020020040341A priority Critical patent/KR100608348B1/ko
Publication of KR20040006316A publication Critical patent/KR20040006316A/ko
Application granted granted Critical
Publication of KR100608348B1 publication Critical patent/KR100608348B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 경박 단소화된 다층 시스템에 적당하도록 한 적층 칩 패키지의 제조 방법을 개시하며, 개시된 본 발명은, 일면에는 칩패드가 형성되고 이면에는 제 1보호막이 형성된 제 1반도체 칩을 제공하는 제 1단계와, 상기 칩패드의 일부분을 절단하여 상기 반도체 칩을 관통시키는 홀을 형성하는 제 2단계와, 상기 칩패드, 제 1보호막의 일부 및 상기 홀을 덮는 금속 패턴을 형성하는 제 3단계와, 상기 제 1반도체 칩 상에 상기 금속 패턴 및 칩패드를 노출시키는 개구부를 가진 완충막을 형성하는 제 4단계와, 상기 완충막 상에 상기 개구부를 덮고 연장된 일부분에 볼랜드영역을 가진 러너를 형성하는 제 5단계와, 상기 완충막 상에 러더를 덮되, 상기 볼랜드영역을 노출시키는 제 2보호막을 형성하는 제 6단계와, 상기 제 1보호막으로부터 노출된 금속 패턴 위에 제 1도전성 재료를 부착하는 제 7단계와, 상기 제 1도전성 재료가 부착된 결과물에 적어도 1개 이상의 제 2반도체 칩을 적층하는 제 8단계와, 상기 볼랜드영역에 제 2도전성 재료를 부착하는 제 9단계와, 상기 제 2도전성 재료가 부착된 적층 구조물을 PCB기판 위에 실장하는 제 10단계를 포함한다.

Description

적층 칩 패키지의 제조 방법{method for fabricating stacked chip package}
도 1은 종래 기술에 따른 적층 칩 패키지의 제조 방법을 설명하기 위한 단면도.
도 2a 내지 도 2e는 본 발명에 따른 적층 칩 패키지의 제조 방법을 설명하기 위한 단면도.
도 3은 본 발명의 다른 실시예에 따른 적층 칩 패키지를 도시한 단면도.
본 발명은 반도체 패키지의 제조 방법에 관한 것으로, 보다 상세하게는 경박 단소화된 다층 시스템에 적당하도록 한 적층 칩 패키지의 제조 방법에 관한 것이다.
일반적으로, 집적회로(Intergrated Circuit:IC) 또는 대규모 집적회로 등의 반도체 칩은 금속 리드프레임에 실장된 후, 수지로 밀봉되어 인쇄회로기판(Printed Circuit Board: 이하, PCB라 칭함)상에 장착된다. PCB의 면적을 적게 차지하는 고밀도 실장을 실현하기 위하여 박형화 및 소형화가 진행되고 있으나, 어느 정도 이상으로는 실장 밀도의 향상이 어려운 상황이다.
도 1은 종래기술에 따른 적층 칩 패키지의 제조 방법을 설명하기 위한 도면이다.
종래기술에 따른 적층 칩 패키지는, 도 1에 도시한 바와 같이, 2개 이상의 상,하부패키지(10a)(10b)가 적층된 형태를 갖는 것으로, 상부패키지(10a)와 하부패키지(10b)가 접착제(16)에 의해 고정되며, 상부패키지(10a)의 아웃리드(12)와 하부패키지(11b)의 아웃리드(14)가 연결된 구조를 갖는다.
종래기술에 따른 적층 칩 패키지의 제조 방법은, 먼저, 상부패키지(10a)와 하부패키지(10b)를 접착제(16)로 고정시킨 후, 상부패키지(10a)의 아웃리드와 하부패키지의 아웃리드를 연결시킴으로써 패키지 제조를 완료한다.
그러나, 종래기술에 따른 적층 칩 패키지의 제조 방법에서는 적층된 패키지를 박형화 및 소형화하는 데 한계가 있었다.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 경박 단소화된 적층 칩 패키지의 제조 방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 적층 칩 패키지의 제조 방법은, 일면에는 칩패드가 형성되고 이면에는 제 1보호막이 형성된 제 1반도체 칩을 제공하는 제 1단계와, 상기 칩패드의 일부분을 절단하여 상기 반도체 칩을 관통시키는 홀을 형성하는 제 2단계와, 상기 칩패드, 제 1보호막의 일부 및 상기 홀을 덮는 금속 패턴을 형성하는 제 3단계와, 상기 제 1반도체 칩 상에 상기 금속 패턴 및 칩패드를 노출시키는 개구부를 가진 완충막을 형성하는 제 4단계와, 상기 완충막 상에 상기 개구부를 덮고 연장된 일부분에 볼랜드영역을 가진 러너를 형성하는 제 5단계와, 상기 완충막 상에 러더를 덮되, 상기 볼랜드영역을 노출시키는 제 2보호막을 형성하는 제 6단계와, 상기 제 1보호막으로부터 노출된 금속 패턴 위에 제 1도전성 재료를 부착하는 제 7단계와, 상기 제 1도전성 재료가 부착된 결과물에 적어도 1개 이상의 제 2반도체 칩을 적층하는 제 8단계와, 상기 볼랜드영역에 제 2도전성 재료를 부착하는 제 9단계와, 상기 제 2도전성 재료가 부착된 적층 구조물을 PCB기판 위에 실장하는 제 10단계를 포함하는 것을 특징으로 한다.
상기 8단계에서, 상기 제 2반도체 칩은 상기 제 3단계까지의 공정을 진행한 후에, 적층 공정을 진행하며, 상기 제 1도전성 재료가 부착된 결과물과 상기 제 2 반도체 칩 사이에는 비전도성 에폭시 및 실리콘계 절연물질 중 어느 하나의 접착제를 개재시킨다. 또한, 접착제는 50∼200㎛ 두께를 유지한다.
한편, 상기 제 1및 제 2도전성 재료는 솔더 볼, 전도성 에폭시 및 와이어 범프 중 어느 하나를 이용한다.
(실시예)
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 도 2e는 본 발명에 따른 적층 칩 패키지의 제조 방법을 설명하기 위한 단면도이다. 또한, 도 3은 본 발명의 다른 실시예에 따른 적층 칩 패키지를 도시한 단면도이다.
본 발명에 따른 적층 칩 패키지의 제조 방법은, 도 2a에 도시된 바와 같이, 먼저, 회로패턴이 형성된 면에는 제 1칩패드(12)가 구비되고, 그 이면에는 제 1보호막(14)이 구비된 제 1반도체 칩(10)을 제공한다.
이어, 도 2b에 도시된 바와 같이, 상기 반도체 칩(10)에 레이저 가공 방법에 의해 제 1칩패드(12) 부분을 절단하여 제 1비아홀(16)을 형성한 후, 상기 제 1칩패드(12), 제 1보호막(14)의 일부분 및 제 1비아홀(16)을 덮는 제 1금속 패턴(18)을 형성한다. 이때, 상기 제 1금속 패턴(18)으로는 알루미늄(Al)을 이용한다.
그런 다음, 도 2c에 도시된 바와 같이, 상기 결과의 제 1반도체 칩 위에 완충막(20)을 형성한 후, 상기 완충막(20)을 식각하여 칩패드(12)와 대응된 부분을 노출시키는 개구부(21)를 형성한다. 이 후, 상기 완충막(20)을 포함한 제 1반도체 칩(10) 위에 금속을 이용하여 제 1칩패드(12) 부분을 덮는 러너(22)를 형성한다. 이때, 러너(22)에는 연장된 일부분에 이 후의 공정에서 도전성 볼이 안착될 볼랜드영역(A)이 정의되어져 있다.
이어, 상기 러너(22) 위에 볼랜드영역(A)을 노출시키는 제 2보호막(24)을 형성한다. 그런 다음, 제 1보호막(14) 위의 제 1금속 패턴(18) 상에 제 1도전성 볼(26)을 부착시킨다. 이때, 상기 제 1도전성 볼(26)은 이 후의 부착된 제 2반도체 칩과 연결을 위한 것이다. 또한, 상기 제 1도전성 볼(26)은 솔더(solder) 볼을 이용하며, 볼 대신에 전도성 에폭시(epoxy) 또는 와이어 범프(wire bump)을 이용할 수도 있다.
그 다음, 도 2d에 도시된 바와 같이, 제 1도전성 볼(26)을 포함한 제 1보호막(14)에 제 2반도체 칩(40)을 적층한다. 이때, 제 1보호막(14)과 제 2반도체 칩(40) 사이에 비전도성 에폭시 또는 실리콘계 물질의 접착제(50) 개재시키어 이들 간의 접착력을 향상시킨다. 또한, 상기 제 2반도체 칩(4)에도 상기 제 1반도체 칩의 공정과 동일하게 진행됨으로서, 회로패턴이 형성된 이면에 제 3보호막(44)이 형 성되고, 제 2칩패드(42)를 절단시킨 제 2비아홀(46), 제 2비아홀(46)을 덮는 제 2금속 패턴(48), 제 3보호막(44) 위의 제 2금속 패턴(18)에 부착되는 도전성 볼(미도시) 등의 제조되어져 있다.
따라서, 상기 제 1반도체 칩(10)의 제 1도전성 볼(26)은 제 2반도체 칩(40)의 제 2칩패드(42) 및 제 2금속 패턴(48)과 전기적으로 연결된다.
이상에의 설명에서는 2개의 반도체 칩을 적층시킨 구조를 예로 하였지만, 도 3에 도시된 바와 같이, 2개 이상의 반도체 칩을 적층시켜도 무관하다.
이 후, 도 2e에 도시된 바와 같이, 볼랜드영역에 제 2도전성 볼(28)을 부착시키고 나서, 상기 적층 구조의 패키지를 PCB(Printed Circuit Board)기판(60) 위에 직접 실장한다. 이때, PCB기판(60)과 상기 적층 구조의 패키지의 2도전성 볼(28) 사이에 플럭스를 재개시키고 플럭스 리플로우 공정을 거쳐 접착력을 향상시킨다. 또한, 상기 제 2도전성 볼(28)은 솔더 볼을 이용하며, 볼 형태 이외에도 전도성 에폭시 또는 와이어 범프을 이용할 수도 있다.
이상에서는 개별 단위의 반도체 칩 형태를 여러 개 적층한 구조를 예로 하여 설명하였지만, 웨이퍼 상태에서 상기 적층 공정을 진행한 후, 최종 공정에서 쏘잉(sawing)함으로서, 완성된 적층 칩 패키지를 얻을 수도 있다.
본 발명에 따르면, 칩패드를 절단하여 비아홀을 형성하고, 비아홀을 덮는 금속 패턴을 형성하고, 금속 패턴에 도전성 볼을 부착시킨 구조를 가진 다수 개의 칩들을 적층시킴으로써, 경박단소화된 패키지 제조가 가능하고, 전기적 특성 및 열방출 특성이 우수하다.
이상에서와 같이, 본 발명에서는 칩패드를 절단하고 금속 패턴을 형성하고 나서, 금속 패턴에 도전성 볼을 부착시킨 구조를 가진 반도체 칩들을 다 수개 적층시킴으로써, 경박 단소화된 패키지 제조가 가능하고, 별도의 몰딩 공정이 진행되지 않아 반도체 칩이 노출된 상태이기 때문에 열방출 효과가 매우 크다.
또한, 본 발명은 패키지 구조가 비교적 간단하고 공정이 단순하여 생상성이 향상되며, 웨이퍼 상태에서 적층 가능함으로서 경박 단소화되고 전기적 특성이 우수한 이점이 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (6)

  1. 일면에는 칩패드가 형성되고 이면에는 제 1보호막이 형성된 제 1반도체 칩을 제공하는 제 1단계;
    상기 칩패드의 일부분을 절단하여 상기 반도체 칩을 관통시키는 홀을 형성하는 제 2단계;
    상기 칩패드, 제 1보호막의 일부 및 상기 홀을 덮는 금속 패턴을 형성하는 제 3단계;
    상기 제 1반도체 칩 상에 상기 금속 패턴 및 칩패드를 노출시키는 개구부를 가진 완충막을 형성하는 제 4단계;
    상기 완충막 상에 상기 개구부를 덮고 연장된 일부분에 볼랜드영역을 가진 러너를 형성하는 제 5단계;
    상기 완충막 상에 러더를 덮되, 상기 볼랜드영역을 노출시키는 제 2보호막을 형성하는 제 6단계;
    상기 제 1보호막으로부터 노출된 금속 패턴 위에 제 1도전성 재료를 부착하는 제 7단계;
    상기 제 1도전성 재료가 부착된 결과물에 적어도 1개 이상의 제 2반도체 칩을 적층하는 제 8단계;
    상기 볼랜드영역에 제 2도전성 재료를 부착하는 제 9단계; 및
    상기 제 2도전성 재료가 부착된 적층 구조물을 PCB기판 위에 실장하는 제 10단계;를 포함하는 것을 특징으로 하는 적층 칩 패키지의 제조 방법.
  2. 제 1항에 있어서, 상기 홀은 상기 칩패드보다 작은 직경을 가진 것을 특징으로 하는 적층 칩 패키지의 제조 방법.
  3. 제 1항에 있어서, 상기 8 단계에서, 상기 제 2반도체 칩은 상기 제 3단계까지의 공정을 진행한 후에, 적층 공정을 진행하는 것을 특징으로 하는 적층 칩 패키지의 제조 방법.
  4. 제 1항에 있어서, 상기 8단계에서, 상기 제 1도전성 재료가 부착된 결과물과 상기 제 2반도체 칩 사이에는 비전도성 에폭시 및 실리콘계 절연물질 중 어느 하나의 접착제를 개재시키는 것을 특징으로 하는 적층 칩 패키지의 제조 방법.
  5. 제 4항에 있어서, 상기 접착제는 50∼200㎛ 두께를 유지하는 것을 특징으로 하는 적층 칩 패키지의 제조 방법.
  6. 제 1항에 있어서, 상기 제 1및 제 2도전성 재료는 솔더 볼, 전도성 에폭시 및 와이어 범프 중 어느 하나를 이용하는 것을 특징으로 하는 적층 칩 패키지의 제조 방법.
KR1020020040341A 2002-07-11 2002-07-11 적층 칩 패키지의 제조 방법 KR100608348B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020040341A KR100608348B1 (ko) 2002-07-11 2002-07-11 적층 칩 패키지의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020040341A KR100608348B1 (ko) 2002-07-11 2002-07-11 적층 칩 패키지의 제조 방법

Publications (2)

Publication Number Publication Date
KR20040006316A KR20040006316A (ko) 2004-01-24
KR100608348B1 true KR100608348B1 (ko) 2006-08-09

Family

ID=37316225

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020040341A KR100608348B1 (ko) 2002-07-11 2002-07-11 적층 칩 패키지의 제조 방법

Country Status (1)

Country Link
KR (1) KR100608348B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100907508B1 (ko) * 2007-07-31 2009-07-14 (주)웨이브닉스이에스피 패키지 기판 및 그 제조방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010098740A (ko) * 2000-04-20 2001-11-08 니시무로 타이죠 멀티 칩 반도체 장치 및 메모리 카드
KR20020012061A (ko) * 2000-08-05 2002-02-15 이수남 웨이퍼 레벨 스택 패키지 및 그의 제조 방법
KR20020024624A (ko) * 2000-09-26 2002-04-01 윤종용 칩 수준의 크기를 갖는 적층 패키지와 그 제조 방법
KR20020058213A (ko) * 2000-12-29 2002-07-12 마이클 디. 오브라이언 반도체패키지 및 그 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010098740A (ko) * 2000-04-20 2001-11-08 니시무로 타이죠 멀티 칩 반도체 장치 및 메모리 카드
KR20020012061A (ko) * 2000-08-05 2002-02-15 이수남 웨이퍼 레벨 스택 패키지 및 그의 제조 방법
KR20020024624A (ko) * 2000-09-26 2002-04-01 윤종용 칩 수준의 크기를 갖는 적층 패키지와 그 제조 방법
KR20020058213A (ko) * 2000-12-29 2002-07-12 마이클 디. 오브라이언 반도체패키지 및 그 제조 방법

Also Published As

Publication number Publication date
KR20040006316A (ko) 2004-01-24

Similar Documents

Publication Publication Date Title
US7019406B2 (en) Thermally enhanced semiconductor package
US6818998B2 (en) Stacked chip package having upper chip provided with trenches and method of manufacturing the same
US7205674B2 (en) Semiconductor package with build-up layers formed on chip and fabrication method of the semiconductor package
US7501696B2 (en) Semiconductor chip-embedded substrate and method of manufacturing same
KR100347706B1 (ko) 이식성 도전패턴을 포함하는 반도체 패키지 및 그 제조방법
TWI694612B (zh) 半導體模組
US20180342434A1 (en) Method of manufacturing semiconductor devices and corresponding semiconductor device
US20120021541A1 (en) Light emitting device and method of fabricating the same
JP2019519930A (ja) モジュール及び複数のモジュールを製造するための方法
US20090149034A1 (en) Semiconductor module and method of manufacturing the same
JP2009194079A (ja) 半導体装置用配線基板とその製造方法及びそれを用いた半導体装置
KR100611291B1 (ko) 회로 장치, 회로 모듈 및 회로 장치의 제조 방법
US20120286410A1 (en) Semiconductor device packaging method and semiconductor device package
US7745260B2 (en) Method of forming semiconductor package
JP2004363379A (ja) 半導体装置
US9935030B2 (en) Resin-encapsulated semiconductor device
US9761570B1 (en) Electronic component package with multple electronic components
KR100608348B1 (ko) 적층 칩 패키지의 제조 방법
JP2006100666A (ja) 半導体装置及びその製造方法
JP2009099816A (ja) 半導体装置とその製造方法および半導体装置の実装方法
KR100319400B1 (ko) 반도체패키지및그제조방법
US20220084980A1 (en) Packaged semiconductor device having improved reliability and inspectionability and manufacturing method thereof
KR19980068016A (ko) 가요성(可撓性) 회로 기판을 이용한 볼 그리드 어레이(Ball Grid Array : BGA) 반도체 패키지 및 그 제조 방법
KR100532948B1 (ko) 비지에이 타입 패키지 제조 방법
KR100422343B1 (ko) 적층 패키지 구조 및 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100624

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee