KR20020024624A - 칩 수준의 크기를 갖는 적층 패키지와 그 제조 방법 - Google Patents

칩 수준의 크기를 갖는 적층 패키지와 그 제조 방법 Download PDF

Info

Publication number
KR20020024624A
KR20020024624A KR1020000056371A KR20000056371A KR20020024624A KR 20020024624 A KR20020024624 A KR 20020024624A KR 1020000056371 A KR1020000056371 A KR 1020000056371A KR 20000056371 A KR20000056371 A KR 20000056371A KR 20020024624 A KR20020024624 A KR 20020024624A
Authority
KR
South Korea
Prior art keywords
package
chip
metal layer
manufacturing
semiconductor chips
Prior art date
Application number
KR1020000056371A
Other languages
English (en)
Inventor
류재봉
신화수
노희선
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1020000056371A priority Critical patent/KR20020024624A/ko
Publication of KR20020024624A publication Critical patent/KR20020024624A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1094—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

본 발명은 용량과 실장밀도의 향상을 위하여 복수의 반도체 칩을 포함하여 단일 패키지로 구성되는 칩 수준의 크기를 갖는 적층 패키지와 그 제조 방법에 관한 것이다. 본 발명은 ⒜ 동일한 반도체 칩 크기와 동일한 입출력 패드 배치 구조를 갖는 복수의 웨이퍼를 준비하는 단계, ⒝ 웨이퍼의 뒷면을 그라인딩하는 단계, ⒞ 입출력 패드가 동일 수직선상에 위치하도록 복수의 웨이퍼를 적층하여 접합하는 단계, ⒟ 전극패드를 수직으로 관통하는 관통구멍을 형성하는 단계, ⒠ 관통구멍에 전도성 물질로 수직연결 금속층을 형성하는 단계, ⒡ 상기 수직연결 금속층에 외부 접속 단자를 형성하는 단계, 및 ⒢ 단위 반도체 칩 패키지로 절단하는 단계를 포함하여 제조 방법과 그에 의해 제조되는 적층 패키지인 것을 특징으로 한다. 이에 따르면, 용량의 증대와 더불어 실장밀도의 향상을 도모할 수 있는 칩 수준의 크기를 갖는 초박형의 적층 패키지를 구현할 수 있으며, 별도의 조립 공정을 거치지 않고 웨이퍼 상태에서 적층 패키지의 조립이 완료되므로 제조 공정이 단순화될 수 있어 생산성 향상과 제조 비용의 절감시킬 수 있다.

Description

칩 수준의 크기를 갖는 적층 패키지와 그 제조 방법{Stack package of chip size level and manufacturing method thereof}
본 발명은 반도체 칩 패키지에 관한 것으로서, 더욱 상세하게는 용량과 실장밀도의 향상을 위하여 복수의 반도체 칩을 포함하여 단일 패키지로 구성되는 칩 수준의 크기를 갖는 적층 패키지와 그 제조 방법에 관한 것이다.
반도체 소자와 그에 대한 패키지 기술은 상호 부합되어 고밀도화, 고속도화, 소형화 및 박형화를 목표로 계속적인 발전을 거듭해 왔다. 패키지 구조에 있어서 핀 삽입형에서 표면실장형으로 급격히 진행되어 회로기판에 대한 실장밀도를 높여 왔으며, 최근에는 베어 칩(bare chip)의 특성을 그대로 패키지 상태에서 유지하면서도 취급이 용이하고 패키지 크기가 크게 줄어든 칩 크기 패키지(CSP; Chip Scale Package)가 여러 제조 회사에서 개발되어 있으며 계속적인 연구가 활발히 진행되고 있다. 또한, 용량과 실장밀도의 증가를 위하여 여러 개의 단위 반도체 소자 또는 단위 반도체 칩 패키지를 적층시킨 형태의 3차원 적층 기술도 주목을 받게 되었다. 3차원 적층 기술이 적용되는 대표적인 예가 적층 칩 패키지와 적층 패키지이다.
적층 칩 패키지는 패키징(packaging)되지 않은 반도체 소자가 여러 개 적층되어 단일 패키지로 구성되고, 적층 패키지는 개별적으로 조립공정이 완료된 단위 반도체 칩 패키지를 여러 개 적층하여 구성된다. 적층 칩 패키지의 예가 도 1에 도시되어 있다.
도 1은 일반적인 적층 칩 패키지의 일 예를 나타낸 단면도이다.
도 1을 참조하면, 적층 칩 패키지(100)는 두 개의 반도체 칩(111,113)이 다이패드(115)의 밑면과 윗면에 접착수단(118,119)으로 각각 부착되고, 와이어본딩(wire bonding)에 의해 전극패드(112,114)가 리드(116)의 내측 말단부의 밑면과 윗면에 도전성 금속선(117)으로 접합되어 전기적인 연결을 이루며, 외부환경으로부터의 보호를 위하여 에폭시 성형 수지(Epoxy Molding Compound)와 같은 플라스틱 봉지재로 봉지부(120)가 형성되는 구조이다.
그러나, 위에 소개한 것과 같은 구조를 갖는 종래의 반도체 칩 패키지는 소형화와 박형화 및 경량화에 한계가 있다. 최근에 소위 칩 스케일 패키지(CSP; Chip Scale Package)라 불리는 단일 칩으로 구성되며 칩 수준의 크기를 갖는 형태의 반도체 칩 패키지가 개발되고 있는 실정에 있어서, 이에 대응할 수 있는 기술이 요구되고 있는 실정이다. 즉, 크기가 작고 경량이면서 용량 및 실장밀도를 향상을 만족시킬 수 있는 새로운 형태의 패키지 조립 기술이 요구되고 있다.
본 발명의 목적은 웨이퍼 차원에서 조립이 완료되는 적층 패키지와 그 제조 방법을 제공하여 칩 수준의 크기를 가지면서 용량 및 실장밀도를 향상시킬 수 있도록 하는 데에 있다.
도 1은 일반적인 적층 칩 패키지의 일 예를 나타낸 단면도,
도 2는 본 발명의 적층 패키지의 일 실시예를 나타낸 단면도,
도 3내지 도 9는 본 발명에 따른 적층 패키지 제조 방법에 의해 공정이 진행되는 상태를 나타낸 단면도,
도 10과 도 11은 본 발명에 따른 적층 패키지 제조 방법의 다른 실시예를 나타내는 단면도,
도 12는 본 발명에 따른 적층 패키지의 다른 실시예를 나타낸 단면도이다.
* 도면의 주요 부분에 대한 설명 *
10a,10b,10c; 웨이퍼11; 반도체 칩
12; 스크라이브 라인(scribe line)13; 전극패드
14; 접착제15; 관통구멍(through hole)
16; 수직연결 금속층17; 솔더 볼(solder ball)
20,30; 적층 패키지25; 절단기
이와 같은 목적을 달성하기 위한 본 발명에 따른 칩 수준의 크기를 갖는 적층 패키지는, 각각 집적회로가 형성된 복수의 반도체 칩이 수직으로 적층되어 접합되어 있고, 상기 반도체 칩을 수직으로 관통하여 각각의 상기 반도체 칩의 집적회로를 상호 연결하는 수직연결 금속층이 형성되어 있고, 상기 수직연결 금속층과 접합되어 외부 접속 단자가 형성되어 있는 것을 특징으로 한다.
또한 본 발명에 따른 칩 수준의 크기를 갖는 적층 패키지 제조 방법은, ⒜ 동일한 반도체 칩 크기와 동일한 입출력 패드 배치 구조를 갖는 복수의 웨이퍼를 준비하는 단계, ⒝ 웨이퍼의 뒷면을 그라인딩하는 단계, ⒞ 입출력 패드가 동일 수직선상에 위치하도록 복수의 웨이퍼를 적층하여 접합하는 단계, ⒟ 전극패드를 수직으로 관통하는 관통구멍을 형성하는 단계, ⒠ 관통구멍에 전도성 물질로 수직연결 금속층을 형성하는 단계, ⒡ 상기 수직연결 금속층에 외부 접속 단자를 형성하는 단계, 및 ⒢ 단위 반도체 칩 패키지로 절단하는 단계를 포함하는 것을 특징으로 한다.
이하 첨부 도면을 참조하여 본 발명에 따른 칩 수준의 크기를 갖는 적층 패키지와 그 제조 방법을 보다 상세하게 설명하고자 한다.
도 2는 본 발명의 적층 패키지의 일 실시예를 나타낸 단면도이다.
도 2를 참조하는 본 발명의 적층 패키지(20)는 반도체 칩들(11a,11b,11c)이 수직으로 적층되어 접착제(14)로 접합되어 있는 구조를 가지고 있다. 각각의 반도체 칩들(11a,11b,11c)간의 전기적 연결은 반도체 칩들의 적층체를 수직으로 관통하여 형성되는 수직연결 금속층(16)에 의해서 이루어지고 있으며, 외부 실장 수단에의 실장을 위하여 가장 아래에 위치한 반도체 칩(11c)의 밑면에 노출되는 수직연결 금속층(16)에 솔더 볼(17)이 접합되어 있다. 이때, 각 반도체 칩들(11a,11b,11c)은 밑면으로부터 일정 두께만큼 연마되어 두께가 일반적인 반도체 칩들보다 얇도록 되어 있다.
이 적층 패키지(20)의 두께는 반도체 칩들(11a,11b,11c)과 접착제(14)의 두께 정도이며, 전체적인 패키지 두께는 반도체 칩들(11a,11b,11c)의 적층체 수준으로서 소형이며 경량이다. 칩간의 전기적인 연결에 수직연결 금속층(16)이 사용되어 전기적인 경로가 매우 짧으며 외부 접속 단자로서 솔더 볼(17)이 수직연결 금속층(16)에 직접 접합되기 때문에 더욱 유리하다. 물론, 외부 접속 단자로서 솔더 볼(17)이 사용되고 있으나 솔더 범프(solder bump) 등 다른 형태의 것도 가능하다. 이와 같은 적층 패키지(20)는 다음과 같은 공정에 의해 제조될 수 있다.
도 3내지 도 9는 본 발명에 따른 적층 패키지 제조 방법에 의해 공정이 진행되는 상태를 나타낸 단면도들이다.
도 3을 참조하면, 먼저 반도체 칩(11a,11b,11c)의 크기가 동일하고 입출력 패드(13a,13b,13c)의 배치 구조가 동일한 복수의 웨이퍼(10a,10b,10c)를 준비한다. 각각의 웨이퍼(10a,10b,10c)는 스크라이브 라인(scribe line; 12a,12b,12c)에 의해 내부에 집적회로가 형성된 단위 반도체 칩(11a,11b,11c)으로 구분될 수 있다. 여기서, 각각의 웨이퍼(10a,10b,10c)는 각 반도체 칩(11a,11b,11c) 내부의 집적회로가 다르더라도 각 반도체 칩(11a,11b,11c)의 크기와 입출력 패드(13a,13b,13c)의 위치가 동일한 웨이퍼들이면 되나, 동일한 웨이퍼들을 사용하면 공정이 쉽게 이루어질 수 있어 바람직하다.
도 4를 참조하면, 준비된 각각의 웨이퍼(10a,10b,10c) 뒷면을 그라인딩(grinding)하는 단계를 진행한다. 일반적인 웨이퍼는 윗면으로부터 일정 깊이 만큼의 영역에 집적회로가 형성되므로 이 영역에 손상이 가지 않도록 밑면으로부터 일정 두께만큼을 연마(grinding)하여 웨이퍼 두께를 최소화한다.
도 5를 참조하면, 입출력 패드(13a,13b,13c)가 동일 수직선상에 위치하도록 복수의 웨이퍼(10a,10b,10c)를 적층하여 접합하는 단계를 진행한다. 제품의 특성 및 기능의 종류에 따라 웨이퍼(10a,10b,10c)의 적층 위치를 결정하고, 웨이퍼와 웨이퍼 사이에 비전도성의 접착제(14)를 사용하여 수직으로 적층한다. 동일한 웨이퍼의 경우 각각의 웨이퍼(10a,10b,10c)를 수직으로 정렬시켜 접합하면 전극패드(12a,12b,12c)가 동일한 수직선상에 위치하게 된다.
도 6과 도 7을 참조하면, 접합이 완료되면 각 웨이퍼들(10a,10b,10c)의 전극패드(12a,12b,12c)를 수직으로 상호 연결하는 수직연결 금속층(16)을 형성하는 단계를 진행한다. 정밀도가 우수하고 찌꺼기가 적게 발생되는 레이저(laser) 가공을 통하여 각 웨이퍼들(10a,10b,10c)의 전극패드(12a,12b,12c)를 수직으로 관통하는 관통구멍(15)을 형성하고 , 그 관통구멍(15)에 전도성 물질(금속 또는 이온)을 채워 넣어 수직연결 금속층(16)을 형성한다. 이에 의해 반도체 칩들(11a,11b,11c)간의 전기적인 상호 연결이 이루어질 수 있다. 일반적인 경우에 웨이퍼들 모두를 완전히 관통하도록 관통구멍(15)을 형성하고, 그 관통구멍(15) 전체에 전도성 물질을 채워 넣는다. 이는 포토 레지스트를 씌워 감광을 시켜 관통 구멍을 메우는 방법이 사용될 수 있다.
도 8과 도 9를 참조하면, 수직연결 금속층(16)에 외부 접속 단자로서 솔더 볼(17)을 형성하고 단위 반도체 칩 패키지(20)로 분리하는 단계를 진행한다. 먼저 적층된 웨이퍼들(10a,10b,10c)의 외측으로 노출되는 수직연결 금속층(16)의 어느 한 쪽에 솔더 볼(17)을 형성한다. 양방향 실장을 위하여 수직연결 금속층(16)의 양쪽에 솔더 볼(17)을 형성할 수도 있다. 그리고, 적층된 웨이퍼들(10a,10b,10c)을 절단기(25)를 사용하여 스크라이브 라인(12a,12b,12c)을 따라 절단하면 단위 반도체 칩 패키지(20)를 얻을 수 있다.
이와 같이 제조되는 적층 패키지는 웨이퍼 제조 단계에서 작업이 완료될 수 있기 때문에 종래와 같이 패키지화하기 위한 별도의 조립 공정이 필요하지 않아 제조 공정을 단순화시킬 수 있다.
한편 본 발명에 따른 적층 패키지와 그 제조 방법은 전술한 실시예에 한정되지 않고 다양하게 변형 실시될 수 있다. 그 예로 열의 방출이 많이 필요한 제품의 경우에 적용할 수 있는 적층 패키지 구조와 제조 방법을 도 10 내지 도 12를 참조로 하여 소개하기로 한다.
도 10과 도 11은 본 발명에 따른 적층 패키지 제조 방법의 다른 실시예를 나타내는 단면도이고, 도 12는 본 발명에 따른 적층 패키지의 다른 실시예를 나타낸 단면도이다.
열의 방출이 많이 필요한 제품의 경우에 도 10에서와 같이 가장 아래쪽에 위치한 웨이퍼(10c)를 완전히 관통하지 않고 일정 깊이까지 형성되도록 관통구멍(15)을 형성하고, 도 11에서와 같이 그 관통구멍(15)에 전도성 물질을 채워 넣어 칩간의 전기적인 연결이 이루어지도록 한 상태에서, 가장 아래쪽에 위치한 웨이퍼(10c)의 밑면에 열방출 수단으로서 열전도도가 우수한 금속 재질의 방열판(25)을 접착제(14)를 사용하여 부착한다. 그리고 도 12에서와 같이 수직연결 금속층(16)과 접합되는 솔더 볼(17)을 형성하여 스크라이브 라인을 따라 절단하면 방열판(25)을갖는 적층 패키지(30)가 완성된다.
이상과 같은 본 발명에 의한 칩 수준의 크기를 갖는 적층 패키지와 그 제조 방법에 따르면, 반도체 칩이 접착제에 의해 적층되어 있는 구조이기 때문에 칩 수준의 크기를 갖는 초박형의 적층 패키지를 구현할 수 있다. 따라서, 용량의 증대와 더불어 실장밀도의 향상을 도모할 수 있다. 또한, 별도의 조립 공정을 거치지 않고 웨이퍼 상태에서 적층 패키지의 조립이 완료되므로 제조 공정이 단순화될 수 있어 생산성 향상과 제조 비용의 절감시킬 수 있다.

Claims (6)

  1. 각각 집적회로가 형성된 복수의 반도체 칩이 수직으로 적층되어 접합되어 있고, 상기 반도체 칩을 수직으로 관통하여 각각의 상기 반도체 칩의 집적회로를 상호 연결하는 수직연결 금속층이 형성되어 있으며, 상기 수직연결 금속층과 접합되어 외부 접속 단자가 형성되어 있는 것을 특징으로 하는 칩 수준의 크기를 갖는 적층 패키지.
  2. 제 1항에 있어서, 상기 반도체 칩들중 적어도 어느 하나에 열 방출 수단이 부착되어 있는 것을 특징으로 하는 칩 수준의 크기를 갖는 적층 패키지.
  3. 제 1항에 있어서, 상기 외부 접속 단자는 솔더 볼(solder ball)인 것을 특징으로 하는 칩 수준의 크기를 갖는 적층 패키지.
  4. ⒜ 동일한 반도체 칩 크기와 동일한 입출력 패드 배치 구조를 갖는 복수의 웨이퍼를 준비하는 단계, ⒝ 웨이퍼의 뒷면을 그라인딩하는 단계, ⒞ 입출력 패드가 동일 수직선상에 위치하도록 복수의 웨이퍼를 적층하여 접합하는 단계, ⒟ 전극패드를 수직으로 관통하는 관통구멍을 형성하는 단계, ⒠ 관통구멍에 전도성 물질로 수직연결 금속층을 형성하는 단계, ⒡ 상기 수직연결 금속층에 외부 접속 단자를 형성하는 단계, 및 ⒢ 단위 반도체 칩 패키지로 절단하는 단계를 포함하는 것을특징으로 하는 칩 수준의 크기를 갖는 적층 패키지 제조 방법.
  5. 제 4항에 있어서, 상기 ⒟ 단계는 레이저 가공에 의해 진행되는 것을 특징으로 하는 칩 수준의 크기를 갖는 적층 패키지 제조 방법.
  6. 제 4항에 있어서, 상기 ⒟ 단계는 가장 아래에 위치한 웨이퍼를 소정 깊이까지만 관통구멍이 형성되도록 진행되며 상기 ⒠ 단계 후에 가장 아래에 위치한 웨이퍼에 방열판을 부착시키는 단계를 더 진행하는 것을 특징으로 하는 칩 수준의 크기를 갖는 적층 패키지 제조 방법.
KR1020000056371A 2000-09-26 2000-09-26 칩 수준의 크기를 갖는 적층 패키지와 그 제조 방법 KR20020024624A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000056371A KR20020024624A (ko) 2000-09-26 2000-09-26 칩 수준의 크기를 갖는 적층 패키지와 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000056371A KR20020024624A (ko) 2000-09-26 2000-09-26 칩 수준의 크기를 갖는 적층 패키지와 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20020024624A true KR20020024624A (ko) 2002-04-01

Family

ID=19690414

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000056371A KR20020024624A (ko) 2000-09-26 2000-09-26 칩 수준의 크기를 갖는 적층 패키지와 그 제조 방법

Country Status (1)

Country Link
KR (1) KR20020024624A (ko)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100444170B1 (ko) * 2001-12-28 2004-08-11 동부전자 주식회사 반도체패키지
KR100608348B1 (ko) * 2002-07-11 2006-08-09 주식회사 하이닉스반도체 적층 칩 패키지의 제조 방법
KR100617941B1 (ko) * 2005-07-18 2006-08-30 삼성전자주식회사 두 개 이상의 집적회로 칩으로 이루어지는 복합 칩 및 이를이용한 반도체 패키지
KR100695490B1 (ko) * 2005-06-21 2007-03-14 인천대학교 산학협력단 비아홀들을 구비한 다층웨이퍼구조 및 이를 이용한 패키지방법
US7215033B2 (en) 2003-11-19 2007-05-08 Samsung Electronics Co., Ltd. Wafer level stack structure for system-in-package and method thereof
KR100775931B1 (ko) * 2005-07-12 2007-11-13 김경미 리플로 솔더를 이용한 3차원 칩 적층 방법
US7494845B2 (en) 2004-06-22 2009-02-24 Samsung Electronics Co., Ltd. Method of forming a thin wafer stack for a wafer level package
US7795073B2 (en) 2008-02-01 2010-09-14 Hynix Semiconductor Inc. Method for manufacturing stack package using through-electrodes
KR101013556B1 (ko) * 2008-02-01 2011-02-14 주식회사 하이닉스반도체 스택 패키지의 제조방법
US8018071B2 (en) 2007-02-07 2011-09-13 Samsung Electronics Co., Ltd. Stacked structure using semiconductor devices and semiconductor device package including the same
US9530706B2 (en) 2014-03-26 2016-12-27 Samsung Electronics Co., Ltd. Semiconductor devices having hybrid stacking structures and methods of fabricating the same
US9939973B2 (en) 2015-01-05 2018-04-10 Samsung Display Co., Ltd. Display device including a touch sensor

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100444170B1 (ko) * 2001-12-28 2004-08-11 동부전자 주식회사 반도체패키지
KR100608348B1 (ko) * 2002-07-11 2006-08-09 주식회사 하이닉스반도체 적층 칩 패키지의 제조 방법
US8278766B2 (en) 2003-11-19 2012-10-02 Samsung Electronics Co., Ltd. Wafer level stack structure for system-in-package and method thereof
US7824959B2 (en) 2003-11-19 2010-11-02 Samsung Electronics Co., Ltd. Wafer level stack structure for system-in-package and method thereof
US7215033B2 (en) 2003-11-19 2007-05-08 Samsung Electronics Co., Ltd. Wafer level stack structure for system-in-package and method thereof
US7786594B2 (en) 2003-11-19 2010-08-31 Samsung Electronics Co., Ltd. Wafer level stack structure for system-in-package and method thereof
US7494845B2 (en) 2004-06-22 2009-02-24 Samsung Electronics Co., Ltd. Method of forming a thin wafer stack for a wafer level package
KR100695490B1 (ko) * 2005-06-21 2007-03-14 인천대학교 산학협력단 비아홀들을 구비한 다층웨이퍼구조 및 이를 이용한 패키지방법
KR100775931B1 (ko) * 2005-07-12 2007-11-13 김경미 리플로 솔더를 이용한 3차원 칩 적층 방법
KR100617941B1 (ko) * 2005-07-18 2006-08-30 삼성전자주식회사 두 개 이상의 집적회로 칩으로 이루어지는 복합 칩 및 이를이용한 반도체 패키지
US8018071B2 (en) 2007-02-07 2011-09-13 Samsung Electronics Co., Ltd. Stacked structure using semiconductor devices and semiconductor device package including the same
US7795073B2 (en) 2008-02-01 2010-09-14 Hynix Semiconductor Inc. Method for manufacturing stack package using through-electrodes
KR101013556B1 (ko) * 2008-02-01 2011-02-14 주식회사 하이닉스반도체 스택 패키지의 제조방법
US9530706B2 (en) 2014-03-26 2016-12-27 Samsung Electronics Co., Ltd. Semiconductor devices having hybrid stacking structures and methods of fabricating the same
US9939973B2 (en) 2015-01-05 2018-04-10 Samsung Display Co., Ltd. Display device including a touch sensor

Similar Documents

Publication Publication Date Title
US6414384B1 (en) Package structure stacking chips on front surface and back surface of substrate
US6818980B1 (en) Stacked semiconductor package and method of manufacturing the same
US8264849B2 (en) Mold compounds in improved embedded-die coreless substrates, and processes of forming same
US7786593B2 (en) Integrated circuit die with pedestal
US20140042607A1 (en) Microbump seal
US7948089B2 (en) Chip stack package and method of fabricating the same
KR100925665B1 (ko) 시스템 인 패키지 및 그 제조 방법
US20130049221A1 (en) Semiconductor package having plural semiconductor chips and method of forming the same
US8476753B2 (en) Process for enhanced 3D integration and structures generated using the same
JP2008226863A (ja) くりぬかれた基板を備えるスタック半導体パッケージアセンブリ
KR20100050750A (ko) 실장 높이는 축소되나, 솔더 접합 신뢰도는 개선되는 웨이퍼 레벨 칩 온 칩 패키지와, 패키지 온 패키지 및 그 제조방법
KR20000005670A (ko) 칩-온-칩패키지및그제조방법
KR100565961B1 (ko) 3차원 적층 칩 패키지 제조 방법
TW200812051A (en) Stacked structure of chips and wafer structure for making same
KR20030000529A (ko) 복수의 중앙 패드형 반도체 칩이 적층된 패키지 소자 및그 제조 방법
US9917073B2 (en) Reconstituted wafer-level package dram with conductive interconnects formed in encapsulant at periphery of the package
US20030082845A1 (en) Package for multiple integrated circuits and method of making
US20080237833A1 (en) Multi-chip semiconductor package structure
US20230099787A1 (en) Semiconductor package and method of fabricating the same
CN111128914A (zh) 一种低翘曲的多芯片封装结构及其制造方法
KR20020024624A (ko) 칩 수준의 크기를 갖는 적층 패키지와 그 제조 방법
KR100639556B1 (ko) 칩 스케일 적층 패키지와 그 제조 방법
KR20010063236A (ko) 적층 패키지와 그 제조 방법
CN214505486U (zh) 一种半导体封装结构及电子产品
KR20010073946A (ko) 딤플 방식의 측면 패드가 구비된 반도체 소자 및 그제조방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid