JP6679748B2 - バックサイドドリリング埋込みダイ基板 - Google Patents
バックサイドドリリング埋込みダイ基板 Download PDFInfo
- Publication number
- JP6679748B2 JP6679748B2 JP2018549181A JP2018549181A JP6679748B2 JP 6679748 B2 JP6679748 B2 JP 6679748B2 JP 2018549181 A JP2018549181 A JP 2018549181A JP 2018549181 A JP2018549181 A JP 2018549181A JP 6679748 B2 JP6679748 B2 JP 6679748B2
- Authority
- JP
- Japan
- Prior art keywords
- die
- conductive
- dielectric layer
- substrate
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000000758 substrate Substances 0.000 title claims description 286
- 238000005553 drilling Methods 0.000 title claims description 72
- 239000004020 conductor Substances 0.000 claims description 112
- 238000000034 method Methods 0.000 claims description 107
- 238000004519 manufacturing process Methods 0.000 claims description 18
- 238000004891 communication Methods 0.000 claims description 7
- 238000007747 plating Methods 0.000 claims description 7
- 230000008878 coupling Effects 0.000 claims description 2
- 238000010168 coupling process Methods 0.000 claims description 2
- 238000005859 coupling reaction Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 340
- 230000008569 process Effects 0.000 description 57
- 239000000463 material Substances 0.000 description 42
- 230000001681 protective effect Effects 0.000 description 28
- 239000000945 filler Substances 0.000 description 25
- 238000001465 metallisation Methods 0.000 description 23
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 22
- 229910052802 copper Inorganic materials 0.000 description 22
- 239000010949 copper Substances 0.000 description 22
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 17
- 229910052737 gold Inorganic materials 0.000 description 17
- 239000010931 gold Substances 0.000 description 17
- 239000004593 Epoxy Substances 0.000 description 14
- 229910000679 solder Inorganic materials 0.000 description 14
- 239000000853 adhesive Substances 0.000 description 13
- 230000001070 adhesive effect Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 12
- 229910052751 metal Inorganic materials 0.000 description 12
- 239000002184 metal Substances 0.000 description 12
- 238000010348 incorporation Methods 0.000 description 11
- 230000015572 biosynthetic process Effects 0.000 description 7
- 238000010297 mechanical methods and process Methods 0.000 description 7
- 230000005226 mechanical processes and functions Effects 0.000 description 7
- 230000008901 benefit Effects 0.000 description 6
- 238000002149 energy-dispersive X-ray emission spectroscopy Methods 0.000 description 5
- 239000012212 insulator Substances 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 239000011800 void material Substances 0.000 description 5
- 238000013459 approach Methods 0.000 description 4
- 230000000149 penetrating effect Effects 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000017525 heat dissipation Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000010030 laminating Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000005507 spraying Methods 0.000 description 3
- 238000007792 addition Methods 0.000 description 2
- 239000012792 core layer Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000003384 imaging method Methods 0.000 description 2
- 230000000670 limiting effect Effects 0.000 description 2
- 238000005192 partition Methods 0.000 description 2
- 230000002829 reductive effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 208000001431 Psychomotor Agitation Diseases 0.000 description 1
- 206010038743 Restlessness Diseases 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000008280 blood Substances 0.000 description 1
- 210000004369 blood Anatomy 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4857—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/486—Via connections through the substrate with or without pins
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49822—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5383—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L24/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
- H01L2224/06181—On opposite sides of the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
- H01L2224/251—Disposition
- H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73267—Layer and HDI connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
- H01L2224/82009—Pre-treatment of the connector or the bonding area
- H01L2224/8203—Reshaping, e.g. forming vias
- H01L2224/82035—Reshaping, e.g. forming vias by heating means
- H01L2224/82039—Reshaping, e.g. forming vias by heating means using a laser
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
- H01L2224/82009—Pre-treatment of the connector or the bonding area
- H01L2224/8203—Reshaping, e.g. forming vias
- H01L2224/82047—Reshaping, e.g. forming vias by mechanical means, e.g. severing, pressing, stamping
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
Description
本出願は、2016年3月18日に米国特許商標庁に出願された非仮出願第15/074,750号の優先権および利益を主張し、その内容全体が、以下に全文が完全に記載されるかのように、すべての適用可能な目的のために参照により本明細書に組み込まれている。
いくつかの特徴は、向かい合う誘電体層間にはさまれた導電層を有する基板と、基板内のキャビティと、キャビティ内で基板に取り付けられたダイと、基板の両側で誘電体層と貼り合わせられたプリプレグ層とを含む埋込みダイ基板(EDS)に関する。少なくとも1つの単一セグメント相互接続部(たとえば、ある連続的な長さのある導電性材料によってめっきされおよび/または充填された穴)が、EDSのバックサイドのプリプレグ層、基板の誘電体層を貫通してダイ内部に延びている。単一セグメント相互接続部は、ダイの第1の面(たとえば、トップサイド)上の導電性パッドをプリプレグ層の反対側の第2の面(たとえば、バックサイド)上の導電性パッドに電気的および/または熱的に結合することができる。ダイの一部を含む単一セグメント相互接続部は、ダイがキャビティ内で基板に結合され(取り付けられ)た後にEDSのバックサイドドリリングプロセスの間に形成されてもよい。EDSのバックサイドドリリングプロセスの間に事前指定された位置に単一セグメント相互接続部(ダイ内の部分を含む)を形成すると、たとえば、EDSにおける事前指定された位置に対応する位置にあらかじめ形成された基板貫通ビア(TSV)を含むダイを使用する場合と比較して、ダイのコストを削減し、ダイをEDSに組み込むコストを削減することができる。さらに、EDSのバックサイドドリリングプロセスの間に事前指定された位置に単一セグメント相互接続部(ダイ内の部分を含む)を形成すると、熱放散接地抵抗を最小限に抑える材料を選択することができる1つの導電材料によって単一セグメント相互接続部をその全長に沿って製作することが可能になる。
EDSは一般に、2種類のダイのうちの一方を使用する。第1の種類のダイは、ダイのトップサイド面上に入力/出力/接地/電力パッドを有する。EDSにおいて第1の種類のダイを使用すると、配線に関する問題が生じる。すべての配線は、ダイのトップサイド面から始まる(または終わる)ことができる。第1の種類のダイの下方のEDSの層への配線は、ダイから上にダイを越えて配線されるトレースを使用してもよい。トレースをダイから上にダイを越えて配線することは、2次元空間と3次元空間のどちらでも困難である場合がある。配線問題を解決するうえで伴う余分な時間によって、全体的な構成のコストが増すことがある。トレースを追加すると、メタライゼーションの開路または短絡の可能性が増すことに起因して信頼性が低下することがある。さらに、EDSにおいて第1の種類のダイを使用すると、性能が悪影響を受ける場合があり、少なくとも部分的に、トレースが遠回りに配線されることに起因してEDSの熱的要件および/または電気的要件が満たされなくなることがある。たとえば、メタライゼーションの配線が長いと、EDS内のダイから熱を除去することが困難になる場合がある。さらに、メタライゼーションの配線が長いと、不要な電磁エネルギーが、メタライゼーションに結合し、それによってダイの内部回路に到達し、ダイの動作に干渉する可能性が高くなる。
図1は、1手法による第1の種類のダイ124(たとえば、TSVを有さないダイ)を実装する埋込みダイ基板(EDS)100の一例の断面図である。EDS100は、中央導電層104と、トップサイド誘電体層106と、バックサイド誘電体層108とを含むコア基板102を含むことができる。
図3は、本明細書で説明する態様による第1の単一セグメントダイ貫通相互接続部310と第4の単一セグメントダイ貫通相互接続部316とを含むEDS300の断面図を示す。
図7A〜図7Cは、本明細書で説明する態様による単一セグメントダイ貫通相互接続部を含むEDSを提供する/製作するための段階の例示的なシーケンスを示す。いくつかの実装形態では、単一セグメントダイ貫通相互接続部を含むEDSを提供する/製作することはいくつかのプロセス段階を含む。図7は、単一セグメントダイ貫通相互接続部を含むEDSを提供する/製作するための段階の例示的なシーケンスを示す図である(図7A〜図7Cを含む)。いくつかの実装形態では、図3、図4、図6A、および/または図6Bの単一セグメントダイ貫通相互接続部を含むEDSを製作するために図7A〜図7Cの例示的なシーケンスが使用されてもよい。しかしながら、簡略化のために、図7A〜図7Cについては、図3のEDSを提供する/製作することの文脈において説明する。
図8は、単一セグメントダイ貫通相互接続部を含むEDSを製作するための例示的な方法の流れ図800を示す。いくつかの実装形態では、図3、図4、図6A、および/または図6Bの単一セグメントダイ貫通相互接続部を含むEDSを製作するために図8の例示的な方法が使用されてもよい。しかしながら、簡略化のために、図8については、図3のEDSを提供する/製作することの文脈において説明する。
図11は、単一セグメントダイ貫通相互接続部を含む前述のEDSのいずれかと統合されることがある様々な電子デバイスを示す。たとえば、モバイル電話デバイス1102、ラップトップコンピュータデバイス1104、固定ロケーション端末デバイス1106、装着型デバイス1108などの電子デバイスが、本明細書で説明するような単一セグメントダイ貫通相互接続部1100を含むEDSを含んでよい。図11に示す電子デバイスは例示的なデバイスである。たとえば、本明細書で説明する単一セグメントダイ貫通相互接続部1100を含むEDSは、限定はしないが、モバイルデバイス、ハンドヘルドパーソナル通信システム(PCS)ユニット、携帯情報端末、ポータブルデータ端末、全地球測位システム(GPS)対応デバイス、ナビゲーションデバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、固定ロケーション端末(たとえば、メーター読取り機器)、通信デバイス、モバイル電話、スマートフォン、タブレットコンピュータ、コンピュータ、装着型デバイス(たとえば、腕時計、眼鏡)、モノのインターネット(IoT)デバイス、ラップトップコンピュータ、サーバ、ルータ、自動車(たとえば、自律型自動車を含む)に実装される電子デバイス、またはデータもしくはコンピュータ命令を記憶するかもしくは取り込む任意の他のデバイス、あるいはそれらの任意の組合せを含むデバイスの群を含む他の電子デバイスに組み込まれてもよい。
102 コア基板
104 中央導電層
106 トップサイド誘電体層
108 バックサイド誘電体層
112 相互接続部
122 キャビティ
124 ダイ
128、130、132、134 導電性パッド
136 保護導電層
138 フィラー材料
140 トップサイド積層
142 バックサイド積層
144 配線経路
146 ノード
148 導電トレース
152 第1のビアセグメント
154 第1のパッド
156 第2のビアセグメント
158 第3のビアセグメント
160 第2のパッド
162 第4のビアセグメント
200 EDS
202 コア基板
204 中央導電層
206 トップサイド誘電体層
208 バックサイド誘電体層
222 キャビティ
224 ダイ
228、230、232、234 導電性パッド
236 トップサイド保護導電層
238 フィラー材料
240 トップサイド積層
242 バックサイド積層
264 第1の基板貫通ビア(TSV)
266 第2のTSV
268 バックサイド導電性パッド
270 バックサイド保護導電層
272、274 相互接続部
280 パッドまたはトレース
300 EDS
301 第1の面
302 基板
303 第2の面
304 導電層
306 第1の誘電体層
308 第2の誘電体層
310 第1の単一セグメントダイ貫通相互接続部
310H 第1の穴
312 第2の相互接続部
314 第3の相互接続部
316 第4の単一セグメントダイ貫通相互接続部
316H 第4の穴
322 キャビティ
324 ダイ
326 接着剤、はんだ、またはエポキシ
328 第1の導電性パッド
330、332、334 導電性パッド
336 保護導電性パッド
338 フィラー材料
340 第1の積層
342 第2の積層
364 第1のノード
366 バックサイドパッドまたはトレース
370 第4のノード
376 伝導経路
378 伝導経路
382 M1層
384 M2層
386 M3層
388 M4層
400 EDS
401 第1の面
402 基板
403 第2の面
404 導電層
406 第1の誘電体層
408 第2の誘電体層
410 第1の相互接続部
410H 第1の穴
411、417 第1の端部
412 第2の相互接続部
414 第3の相互接続部
416 第4の相互接続部
416H 第4の穴
422 キャビティ
424 ダイ
426 接着剤、はんだ、またはエポキシ
428、430、432、434 導電性パッド
436 保護導電性パッド
438 フィラー材料
440 第1の積層
442 第2の積層
467 パッドまたはトレース
476、478 伝導経路
482 M1層
484 M2層
486 M3層
488 M4層
524 ダイ
525 領域
527 ガード領域
600 第1のEDS
602 第1の位置
604 第2の位置
624 領域
625 領域
701 第1の面
702 基板
703 第2の面
704 導電層
706 第1の誘電体層
708 第2の誘電体層
710 第1の単一セグメントダイ貫通相互接続部
710H 内側穴
711、713 導電性材料
711H、713H 穴
712H 第1のトップサイド内側穴
714H 第2のトップサイド内側穴
715 パッドまたはトレース
716 第4の単一セグメントダイ貫通相互接続部
717 パッドまたはトレース
718 第1のセグメント化相互接続部
722 キャビティ
724 ダイ
726 接着剤、はんだ、またはエポキシ
728、730、732、734 導電性パッド
736 レーザーストップ層
738 フィラー材料
740 第1の積層
742 第2の積層
746H 第2のトップサイド外側穴
752 導電性材料
752H 第1のトップサイド外側穴
756H 第2の外側穴
760 パッドまたはトレース
762 導電性材料
762H 第1の外側穴
764 第1のノード
766 第2のノード
770 第4のノード
782 M1層
784 M2層
786 M3層
788 M4層
790 第1の水平トレース
792 第2の水平トレース
M1、M2、M3、M4 メタライゼーション層
1100 単一セグメントダイ貫通相互接続部
1102 モバイル電話デバイス
1106 ラップトップコンピュータデバイス
1108 装着型デバイス
Claims (28)
- 第1の面と反対側の第2の面とを有する基板であって、
導電層と、前記導電層の第1の表面に結合された第1の誘電体層と、前記導電層の反対側の第2の表面に結合された第2の誘電体層とを含むコア基板である基板と、
前記基板内に画定されるキャビティであって、
前記キャビティのフロアが、前記第2の誘電体層によって画定され、
前記キャビティの側壁が、前記第1の誘電体層の断面および前記導電層の断面により画定され、前記第1の誘電体層の断面および前記導電層の断面は共平面にある、キャビティと、
前記キャビティの前記フロアに結合されたダイであって、前記キャビティの前記フロアに対して遠方にある前記ダイの面上に導電性パッドを有するダイと、
前記第2の誘電体層、前記ダイ、および前記導電性パッド内を通って延び、前記第2の誘電体層、前記ダイ、および前記導電性パッド内に画定される穴と、
前記穴内に位置し、前記第2の誘電体層と前記ダイと前記導電性パッドとの間を、前記第2の誘電体層、前記ダイ、および前記導電性パッド内を通って延びる導電性材料とを備えるデバイス。 - 前記穴は、前記第2の誘電体層、前記ダイ、および前記導電性パッド内を通って連続している、請求項1に記載のデバイス。
- 前記穴は、前記第2の誘電体層、前記ダイ、および前記導電性パッド内を通って延びる直線軸に沿って同心である、請求項1に記載のデバイス。
- 前記穴は、前記穴の長さに沿った単一の直線穴である、請求項1に記載のデバイス。
- 前記導電性材料は、一体化した単一セグメントである、請求項1に記載のデバイス。
- 前記導電性材料は、1つの層のみを含む、請求項1に記載のデバイス。
- 前記導電性材料は、前記導電性パッド内から前記導電性パッドに結合し、前記キャビティの前記フロアに対して遠方にある前記導電性パッドの面の所で終わる、請求項1に記載のデバイス。
- 第1の面と反対側の第2の面とを有する基板であって、
導電層と、前記導電層の第1の表面に結合された第1の誘電体層と、前記導電層の反対側の第2の表面に結合された第2の誘電体層とを含むコア基板である基板と、
前記基板内に画定されるキャビティであって、
前記キャビティのフロアが、前記第2の誘電体層によって画定され、
前記キャビティの側壁が、前記第1の誘電体層の断面および前記導電層の断面により画定され、前記第1の誘電体層の断面および前記導電層の断面は共平面にある、キャビティと、
前記キャビティの前記フロアに結合されたダイであって、前記キャビティの前記フロアに対して遠方にある前記ダイの面上に導電性パッドを有するダイと、
前記基板の前記第2の面に結合された積層であって、前記第2の誘電体層が、前記ダイと前記積層との間にはさまれる積層と、
前記積層、前記第2の誘電体層、前記ダイ、および前記導電性パッド内を通って延び、前記積層、前記第2の誘電体層、前記ダイ、および前記導電性パッド内に画定される穴と、
前記穴内に位置し、前記積層と前記第2の誘電体層と前記ダイと前記導電性パッドとの間を、前記積層、前記第2の誘電体層、前記ダイ、および前記導電性パッド内を通って延びる導電性材料とを備えるデバイス。 - 前記穴は、前記積層、前記第2の誘電体層、前記ダイ、および前記導電性パッド内を通って連続している、請求項8に記載のデバイス。
- 前記穴は、前記積層、前記第2の誘電体層、前記ダイ、および前記導電性パッド内を通って延びる直線軸に沿って同心である、請求項8に記載のデバイス。
- 前記穴は、前記穴の長さに沿った単一の直線穴である、請求項8に記載のデバイス。
- 前記導電性材料は、一体化した単一セグメントである、請求項8に記載のデバイス。
- 前記導電性材料は、1つの層のみを含む、請求項8に記載のデバイス。
- 前記デバイスは、モバイルデバイス、ハンドヘルドパーソナル通信システム(PCS)ユニット、携帯情報端末、ポータブルデータ端末、全地球測位システム(GPS)対応デバイス、ナビゲーションデバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、固定ロケーション端末、通信デバイス、モバイル電話、スマートフォン、タブレットコンピュータ、コンピュータ、装着型デバイス、モノのインターネット(IoT)デバイス、ラップトップコンピュータ、サーバ、ルータ、自動車に実装される電子デバイスのうちの少なくとも1つを含む群から選択されるデバイスに組み込まれる、請求項8に記載のデバイス。
- 第1の面と反対側の第2の面とを有する基板であって、
導電層と、前記導電層の第1の表面に結合された第1の誘電体層と、前記導電層の反対側の第2の表面に結合された第2の誘電体層とを含むコア基板である基板と、
前記基板内に画定されるキャビティであって、
前記キャビティのフロアが、前記第2の誘電体層によって画定され、
前記キャビティの側壁が、前記第1の誘電体層の断面および前記導電層の断面により画定され、前記第1の誘電体層の断面および前記導電層の断面は共平面にある、キャビティと、
前記キャビティの前記フロアに結合されたダイであって、前記キャビティの前記フロアに対して遠方にある前記ダイの面上に導電性パッドを有するダイと、
前記基板および前記ダイを貫通し、前記導電性パッドを前記基板の前記第2の面上の、前記導電性パッドと反対側のノードに結合する相互接続部のための手段とを備えるデバイス。 - 前記相互接続部のための前記手段は、
前記第2の誘電体層、前記ダイ、および前記導電性パッド内を通って延び、前記第2の誘電体層、前記ダイ、および前記導電性パッド内に画定される穴と、
前記穴内に位置し、前記第2の誘電体層と前記ダイと前記導電性パッドとの間を、前記第2の誘電体層、前記ダイ、および前記導電性パッド内を通って延びる導電性材料とを備える、請求項15に記載のデバイス。 - 前記相互接続部のための前記手段は、前記第2の誘電体層、前記ダイ、および前記導電性パッド内を通って連続している、請求項15に記載のデバイス。
- 前記相互接続部のための前記手段は、前記第2の誘電体層、前記ダイ、および前記導電性パッド内を通って延びる直線軸に沿って同心である、請求項15に記載のデバイス。
- 前記相互接続部のための前記手段は、前記穴の長さに沿った単一の直線穴を含む、請求項16に記載のデバイス。
- 前記相互接続部のための前記手段は、前記導電性パッド内から前記導電性パッドに結合し、前記キャビティの前記フロアに対して遠方にある前記導電性パッドの面の所で終わる一体化した単一セグメントとして形成される導電性材料を含む、請求項15に記載のデバイス。
- 埋込みダイ基板を製作する方法であって、
第1の面と反対側の第2の面とを有する基板を用意するステップであって、
前記基板が、導電層と、前記導電層の第1の表面に結合された第1の誘電体層と、前記導電層の反対側の第2の表面に結合された第2の誘電体層とを含むコア基板である、ステップと、
前記基板内に画定されるキャビティを形成するステップであって、
前記キャビティのフロアが、前記第2の誘電体層によって画定され、
前記キャビティの側壁が、前記第1の誘電体層の断面および前記導電層の断面により画定され、前記第1の誘電体層の断面および前記導電層の断面は共平面にある、ステップと、
前記キャビティの前記フロアにダイを結合するステップであって、前記ダイが、前記キャビティの前記フロアに対して遠方にある前記ダイの面上に導電性パッドを有する、ステップと、
前記第2の誘電体層、前記ダイ、および前記導電性パッド内を通って延び、前記第2の誘電体層、前記ダイ、および前記導電性パッド内に画定される穴をドリリングするステップと、
前記第2の誘電体層と前記ダイと前記導電性パッドとの間を、前記第2の誘電体層、前記ダイ、および前記導電性パッド内を通って延び、前記穴内から前記導電性パッドに結合する導電性材料によって前記穴をめっきし、および/または充填するステップとを含む方法。 - 前記ダイは、前記穴をドリリングするステップの前に、前記キャビティの前記フロアに結合される、請求項21に記載の方法。
- 前記穴をドリリングするステップは、1度に実行される、請求項21に記載の方法。
- 前記穴は、前記第2の誘電体層、前記ダイ、および前記導電性パッド内を通って延びる直線軸に沿って同心であるように形成される、請求項21に記載の方法。
- 前記穴は、前記穴の長さに沿った単一の直線穴であるように形成される、請求項21に記載の方法。
- 前記導電性材料は、一体化した単一セグメントとして形成される、請求項21に記載の方法。
- 前記第2の誘電体層と前記ダイと前記導電性パッドとの間を、前記第2の誘電体層、前記ダイ、および前記導電性パッド内を通って延びる前記導電性材料は、1つだけの層として形成される、請求項21に記載の方法。
- 前記基板の前記第2の面に積層を結合するステップをさらに含み、
前記穴は、前記積層内を通って延びて前記積層内に画定されるようにさらにドリリングされ、前記導電性材料は、前記積層内を通ってさらに延びる、請求項21に記載の方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US15/074,750 | 2016-03-18 | ||
US15/074,750 US10325855B2 (en) | 2016-03-18 | 2016-03-18 | Backside drill embedded die substrate |
PCT/US2017/022829 WO2017161199A1 (en) | 2016-03-18 | 2017-03-16 | Backside drill embedded die substrate |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2019511120A JP2019511120A (ja) | 2019-04-18 |
JP2019511120A5 JP2019511120A5 (ja) | 2019-09-12 |
JP6679748B2 true JP6679748B2 (ja) | 2020-04-15 |
Family
ID=58455674
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018549181A Active JP6679748B2 (ja) | 2016-03-18 | 2017-03-16 | バックサイドドリリング埋込みダイ基板 |
Country Status (9)
Country | Link |
---|---|
US (1) | US10325855B2 (ja) |
EP (1) | EP3430644B1 (ja) |
JP (1) | JP6679748B2 (ja) |
KR (1) | KR102213034B1 (ja) |
CN (1) | CN109075154B (ja) |
BR (1) | BR112018068970B1 (ja) |
ES (1) | ES2821728T3 (ja) |
TW (1) | TWI692048B (ja) |
WO (1) | WO2017161199A1 (ja) |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10373893B2 (en) * | 2017-06-30 | 2019-08-06 | Intel Corporation | Embedded bridge with through-silicon vias |
US10504865B2 (en) * | 2017-09-28 | 2019-12-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Package structure and method of manufacturing the same |
CN111052364A (zh) * | 2017-09-29 | 2020-04-21 | 英特尔公司 | 具有嵌入式互连的半导体封装 |
WO2019132955A1 (en) | 2017-12-29 | 2019-07-04 | Intel Corporation | Microelectronic assemblies |
TWI733056B (zh) * | 2018-09-19 | 2021-07-11 | 矽品精密工業股份有限公司 | 電子封裝件及其製法 |
US11342243B2 (en) * | 2018-09-25 | 2022-05-24 | Intel Corporation | Thermal management solutions for embedded integrated circuit devices |
US11322428B2 (en) * | 2019-12-02 | 2022-05-03 | Advanced Semiconductor Engineering, Inc. | Semiconductor device package and method of manufacturing the same |
KR20210072940A (ko) * | 2019-12-10 | 2021-06-18 | 삼성전기주식회사 | 전자부품 내장기판 |
US11289404B2 (en) | 2020-01-17 | 2022-03-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and method |
TW202201673A (zh) * | 2020-03-17 | 2022-01-01 | 新加坡商安靠科技新加坡控股私人有限公司 | 半導體裝置和製造半導體裝置的方法 |
US11715699B2 (en) | 2020-03-17 | 2023-08-01 | Amkor Technology Singapore Holding Pte. Ltd. | Semiconductor devices and methods of manufacturing semiconductor devices |
US11824031B2 (en) * | 2020-06-10 | 2023-11-21 | Advanced Semiconductor Engineering, Inc. | Semiconductor package structure with dielectric structure covering upper surface of chip |
TWI731745B (zh) * | 2020-07-15 | 2021-06-21 | 欣興電子股份有限公司 | 內埋式元件結構及其製造方法 |
KR20220013703A (ko) * | 2020-07-27 | 2022-02-04 | 삼성전기주식회사 | 전자부품 내장기판 |
US11367673B2 (en) * | 2020-09-02 | 2022-06-21 | Intel Corporation | Semiconductor package with hybrid through-silicon-vias |
TWI759095B (zh) * | 2021-02-04 | 2022-03-21 | 欣興電子股份有限公司 | 封裝結構及其製作方法 |
CN116964727A (zh) * | 2021-03-09 | 2023-10-27 | 索尼半导体解决方案公司 | 半导体装置、用于制造半导体装置的方法和电子装置 |
US20230154829A1 (en) * | 2021-11-18 | 2023-05-18 | Qualcomm Incorporated | Recess structure for padless stack via |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20020020898A1 (en) * | 2000-08-16 | 2002-02-21 | Vu Quat T. | Microelectronic substrates with integrated devices |
US6744135B2 (en) * | 2001-05-22 | 2004-06-01 | Hitachi, Ltd. | Electronic apparatus |
JP2004186422A (ja) | 2002-12-03 | 2004-07-02 | Shinko Electric Ind Co Ltd | 電子部品実装構造及びその製造方法 |
KR100716815B1 (ko) * | 2005-02-28 | 2007-05-09 | 삼성전기주식회사 | 칩 내장형 인쇄회로기판 및 그 제조방법 |
US20080048310A1 (en) | 2006-08-25 | 2008-02-28 | Phoenix Precision Technology Corporation | Carrier Board Structure Embedded with Semiconductor Component and Method for Fabricating the Carrier Board Structure |
KR101486420B1 (ko) | 2008-07-25 | 2015-01-26 | 삼성전자주식회사 | 칩 패키지, 이를 이용한 적층형 패키지 및 그 제조 방법 |
KR101484786B1 (ko) | 2008-12-08 | 2015-01-21 | 삼성전자주식회사 | 집적회로 패키지 내장 인쇄회로기판 및 그 제조방법 |
US8822281B2 (en) | 2010-02-23 | 2014-09-02 | Stats Chippac, Ltd. | Semiconductor device and method of forming TMV and TSV in WLCSP using same carrier |
US9406658B2 (en) | 2010-12-17 | 2016-08-02 | Advanced Semiconductor Engineering, Inc. | Embedded component device and manufacturing methods thereof |
EP2610269A1 (en) * | 2011-12-28 | 2013-07-03 | Saudi Basic Industries Corporation | Catalyst composition and method for preparing the same |
JP5955023B2 (ja) * | 2012-02-23 | 2016-07-20 | 京セラ株式会社 | 部品内蔵印刷配線板及びその製造方法 |
US10049964B2 (en) * | 2012-03-23 | 2018-08-14 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of forming a fan-out PoP device with PWB vertical interconnect units |
US8786060B2 (en) | 2012-05-04 | 2014-07-22 | Advanced Semiconductor Engineering, Inc. | Semiconductor package integrated with conformal shield and antenna |
US20130337648A1 (en) | 2012-06-14 | 2013-12-19 | Bridge Semiconductor Corporation | Method of making cavity substrate with built-in stiffener and cavity |
US9147663B2 (en) * | 2013-05-28 | 2015-09-29 | Intel Corporation | Bridge interconnection with layered interconnect structures |
CN104851847B (zh) * | 2014-02-14 | 2017-09-08 | 恒劲科技股份有限公司 | 封装装置及其制作方法 |
US9202803B2 (en) * | 2014-03-28 | 2015-12-01 | Intel Corporation | Laser cavity formation for embedded dies or components in substrate build-up layers |
DE102014112407B4 (de) | 2014-04-30 | 2016-12-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | 3D-Gehäuse mit gestapelten Chips und Verfahren zu dessen Herstellung |
US9331021B2 (en) * | 2014-04-30 | 2016-05-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Chip-on-wafer package and method of forming same |
US9252127B1 (en) * | 2014-07-10 | 2016-02-02 | Invensas Corporation | Microelectronic assemblies with integrated circuits and interposers with cavities, and methods of manufacture |
US9653438B2 (en) * | 2014-08-21 | 2017-05-16 | General Electric Company | Electrical interconnect structure for an embedded semiconductor device package and method of manufacturing thereof |
-
2016
- 2016-03-18 US US15/074,750 patent/US10325855B2/en active Active
-
2017
- 2017-03-16 ES ES17714617T patent/ES2821728T3/es active Active
- 2017-03-16 TW TW106108653A patent/TWI692048B/zh active
- 2017-03-16 CN CN201780029547.6A patent/CN109075154B/zh active Active
- 2017-03-16 BR BR112018068970-0A patent/BR112018068970B1/pt active IP Right Grant
- 2017-03-16 JP JP2018549181A patent/JP6679748B2/ja active Active
- 2017-03-16 WO PCT/US2017/022829 patent/WO2017161199A1/en active Application Filing
- 2017-03-16 KR KR1020187029732A patent/KR102213034B1/ko active IP Right Grant
- 2017-03-16 EP EP17714617.2A patent/EP3430644B1/en active Active
Also Published As
Publication number | Publication date |
---|---|
WO2017161199A1 (en) | 2017-09-21 |
CN109075154A (zh) | 2018-12-21 |
US20170271266A1 (en) | 2017-09-21 |
JP2019511120A (ja) | 2019-04-18 |
TWI692048B (zh) | 2020-04-21 |
CN109075154B (zh) | 2022-06-03 |
BR112018068970B1 (pt) | 2023-01-31 |
EP3430644B1 (en) | 2020-07-01 |
BR112018068970A2 (pt) | 2019-03-06 |
KR20180124932A (ko) | 2018-11-21 |
EP3430644A1 (en) | 2019-01-23 |
KR102213034B1 (ko) | 2021-02-04 |
ES2821728T3 (es) | 2021-04-27 |
US10325855B2 (en) | 2019-06-18 |
TW201737394A (zh) | 2017-10-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6679748B2 (ja) | バックサイドドリリング埋込みダイ基板 | |
KR101277429B1 (ko) | 스택 다이 bga 또는 lga 컴포넌트 어셈블리 | |
TWI614865B (zh) | 用以與上ic封裝體耦合以形成封裝體疊加(pop)總成的下ic封裝體結構,以及包含如是下ic封裝體結構的封裝體疊加(pop)總成 | |
JP5857065B2 (ja) | 能動チップを接続するインターポーザを有する積層超小型電子アセンブリ | |
US9953935B2 (en) | Packaging for high speed chip to chip communication | |
TW201606972A (zh) | 具有備份電連接器之互連結構及相關系統與方法 | |
EP2647044A1 (en) | Microelectronic assembly with plural stacked active chips having through - silicon vias formed in stages | |
US10396114B2 (en) | Method of fabricating low CTE interposer without TSV structure | |
US9917073B2 (en) | Reconstituted wafer-level package dram with conductive interconnects formed in encapsulant at periphery of the package | |
US8957516B2 (en) | Low cost and high performance flip chip package | |
JP2005093980A (ja) | 積み重ねが可能な層、ミニスタック、および積層型電子モジュール | |
JPWO2005122257A1 (ja) | コンデンサを内蔵した半導体装置及びその製造方法 | |
JP2003324183A (ja) | 半導体装置 | |
US9728507B2 (en) | Cap chip and reroute layer for stacked microelectronic module | |
KR20180111840A (ko) | 집적 회로(ic) 패키지들 사이의 플렉시블 커넥터를 포함하는 통합 디바이스 | |
US20230187424A1 (en) | Fan-out semiconductor package | |
KR101243304B1 (ko) | 인터포저 및 그의 제조 방법 | |
JP2012174826A (ja) | 電子デバイス及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20181120 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20190802 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20190802 |
|
A871 | Explanation of circumstances concerning accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A871 Effective date: 20190802 |
|
A975 | Report on accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A971005 Effective date: 20190918 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20191105 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20200205 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20200217 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20200318 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6679748 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |