JP5857065B2 - 能動チップを接続するインターポーザを有する積層超小型電子アセンブリ - Google Patents
能動チップを接続するインターポーザを有する積層超小型電子アセンブリ Download PDFInfo
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Description
本出願は、2010年12月2日に出願された米国特許出願第12/958,866号の継続出願であり、その出願の開示内容は、参照することにより本明細書の一部をなすものとする。
第1の超小型電子素子及び第2の超小型電子素子であって、該超小型電子素子の各々はその前面に隣接して能動半導体デバイスを具現化する、第1の超小型電子素子及び第2の超小型電子素子と、
熱膨張係数が10ppm/℃未満である材料からなるインターポーザと、
を具備する。各超小型電子素子は、それぞれの前記前面から離れている背面を有し、それぞれの前記前面において露出している導電性パッドを有する。前記インターポーザは、反対側に面している第1の面及び第2の面と、該インターポーザの開口部内に延在する第2の導電性素子と、を有することができる。前記第2の導電性素子は、前記インターポーザの前記第1の面及び前記第2の面において露出することができる。
第1の超小型電子素子及び第2の超小型電子素子を、それらの間のインターポーザとともに組み立てるステップであって、前記超小型電子素子の各々は、その前面に隣接して能動半導体デバイスを具現化する、ステップと、
次いで、前記超小型電子素子の背面からそれぞれの前記前面に向かって延在する開口部内に延在する第1の導電性素子を形成するステップと、
を含むことができる。前記超小型電子アセンブリの各々は、それぞれの前記前面から離れている背面と、前記前面において露出する導電性パッドと、を有することができる。
図1は、本発明の一実施形態による超小型電子アセンブリ100を示す。超小型電子パッケージは、第1の超小型電子素子102及び第2の超小型電子素子112を備え、各々、それら超小型電子素子の間に配置されたインターポーザ120に向かって面している、コンタクト支持前面104、114を有している。各超小型電子素子を、例えば、シリコン、シリコンの合金、又はIII−V族半導体材料若しくはII−VI族半導体材料等の他の半導体材料を含むことができる、半導体チップにおいて具現化された集積回路とすることができる。図1Aの拡大図に見られるように、チップ102は、チップの主面である、コンタクト支持面とも呼ばれる前面104を有し、その前面にチップの第1の領域105がある。第2のチップ112は、チップ102と同じ構造を有することができる。第1の領域105は誘電体領域を含み、その誘電体領域は、通常、複数の配線層を備え、配線層の間及びその周囲に誘電体層が配置されている。特定の実施形態では、誘電体領域は、誘電率が低い誘電材料の1つ又は複数の層、すなわち「low−k」誘電体層を含むことができる。low−k誘電材料としては、特に、多孔質二酸化ケイ素、炭素ドープ二酸化ケイ素、高分子誘電体及び多孔質高分子誘電体が挙げられる。多孔質low−k誘電体層では、誘電体層は実質的な多孔性を有することができ、それにより、同じ材料の非多孔質層に比較して誘電材料の誘電率が低下する。誘電材料は、一般に、誘電率が約1.0を著しく上回るが、多孔質誘電材料内の開放空間を占有する空気は、誘電率が約1.0である。このように、幾つかの誘電材料は、実質的な多孔性を有することにより、誘電率の低下を達成することができる。
なお、出願当初の特許請求の範囲は以下の通りである。
(請求項1)
第1の超小型電子素子及び第2の超小型電子素子であって、該超小型電子素子の各々はその前面に隣接して能動半導体デバイスを具現化し、各超小型電子素子は、それぞれの前記前面から離れている背面を有し、各々は、それぞれの前記前面において露出している導電性パッドを有する、第1の超小型電子素子及び第2の超小型電子素子と、
熱膨張係数(CTE)が10ppm/℃未満である材料から構成されるインターポーザであって、反対側に面している第1の面及び第2の面と、該インターポーザの開口部内に延在しかつ前記第1の面及び前記第2の面において露出している第2の導電性素子と、を有し、前記第1の面は前記超小型電子素子の前記前面に面し、前記第2の面は前記第2の超小型電子素子の前記前面に面している、インターポーザと、
を具備し、
前記第1の超小型電子素子及び前記第2の超小型電子素子の各々は、該それぞれの超小型電子素子の前記背面から該それぞれの超小型電子素子の前記前面に向かって延在している開口部内に延在している第1の導電性素子を更に備え、前記第1の導電性素子の少なくとも1つは、対応する第1の超小型電子素子又は第2の超小型電子素子の前記導電性パッドを通って延在し、前記第1の導電性素子は前記第2の導電性素子に電気的に結合されている、超小型電子アセンブリ。
(請求項2)
前記第2の導電性素子が延在している前記開口部は、前記第1の超小型電子素子及び前記第2の超小型電子素子を通って延在している前記開口部のうちの少なくとも一方と交差している、請求項1に記載の超小型電子アセンブリ。
(請求項3)
前記第2の導電性素子が延在している前記開口部は、前記第1の超小型電子素子及び前記第2の超小型電子素子を通って延在している前記開口部の各々と交差している、請求項1に記載の超小型電子アセンブリ。
(請求項4)
前記第2の導電性素子が延在している前記開口部は、前記第1の超小型電子素子及び前記第2の超小型電子素子を通って延在している前記開口部のうちのいずれとも交差しない、請求項1に記載の超小型電子アセンブリ。
(請求項5)
前記インターポーザは、本質的に誘電材料から構成される、請求項1に記載の超小型電子アセンブリ。
(請求項6)
前記インターポーザは、本質的に金属又は半導体材料から構成され、前記インターポーザの前記開口部は絶縁体によって裏打ちされている、請求項1に記載の超小型電子アセンブリ。
(請求項7)
各超小型電子素子の前記第1の導電性素子は、それぞれの前記導電性パッドを通って延在している、請求項1に記載の超小型電子アセンブリ。
(請求項8)
前記第2の導電性素子は、前記第1の面及び前記第2の面において露出している第2の導電性パッドを備え、前記第1の超小型電子素子及び前記第2の超小型電子素子の前記パッドは第1のパッドであり、該第1のパッドは前記第2のパッドと並置され、前記第1の導電性素子は前記第1のパッド及び前記第2のパッドの並置された面と接触している、請求項1に記載の超小型電子アセンブリ。
(請求項9)
前記第2の導電性素子が延在している前記インターポーザの前記開口部は、該インターポーザの前記第1の面及び前記第2の面に対して直角に延在している内壁を有する、請求項1に記載の超小型電子アセンブリ。
(請求項10)
前記第2の導電性素子が延在している前記インターポーザの前記開口部は、該インターポーザの前記第1の面と前記第2の面との間の方向おいて先細りになっている、請求項1に記載の超小型電子アセンブリ。
(請求項11)
前記第1の超小型電子素子の前記開口部は、該第1の超小型電子素子の前記背面から該超小型電子素子の前記前面に向かう方向において先細りになっている、請求項9に記載の超小型電子アセンブリ。
(請求項12)
前記第1の超小型電子素子の前記開口部は、該第1の超小型電子素子の前記背面から該第1の超小型電子素子の前記前面に向かう方向において先細りになっている、請求項10に記載の超小型電子アセンブリ。
(請求項13)
前記第1の超小型電子素子の前記開口部の内面は、該第1の超小型電子素子の前記前面に対して直角に延在している、請求項9に記載の超小型電子アセンブリ。
(請求項14)
前記第1の超小型電子素子の前記開口部の内面は、該第1の超小型電子素子の前記前面に対して直角に延在している、請求項10に記載の超小型電子アセンブリ。
(請求項15)
前記第2の導電性素子は、前記インターポーザの前記開口部の内面の輪郭に沿っている、請求項1に記載の超小型電子アセンブリ。
(請求項16)
前記第2の導電性素子は、前記インターポーザの前記開口部の内面の輪郭に沿わない、請求項1に記載の超小型電子アセンブリ。
(請求項17)
前記インターポーザの前記開口部と前記第1の超小型電子素子又は前記第2の超小型電子素子のうちの少なくとも一方の前記開口部とは先細りになって、互いから反対方向に小さくなっている、請求項1に記載の超小型電子アセンブリ。
(請求項18)
前記インターポーザは、前記第1の超小型電子素子又は前記第2の超小型電子素子のうちの少なくとも一方に電気的に接続された少なくとも1つの受動コンポーネントを更に備えている、請求項1に記載の超小型電子アセンブリ。
(請求項19)
請求項1に記載の超小型電子アセンブリと、該超小型電子アセンブリに電気的に接続された1つ又は複数の他の電子コンポーネントと、を具備するシステム。
(請求項20)
ハウジングを更に具備し、前記超小型電子アセンブリ及び前記他の電子コンポーネントは前記ハウジングに実装されている、請求項19に記載のシステム。
(請求項21)
超小型電子アセンブリを製造する方法であって、
第1の超小型電子素子及び第2の超小型電子素子を、それらの間のインターポーザとともに組み立てるステップであって、前記超小型電子素子の各々は、その前面に隣接して能動半導体デバイスを具現化し、それぞれの前記前面から離れている背面を有し、前記前面において露出する導電性パッドを有する、ステップ、
を含み、
前記インターポーザは、本質的に半導体材料又は無機誘電材料のうちの少なくとも1つから構成され、前記インターポーザは、反対側に面する第1の面及び第2の面と、前記インターポーザを通って延在し、かつ前記第1の面及び前記第2の面において露出している第2の導電性素子と、を有し、前記第1の面は前記第1の超小型電子素子の前記前面に面し、前記第2の面は前記第2の超小型電子素子の前記前面に面しており、
次いで、前記超小型電子素子の背面からそれぞれの前記前面に向かって延在する開口部内に延在する第1の導電性素子を形成するステップであって、該第1の導電性素子のうちの少なくとも1つは、前記超小型電子素子のうちの少なくとも1つにおける対応する前記導電性パッドを通って延在し、前記第1の導電性素子は、前記第2の導電性素子に電気的に結合され、前記超小型電子素子の前記開口部の内面は、各超小型電子素子のそれぞれの前記前面に対して第1の方向及び第2の方向に延在して実質的な角度を画定する、ステップ、
を含む、方法。
(請求項22)
各超小型電子素子の前記第1の導電性素子は、それぞれの前記導電性パッドを通って延在する、請求項21に記載の方法。
(請求項23)
前記第2の導電性素子は、前記第1の面及び前記第2の面において露出する第2の導電性パッドを備え、各超小型電子素子の前記第1の導電性パッドは前記第2のパッドのうちの1つと並置され、前記第1の導電性素子は前記第1のパッド及び前記第2のパッドの並置された面と接触する、請求項21に記載の方法。
(請求項24)
前記第2の導電性素子が延在する前記インターポーザの前記開口部は、該インターポーザの前記第1の面及び前記第2の面に対して直角に延在する内壁を有する、請求項21に記載の方法。
(請求項25)
前記第2の導電性素子が延在する前記インターポーザの前記開口部は、該インターポーザの前記第1の面と前記第2の面との間の方向に先細りになる、請求項21に記載の方法。
(請求項26)
前記第2の導電性素子は、前記インターポーザの前記開口部の内面の輪郭に沿っている、請求項21に記載の方法。
(請求項27)
前記第2の導電性素子は、前記インターポーザの前記開口部の内面の輪郭に沿わない、請求項21に記載の方法。
(請求項28)
前記インターポーザの前記開口部及び前記第2の導電性素子は反対方向に先細りにされる、請求項27に記載の方法。
Claims (15)
- 第1の超小型電子素子及び第2の超小型電子素子であって、該超小型電子素子の各々はその前面に隣接して能動半導体デバイスを具現化し、各超小型電子素子は、それぞれの前記前面から離れている背面を有し、かつ、それぞれの前記前面において露出している導電性パッドを有する、第1の超小型電子素子及び第2の超小型電子素子と、
熱膨張係数(CTE)が10ppm/℃未満である材料から構成されるインターポーザであって、反対側に面している第1の面及び第2の面と、該インターポーザの開口部内に延在しかつ前記第1の面及び前記第2の面において露出している第2の導電性素子と、を有し、前記第1の面は前記第1の超小型電子素子の前記前面に面し、前記第2の面は前記第2の超小型電子素子の前記前面に面している、インターポーザと、
を具備し、
前記第1の超小型電子素子及び前記第2の超小型電子素子の各々は、該それぞれの超小型電子素子の前記背面から該それぞれの超小型電子素子の前記前面に向かって延在している開口部内に延在している第1の導電性素子を更に備え、前記第1の導電性素子の少なくとも1つは、対応する第1の超小型電子素子又は第2の超小型電子素子の前記導電性パッドを通って延在し、前記第1の導電性素子は前記第2の導電性素子に電気的に結合され、
前記第2の導電性素子は、前記インターポーザの前記第1の面及び前記第2の面において露出している第2の導電性パッドを備え、前記第1の超小型電子素子及び前記第2の超小型電子素子の前記導電性パッドは第1の導電性パッドであり、該第1の導電性パッドは前記第2の導電性パッドと並置され、前記第1の導電性素子は前記第1の導電性パッド及び前記第2の導電性パッドの並置された面と接触している、超小型電子アセンブリ。 - 前記第2の導電性素子が延在している開口部は、前記第1の超小型電子素子及び前記第2の超小型電子素子を通って延在している開口部のうちの少なくとも1つと交差している、請求項1に記載の超小型電子アセンブリ。
- 前記第2の導電性素子が延在している開口部は、前記第1の超小型電子素子及び前記第2の超小型電子素子を通って延在している開口部の各々と交差している、請求項1に記載の超小型電子アセンブリ。
- 前記第2の導電性素子が延在している開口部は、前記第1の超小型電子素子及び前記第2の超小型電子素子を通って延在している開口部のうちのいずれとも交差しない、請求項1に記載の超小型電子アセンブリ。
- 各超小型電子素子の前記第1の導電性素子は、それぞれの前記第1の導電性パッドを通って延在している、請求項1に記載の超小型電子アセンブリ。
- 前記第2の導電性素子が延在している前記インターポーザの開口部は、該インターポーザの前記第1の面と前記第2の面との間の方向おいて先細りになっている、請求項1に記載の超小型電子アセンブリ。
- 前記第1の超小型電子素子の開口部は、該第1の超小型電子素子の前記背面から該第1の超小型電子素子の前記前面に向かう方向において先細りになっている、請求項6に記載の超小型電子アセンブリ。
- 前記第2の導電性素子は、前記インターポーザの開口部の内面の輪郭に沿っている、請求項1に記載の超小型電子アセンブリ。
- 前記第2の導電性素子は、前記インターポーザの開口部の内面の輪郭に沿わない、請求項1に記載の超小型電子アセンブリ。
- 前記インターポーザの開口部と前記第1の超小型電子素子又は前記第2の超小型電子素子のうちの少なくとも一方の開口部とは先細りになって、互いから反対方向に小さくなっている、請求項1に記載の超小型電子アセンブリ。
- 超小型電子アセンブリを製造する方法であって、
第1の超小型電子素子及び第2の超小型電子素子を、それらの間のインターポーザとともに組み立てるステップであって、前記超小型電子素子の各々は、その前面に隣接して能動半導体デバイスを具現化し、それぞれの前記前面から離れている背面を有し、前記前面において露出する第1の導電性パッドを有する、ステップ、
を含み、
前記インターポーザは、本質的に半導体材料又は無機誘電材料のうちの少なくとも1つから構成され、前記インターポーザは、反対側に面する第1の面及び第2の面と、前記インターポーザを通って延在し、かつ前記第1の面及び前記第2の面において露出している第2の導電性素子と、を有し、前記第1の面は前記第1の超小型電子素子の前面に面し、前記第2の面は前記第2の超小型電子素子の前面に面しており、
次いで、前記超小型電子素子の背面からそれぞれの前面に向かって延在する開口部内に延在する第1の導電性素子を形成するステップであって、該第1の導電性素子のうちの少なくとも1つは、前記超小型電子素子のうちの少なくとも1つにおける対応する前記第1の導電性パッドを通って延在し、前記第1の導電性素子は、前記第2の導電性素子に電気的に結合され、前記超小型電子素子の開口部の内面は、各超小型電子素子のそれぞれの前面に対して第1の方向及び第2の方向に延在して実質的な角度を画定する、ステップ、
を含む、方法。 - 各超小型電子素子の前記第1の導電性素子は、それぞれの前記第1の導電性パッドを通って延在する、請求項11に記載の方法。
- 前記第2の導電性素子は、前記第1の面及び前記第2の面において露出する第2の導電性パッドを備え、各超小型電子素子の前記第1の導電性パッドは前記第2の導電性パッドのうちの1つと並置され、前記第1の導電性素子は前記第1の導電性パッド及び前記第2の導電性パッドの並置された面と接触する、請求項11に記載の方法。
- 前記第2の導電性素子は、前記インターポーザの開口部の内面の輪郭に沿わない、請求項11に記載の方法。
- 前記インターポーザの開口部及び前記第2の導電性素子は反対方向に先細りにされる、請求項14に記載の方法。
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