JP2013544444A - チップ上方のキャリアと段状に形成されたシリコン貫通電極とを有する積層超小型電子アセンブリ - Google Patents

チップ上方のキャリアと段状に形成されたシリコン貫通電極とを有する積層超小型電子アセンブリ Download PDF

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モハメッド，イリヤス
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サヴァリア，ピーユーシュ
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テッセラ，インコーポレイテッド
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Abstract

第１の素子１１０を備える超小型電子アセンブリ１００が提供される。第１の素子は、複数の導電性パッド１０６が露出している超小型電子素子１０２の主面１０４に面するとともにその主面に取り付けられる表面１０３を有する、半導体又は無機誘電材料のうちの少なくとも１つから本質的に構成され、超小型電子素子１０２はその内部に能動半導体デバイスを有する。第１の開口部１１１が、第１の素子１１０の露出面１１８から超小型電子素子１０２に取り付けられた表面１０３に向かって延在し、第２の開口部１１３が、第１の開口部１１１から導電性パッド１０６のうちの第１の導電性パッドまで延在し、第１の開口部及び第２の開口部が交わる場所で、第１の開口部の内面１２１及び第２の開口部の内面１２３は、超小型電子素子１０２の主面１０４に対して異なる角度で延在する。導電性素子１１４が、第１の開口部１１１及び第２の開口部１１３内に延在し、少なくとも１つの導電性パッド１０６と接触する。
【選択図】図１

Description

（関連出願の相互参照）
本出願は、２０１１年３月１８日に出願された米国特許出願第１３／０５１，４２４号の出願日の利益を主張し、その特許出願は２０１０年１２月２日に出願された米国仮特許出願第６１／４１９，０３３号の利益を主張し、それらの特許出願の開示内容は参照することにより本明細書の一部をなすものとする。
本発明は、超小型電子デバイスのパッケージング、特に半導体デバイスのパッケージングに関する。
超小型電子デバイスは、一般にダイ又は半導体チップと呼ばれる、シリコン又はガリウムヒ素等の半導体材料の薄いスラブを一般的に備えている。半導体チップは、一般的に、個々の予めパッケージ化されたユニットとして提供される。幾つかのユニット設計では、半導体チップは基板又はチップキャリアに実装され、それらの基板又はチップキャリアは更にプリント回路基板等の回路パネル上に実装される。
半導体チップの第１の片面（例えば前面）には能動回路が作製される。能動回路との電気的接続を容易にするために、チップは、同じ面上にボンドパッドが設けられる。ボンドパッドは通常、ダイのエッジの周辺に、又は多くのメモリデバイスの場合にはダイの中央に、規則的なアレイとして配置される。ボンドパッドは一般的に、約０．５ミクロン（μｍ）厚の銅又はアルミニウム等の導電性金属から形成される。ボンドパッドは、単一層又は複数層の金属を含むことができる。ボンドパッドのサイズはデバイスタイプによって異なるが、通常は一辺が数十ミクロン（μｍ）から数百ミクロン（μｍ）である。
シリコン貫通電極（ＴＳＶ）を用いて、ボンドパッドが配置される半導体チップの前面と、前面とは反対側の半導体チップの背面と、の間の電気接続を提供することができる。従来のＴＳＶホールは、能動回路を含むように使用することができる第１の面の部分を低減する可能性がある。このように、能動回路に使用することができる第１の面の利用可能な空間が低減することにより、各半導体チップを製造するために必要なシリコンの量が増大する可能性があり、それにより、各チップのコストが増大する可能性がある。
チップのいかなる物理的構成においても、サイズは重要な考慮事項である。チップのより小型の物理的構成に対する要求は、携帯型電子デバイスの急速な発展に伴い更に強くなってきている。単に例として、一般に「スマートフォン」と呼ばれるデバイスは、携帯電話の機能と、強力なデータプロセッサやメモリ、並びに、全地球測位システム受信器、電子カメラ、ローカルエリアネットワーク接続等の補助デバイスとを、高解像度ディスプレイ及び関連する画像処理チップとともに一体化している。こうしたデバイスは、完全なインターネット接続、最大解像度の映像を含むエンターテイメント、ナビゲーション、電子銀行等の機能を、全てポケットサイズのデバイスで提供することができる。複雑な携帯型デバイスでは、多数のチップを小さい空間に詰め込む必要がある。さらに、チップのうちの幾つかは、一般に「Ｉ／Ｏ」と呼ばれる多くの入出力接続を有している。これらのＩ／Ｏを、他のチップのＩ／Ｏと相互接続しなければならない。相互接続は、短くあるべきであり、信号伝播遅延を最小限にするために低インピーダンスであるべきである。相互接続を形成するコンポーネントは、アセンブリのサイズを大幅に増大させるべきではない。同様の必要性は、例えばインターネット検索エンジンで使用されるようなデータサーバにおける用途等の他の用途でも発生する。例えば、複雑なチップ間に多数の短い低インピーダンスの相互接続を提供する構造により、検索エンジンの帯域幅を増大させ、その電力消費量を低減することができる。
半導体ビア形成及び相互接続においてもたらされた進歩にもかかわらず、チップ前面とチップ背面との間を接続するプロセスを強化することについて、及びそのようなプロセスからもたらすことのできる構造体について、更なる改善を行うことができる。
本発明の一態様によれば、超小型電子アセンブリは、第１の素子と、超小型電子素子であって、第１の素子の表面が超小型電子素子の主面に面するように第１の素子に取り付けられた超小型電子素子と、第１の素子の露出面から超小型電子素子に面する第１の素子の表面に向かって延在する第１の開口部と、導電性素子と、を備えることができる。第１の素子は本質的に、半導体材料又は無機誘電材料のうちの少なくとも１つから構成されることができる。超小型電子素子は、主面において露出する複数の導電性パッドを有することができる。超小型電子素子は、内部に能動半導体デバイスを有することができる。超小型電子アセンブリはまた、第１の開口部から導電性パッドのうちの第１の導電性パッドまで延在する第２の開口部も備えることができる。第１の開口部及び第２の開口部が交わる場所で、第１の開口部及び第２の開口部の内面は、超小型電子素子の主面に対して異なる角度で延在することができる。導電性素子は、第１の開口部及び第２の開口部内に延在することができ、少なくとも１つの導電性パッドと接触することができる。
本発明の別の態様によれば、超小型電子アセンブリは、第１の素子と、超小型電子素子であって、第１の素子の表面が超小型電子素子の主面に面するように第１の素子に取り付けられた超小型電子素子と、第１の素子の露出面から超小型電子素子に面する第１の素子の表面に向かって延在する第１の開口部と、導電性素子と、を備えることができる。第１の素子は本質的に、半導体材料又は無機誘電材料のうちの少なくとも１つから構成されることができる。超小型電子素子は、主面において露出する複数の導電性パッドを有することができる。超小型電子素子は、内部に能動半導体デバイスを有することができる。超小型電子アセンブリはまた、第１の開口部から導電性パッドのうちの第１の導電性パッドを貫通して延在する第２の開口部も備えることができる。第１の開口部及び第２の開口部が交わる場所で、第１の開口部及び第２の開口部の内面は、超小型電子素子の主面に対して異なる角度で延在することができる。導電性素子は、第１の開口部及び第２の開口部内に延在することができ、少なくとも１つの導電性パッドと接触することができる。
特定の実施形態では、前記導電性素子は、前記第１の開口部及び前記第２の開口部のうちの少なくとも一方の内面の輪郭に沿うことができる。例示的な実施形態では、前記導電性素子は、前記第１の開口部及び前記第２の開口部のうちの少なくとも一方の内面の輪郭とは無関係に決定された形状を有することができる。一実施形態では、前記導電性素子は、円柱形状又は円錐台形状のうちの少なくとも一方を有することができる。特定の実施形態では、前記第１の素子は、内部に能動半導体デバイスを有していないキャリアとすることができる。例示的な実施形態では、前記第１の素子は、内部に少なくとも１つの受動回路素子を更に備えることができる。一実施形態では、前記少なくとも１つの受動回路素子は、インダクタ、抵抗器、又はコンデンサからなる群から選択された少なくとも１つを含むことができる。特定の実施形態では、前記キャリアは、前記超小型電子素子を機械的に支持することができる。
例示的な実施形態では、前記第１の素子は第１の厚さを有することができ、前記超小型電子素子は、前記第１の厚さ以下の第２の厚さを有することができる。一実施形態では、前記超小型電子素子の主面はその前面とすることができる。前記超小型電子素子は、前記前面とは反対側の背面を有することができ、該背面から延在しかつ前記導電性パッドのうちの少なくとも１つの少なくとも一部を露出させる開口部を有することができる。第２の導電性素子が、前記超小型電子素子の開口部内に延在することができ、かつ前記導電性パッドに電気的に接続することができる。例示的な実施形態では、前記超小型電子素子は、複数の前記開口部を有することができる。前記超小型電子アセンブリは、前記第２の開口部内に延在しかつ前記導電性パッドに電気的に接続される複数の前記第２の導電性素子を備えることができる。特定の実施形態では、前記第２の導電性素子は、前記導電性パッドのうちの対応する導電性パッドに電気的に接続することができる。
本発明の更に別の態様によれば、超小型電子アセンブリは、第１の素子と、超小型電子素子であって、第１の素子の表面が超小型電子素子の主面に面するように第１の素子に取り付けられた超小型電子素子と、第１の導電性素子及び第２の導電性素子と、を備えることができる。第１の素子は本質的に、半導体材料又は無機誘電材料のうちの少なくとも１つから構成されることができる。超小型電子素子は、主面において露出する上面と、上面とは反対側の下面と、を有する複数の導電性パッドを有することができる。超小型電子素子は、内部に能動半導体デバイスを有することができる。第１の導電性素子は、第１の素子の第１の開口部内に延在することができ、導電性パッドのうちの少なくとも１つの上面と接触することができる。第２の導電性素子は、超小型電子素子の第２の開口部を通して延在することができ、かつ少なくとも１つの導電性パッドと接触することができる。第１の導電性素子及び第２の導電性素子を、超小型電子アセンブリの外部の少なくとも１つのコンポーネントとの導電性相互接続のために、超小型電子アセンブリの互いに反対側の面において露出させることができる。
一実施形態では、前記第１の開口部及び前記第２の開口部の内面は、前記少なくとも１つの導電性パッドのそれぞれ前記上面及び前記下面から離れる方向に、異なる第１の角度及び第２の角度で延在することができる。特定の実施形態では、前記超小型電子素子は複数の前記第２の開口部を有することができ、前記超小型電子アセンブリは、前記第２の開口部内に延在しかつ前記導電性パッドに電気的に接続される複数の前記第２の導電性素子を備えることができる。前記第２の導電性素子は、前記第１の開口部内に延在する対応する第１の導電性素子に電気的に接続することができる。例示的な実施形態では、前記第１の素子は、内部に少なくとも１つの受動回路素子を更に備えることができる。一実施形態では、前記第１の素子の開口部は、前記第１の素子の背面から前面に向かって延在する第３の開口部を含むことができる。前記第１の素子の開口部は、該第３の開口部から延在しかつ前記導電性パッドのうちの少なくとも１つの前記上面の少なくとも一部分を露出させる第４の開口部を更に含むことができる。前記第１の導電性素子は、前記少なくとも１つの導電性パッドの前記上面と接触するように、少なくとも前記第３の開口部内にかつ前記第４の開口部を通して延在することができる。
特定の実施形態では、前記導電性素子は、前記第１の開口部及び前記第２の開口部のうちの少なくとも一方の内面の輪郭とは無関係に決定される形状を有することができる。例示的な実施形態では、前記導電性素子は、円柱形状又は円錐台形状のうちの少なくとも一方を有することができる。一実施形態では、前記導電性素子は、前記第１の素子の露出面に隣接する第１の幅から、前記超小型電子素子の導電性パッドに隣接する第２の幅まで一様に先細りにすることができる。特定の実施形態では、前記導電性素子は、前記第１の開口部及び前記第２の開口部のうちの少なくとも一方の内面の輪郭に沿うことができる。例示的な実施形態では、前記第２の開口部内の導電性素子の一部分は、該第２の開口部の内面の輪郭に沿うことができる。一実施形態では、前記第１の開口部及び前記第２の開口部内に延在する前記導電性素子の一部分は、円柱形状又は円錐台形状のうちの少なくとも一方を有することができる。
例示的な実施形態では、前記導電性素子の第１の部分は、前記第１の素子の露出面に隣接する第１の幅から前記第２の開口部内の第１の位置における第２の幅まで一様に先細りにすることができる。前記導電性素子の第２の部分は、前記超小型電子素子の背面に隣接する第３の幅から前記第１の位置における第４の幅まで一様に先細りにすることができる。一実施形態では、前記超小型電子素子の第２の開口部は、前記超小型電子素子の背面から前記導電性パッドを貫通して延在することができる。前記第２の導電性素子は、前記導電性パッドを貫通して延在することができ、かつ前記第１の開口部内の位置において前記第１の導電性素子に電気的に結合することができる。特定の実施形態では、前記第１の導電性素子は、前記超小型電子素子の第２の開口部の輪郭に沿うことができる。例示的な実施形態では、前記第１の導電性素子は、前記超小型電子素子の第２の開口部の輪郭とは無関係な輪郭を有することができる。
本発明の更なる態様は、本発明の上述した態様による超小型電子構造体と、該構造体に電気的に接続された１つ又は複数の他の電子コンポーネントと、を組み込んだシステムを提供することができる。例えば、本システムはハウジングを更に具備することができ、前記構造体及び前記他の電子コンポーネントは前記ハウジングに実装されている。本発明のこの態様の好ましい実施形態によるシステムを、同等の従来のシステムより小型にすることができる。
本発明の更に別の態様によれば、超小型電子アセンブリを形成する方法は、
（ａ）本質的に半導体材料又は無機誘電材料のうちの少なくとも１つから構成される第１の素子に、超小型電子素子を、該第１の素子の第１の表面が該超小型電子素子の主面に面するように取り付けるステップであって、前記超小型電子素子は、前記主面において露出する上面を有する少なくとも１つの導電性パッドを有し、前記超小型電子素子は、前記主面に隣接して能動半導体デバイスを有している、ステップと、
（ｂ）次いで、前記第１の素子を貫通して延在しかつ前記少なくとも１つの導電性パッドの上面に接触する第１の導電性素子を形成するステップと、
（ｃ）ステップ（ｂ）の前に又は後に、前記超小型電子素子を貫通して延在する第２の導電性素子を形成するステップであって、該第２の導電性素子は、前記主面において前記第１の導電性パッド又は第２の導電性パッドのうちの少なくとも一方と接触する、ステップと、
を含むことができる。
例示的な実施形態では、前記第１の導電性素子及び前記第２の導電性素子は、前記超小型電子アセンブリの互いに反対側の面において露出することができる。一実施形態では、前記超小型電子素子は、ダイシングレーンにおいて合わせて取り付けられる複数のチップを含むことができる。該方法は、前記超小型電子アセンブリを、前記ダイシングレーンに沿って、各々が前記複数のチップのうちの少なくとも１つを含む個々のユニットに切断するステップを更に含むことができる。特定の実施形態では、前記第１の素子は、内部に能動半導体デバイスを有していないキャリアとすることができる。例示的な実施形態では、前記第１の素子は、内部に少なくとも１つの受動デバイスを更に備えることができる。
一実施形態では、前記キャリアは、前記超小型電子素子を機械的に支持することができる。特定の実施形態では、前記第１の導電性素子を形成するステップは、前記取り付けるステップの後に前記第１の素子の厚さを貫通して延在する開口部を形成するステップと、次いで、少なくとも前記第１の素子の開口部内に金属層を堆積させるステップであって、前記金属層は前記開口部内に露出する前記少なくとも１つの導電性パッドの前記上面に接触する、ステップと、を含むことができる。例示的な実施形態では、前記第２の導電性素子を形成するステップは、少なくとも前記第２の開口部内に第２の金属層を堆積させるステップであって、該第２の金属層は、前記超小型電子素子の開口部内に露出する前記少なくとも１つの導電性パッドの下面と接触する、ステップ、を含むことができる。
本発明の別の態様によれば、超小型電子アセンブリを形成する方法は、
（ａ）本質的に半導体材料又は無機誘電材料のうちの少なくとも１つから構成される第１の素子に、超小型電子素子を、該第１の素子の第１の表面が該超小型電子素子の主面に面するように取り付けるステップであって、前記超小型電子素子は、前記主面において露出する上面を有する複数の導電性パッドを有し、前記超小型電子素子は、前記主面に隣接して能動半導体デバイスを有する、ステップと、
（ｂ）次いで、前記第１の素子を貫通して延在しかつ少なくとも１つの導電性パッドの前記上面に接触する第１の導電性素子を形成するステップと、
（ｃ）ステップ（ｂ）の前に又は後に、前記超小型電子素子をその背面から薄化すること、又は前記超小型電子素子に前記背面から延在する開口部を形成することとのうちの少なくとも一方を行うステップであって、それにより、前記超小型電子素子内の第２の導電性素子が前記背面において露出するようにする、ステップと、
を含むことができる。
特定の実施形態では、ステップ（ｃ）は、前記超小型電子素子を薄化するステップを含むことができる。一実施形態では、ステップ（ｃ）は、前記超小型電子素子の背面から延在しかつ前記第２の導電性素子を露出させる開口部を形成するステップを含むことができる。例示的な実施形態では、ステップ（ｃ）は、前記薄化を行った後に、前記超小型電子素子の薄化した背面から延在しかつ前記第２の導電性素子を露出させる開口部を形成するステップを更に含むことができる。特定の実施形態では、第１の開口部を形成するステップは、前記第１の素子に、前記第１の素子の第１の表面から前記主面に向かって延在する初期開口部を形成するステップと、次いで、前記第１の素子に、前記初期開口部から延在しかつ前記少なくとも１つの導電性パッドを少なくとも部分的に露出させる更なる開口部を形成するステップと、を含むことができ、前記初期開口部及び前記更なる開口部は、角度をなして交差する内面を有する。
一実施形態では、前記超小型電子素子は第１の超小型電子素子とすることができる。前記方法は、第２の超小型電子素子の主面を前記第１の超小型電子素子の背面に取り付けるステップと、次いで、前記第２の超小型電子素子を貫通して延在し、かつ前記第２の導電性素子を少なくとも部分的に露出させる第３の開口部を形成するステップと、少なくとも前記第３の開口部内にかつ前記第２の導電性素子と接触する第３の導電性素子を形成するステップと、を更に含むことができる。例示的な実施形態では、前記第１の導電性素子及び前記第３の導電性素子は、前記超小型電子アセンブリの互いに反対側の面において露出することができる。
本発明の更に別の態様によれば、超小型電子アセンブリを形成する方法は、少なくとも、第１の素子の第１の表面から少なくとも部分的に第１の素子を通して第１の表面から離れる第２の表面に向かって延在する第１の開口部内に、第１の導電性素子を形成するステップと、次いで、第１の素子に、内部に能動半導体デバイスを有する超小型電子素子を取り付けるステップと、超小型電子素子の開口部を通して延在する第３の導電性素子を形成するステップと、取り付けるステップの後に、第１の素子の第２の表面において露出するコンタクトを設けるように更に処理するステップと、を含むことができる。第１の導電性素子は、第１の表面において露出した部分を有することができる。第１の素子の第１の表面は、超小型電子素子の主面に面することができる。第１の導電性素子は、超小型電子素子の主面において露出する第２の導電性素子の上に少なくとも部分的に重なることができる。第３の導電性素子を、少なくとも１つの第２の導電性素子を貫通して延在するように形成することができる。第３の導電性素子を、第１の導電性素子と接触するように形成することができる。コンタクトを、第３の導電性素子と電気的に接続することができる。
例示的な実施形態では、前記第１の導電性素子は、前記第１の素子を部分的にのみ通して延在するように形成することができ、前記コンタクトを形成するステップは、前記第１の素子をその露出面から、前記第１の導電性素子の一部が前記露出面において露出するまで薄化するステップを含むことができ、前記コンタクトは、前記第１の素子の開口部と位置合せされる。一実施形態では、前記コンタクトを設けるステップは、前記第１の導電性素子の一部が所望の距離、前記露出面の上方に突出し、かつ前記超小型電子アセンブリの外部のコンポーネントとの電気的相互接続のためのポストとして露出するまで、前記第１の素子の材料を前記露出面から除去するステップを含むことができる。
特定の実施形態では、前記方法は、前記第１の素子に、前記第２の表面から該第１の素子の開口部まで延在する少なくとも１つの更なる開口部を形成するステップを更に含むことができ、前記コンタクトを形成するステップは、前記更なる開口部を通して延在するビアを形成するステップを含み、該ビアは、前記第１の導電性素子と電気的に接続される。例示的な実施形態では、前記第１の導電性素子の一部分は、前記第１の素子の主面に沿って延在することができ、少なくとも１つの導電性パッドは前記一部分の上に重なることができ、前記第２の導電性素子は前記一部分に接合することができる。一実施形態では、前記第１の導電性素子を形成するステップは、少なくとも前記第１の素子の開口部内に第３の導電性素子を同時に形成するステップを含むことができる。前記第２の導電性素子を形成するステップは、前記超小型電子素子の開口部を通して、かつ前記導電性パッドのうちの第２の導電性パッドを貫通して延在する第４の導電性素子を形成するステップを含むことができ、該第４の導電性素子は前記第３の導電性素子に接触する。
本発明の更に別の態様によれば、超小型電子アセンブリを形成する方法は、
（ａ）（ｉ）少なくとも、第１の表面から第１の素子を少なくとも部分的に通して、前記第１の表面から離れる第２の表面に向かって延在する開口部内に、前面において露出する一部分を有する第１の導電性素子を形成し、（ｉｉ）前記第１の素子の表面に沿って延在し、前記第１の導電性素子から離れる方向に延在する金属再配線層（ＲＤＬ）を形成するステップと、
（ｂ）次いで、前記第１の素子に、内部に能動半導体デバイスを有する超小型電子素子を、前記第１の素子の第１の表面が前記超小型電子素子の主面に面し、かつ前記ＲＤＬが、前記超小型電子素子の主面において露出する複数の導電性パッドのうちの少なくとも１つの導電性パッドと並置されるように、取り付けるステップと、
（ｃ）次いで、前記超小型電子素子の開口部を通して、前記少なくとも１つの導電性パッドを貫通して延在し、かつ前記ＲＤＬと接触する第２の導電性素子を形成するステップと、
（ｄ）前記取り付けるステップの後に、前記第１の素子の第２の表面において露出するコンタクトを形成するステップであって、該コンタクトは前記第１の導電性素子と電気的に接続される、ステップと、
を含むことができる。
回路パネルが取り付けられている、本発明の一実施形態による超小型電子パッケージを示す断面図である。 図１に示す超小型電子パッケージを更に示す部分断面図である。 図１の超小型電子パッケージによる超小型電子アセンブリを特に示す部分断面図である。 図１に示す実施形態の変形形態による超小型電子アセンブリを示す部分断面図である。 図１に示す実施形態の変形形態による超小型電子アセンブリを示す断面図である。 図３に示す実施形態の変形形態による超小型電子アセンブリを示す部分断面図である。 図３に示す実施形態の変形形態による超小型電子アセンブリを示す部分断面図である。 本発明の一実施形態による超小型電子アセンブリを製造する方法における段階を示す部分断面図である。 本発明の一実施形態による超小型電子アセンブリを製造する方法における段階を示す部分断面図である。 本発明の一実施形態による超小型電子アセンブリを製造する方法における段階を示す部分断面図である。 本発明の一実施形態による超小型電子アセンブリを製造する方法における段階を示す部分断面図である。 本発明の一実施形態による超小型電子アセンブリを製造する方法における段階を示す部分断面図である。 本発明の一実施形態による超小型電子アセンブリを製造する方法における段階を示す部分断面図である。 本発明の一実施形態による超小型電子アセンブリを製造する方法における段階を示す部分断面図である。 本発明の一実施形態による超小型電子アセンブリを製造する方法における段階を示す部分断面図である。 本発明の一実施形態による超小型電子アセンブリを製造する方法における段階を示す部分断面図である。 本発明の一実施形態による超小型電子アセンブリを製造する方法における段階を示す部分断面図である。 本発明の一実施形態による超小型電子アセンブリを製造する方法における段階を示す部分断面図である。 図３に示す本発明の実施形態の変形形態による超小型電子アセンブリを示す部分断面図である。 図１７に示す本発明の実施形態の変形形態による超小型電子アセンブリを示す部分断面図である。 図１７に示す本発明の実施形態の変形形態による超小型電子アセンブリを示す部分断面図である。 図１９に示す本発明の実施形態の変形形態による超小型電子アセンブリを示す部分断面図である。 図３に示す本発明の実施形態の変形形態による超小型電子アセンブリを示す部分断面図である。 本発明の一実施形態による、図２１に示す超小型電子アセンブリを製造する方法における段階を示す部分断面図である。 本発明の一実施形態による、図２１に示す超小型電子アセンブリを製造する方法における段階を示す部分断面図である。 本発明の一実施形態による、図２１に示す超小型電子アセンブリを製造する方法における段階を示す部分断面図である。 本発明の一実施形態による、図２１に示す超小型電子アセンブリを製造する方法における段階を示す部分断面図である。 本発明の一実施形態による、図２１に示す超小型電子アセンブリを製造する方法における段階を示す部分断面図である。 本発明の一実施形態による、図２１に示す超小型電子アセンブリを製造する方法における段階を示す部分断面図である。 本発明の一実施形態による、図２１に示す超小型電子アセンブリを製造する方法における段階を示す部分断面図である。 本発明の一実施形態による、図２１に示す超小型電子アセンブリを製造する方法における段階を示す部分断面図である。 本発明の一実施形態による、図２１に示す超小型電子アセンブリを製造する方法における段階を示す部分断面図である。 本発明の一実施形態による、図２１に示す超小型電子アセンブリを製造する方法における段階を示す部分断面図である。 本発明の一実施形態による、図２１に示す超小型電子アセンブリを製造する方法における段階を示す部分断面図である。 図２１に示す実施形態の変形形態による超小型電子アセンブリを製造する方法における段階を示す部分断面図である。 図２１に示す実施形態の変形形態による超小型電子アセンブリを製造する方法における段階を示す部分断面図である。 図２１に示す実施形態の変形形態による超小型電子アセンブリを製造する方法における段階を示す部分断面図である。 図２１に示す実施形態の変形形態による超小型電子アセンブリを製造する方法における段階を示す部分断面図である。 図２１に示す実施形態の変形形態による超小型電子アセンブリを製造する方法における段階を示す部分断面図である。 図３Ａに示す実施形態の変形形態における、接合される回路パネルの上方に配置された超小型電子パッケージを示す断面図である。 図２１に示す実施形態の変形形態による超小型電子アセンブリを示す断面図である。 図３９に示す実施形態の変形形態による超小型電子アセンブリを示す部分断面図である。 図２１に示す実施形態の変形形態による超小型電子アセンブリを示す部分断面図である。 図４１に示す実施形態の変形形態による超小型電子アセンブリを示す部分断面図である。 図４２に示す実施形態の変形形態による超小型電子アセンブリを示す部分断面図である。 図４３に示す実施形態の変形形態による超小型電子アセンブリを示す部分断面図である。 図２に示す実施形態の変形形態による超小型電子アセンブリを示す部分断面図である。 図４５及び図３に示す実施形態の変形形態による超小型電子アセンブリを示す部分断面図である。 図４６に示す実施形態の変形形態による超小型電子アセンブリを示す部分断面図である。 図４７に示す実施形態の変形形態による超小型電子アセンブリを示す部分断面図である。 図４８に示す実施形態の変形形態による超小型電子アセンブリを示す部分断面図である。 図４９に示す実施形態の変形形態による超小型電子アセンブリを示す部分断面図である。 図１８に示す実施形態の変形形態による超小型電子アセンブリを示す部分断面図である。 図４６に示す実施形態の変形形態による超小型電子アセンブリを示す部分断面図である。 図４６に示す実施形態の変形形態による超小型電子アセンブリを示す部分断面図である。 本発明の一実施形態による、図４５に示す超小型電子アセンブリを製造する方法における段階を示す部分断面図である。 本発明の一実施形態による、図４５に示す超小型電子アセンブリを製造する方法における段階を示す部分断面図である。 本発明の一実施形態による、図４５に示す超小型電子アセンブリを製造する方法における段階を示す部分断面図である。 本発明の一実施形態による、図４５に示す超小型電子アセンブリを製造する方法における段階を示す部分断面図である。 本発明の一実施形態による、図４５に示す超小型電子アセンブリを製造する方法における段階を示す部分断面図である。 本発明の一実施形態による、図４５に示す超小型電子アセンブリを製造する方法における段階を示す部分断面図である。 本発明の一実施形態による、図４５に示す超小型電子アセンブリを製造する方法における段階を示す部分断面図である。 本発明の一実施形態による、図４５に示す超小型電子アセンブリを製造する方法における段階を示す部分断面図である。 本発明の一実施形態による、図４５に示す超小型電子アセンブリを製造する方法における段階を示す部分断面図である。 図６２に示す実施形態の変形形態による超小型電子アセンブリを示す部分断面図である。 本発明の一実施形態によるシステムの概略図である。
（詳細な説明）
図１は、本発明の一実施形態による超小型電子パッケージ１００を示す。超小型電子パッケージは、超小型電子素子１０２、例えば半導体チップで具現化される集積回路を備え、それは、シリコン、シリコンの合金、又はＩＩＩ−Ｖ族半導体材料若しくはＩＩ−ＶＩ族半導体材料等の他の半導体材料を含むことができる。図１Ａの拡大図に見られるように、チップ１０２は、チップの主面である、コンタクト支持面とも呼ばれる前面１０４を有しており、前面においてチップの誘電体層１０５が露出している。誘電体層１０５は、チップの半導体領域１０７の上に重なり、半導体領域１０７には、能動半導体デバイス、例えばトランジスタ、ダイオード又は他の能動デバイスが設けられる。図１に更に見られるように、前面１０４において複数の導電性パッド１０６が露出している。
特定の実施形態では、誘電体層１０５は、超小型電子素子に対して電気的相互接続を提供する金属配線パターンの間にかつその周囲に、誘電率が低い誘電材料の１つ又は複数の層、すなわち「ｌｏｗ−ｋ」誘電体層を含むことができる。ｌｏｗ−ｋ誘電材料としては、特に、多孔質二酸化ケイ素、炭素ドープ二酸化ケイ素、高分子誘電体及び多孔質高分子誘電体が挙げられる。多孔質ｌｏｗ−ｋ誘電体層では、誘電体層は実質的な多孔性を有することができ、それにより、同じ材料の非多孔質層に比較して誘電材料の誘電率が低下する。誘電材料は、一般に、誘電率が約１．０を著しく上回るが、多孔質誘電材料内の開放空間を占有する空気は、誘電率が約１．０である。このように、幾つかの誘電材料は、実質的な多孔性を有することにより、誘電率の低下を達成することができる。
しかしながら、高分子誘電材料及び多孔質誘電材料等の幾つかのｌｏｗ−ｋ誘電材料は、従来の誘電材料より、耐えられる機械的応力がはるかに小さい。超小型電子素子を試験することができる特定のタイプの動作環境及び方法は、ｌｏｗ−ｋ誘電材料が許容できる限界か又はその近くの応力を与える可能性がある。本明細書に記載する超小型電子アセンブリは、超小型電子素子に応力が加えられる位置をｌｏｗ−ｋ誘電体層１０５から離れるように移動させることにより、超小型電子素子のｌｏｗ−ｋ誘電体層に対する保護を改善する。このように、製造、動作及び試験がｌｏｗ−ｋ誘電体層に加える応力をはるかに低下させることができ、したがって、ｌｏｗ−ｋ誘電体層が保護される。図１に更に見られるように、第１の素子１１０の表面１０３が、接着剤等の誘電材料１０８によって前面１０４に接合されている。他のあり得る接合材料としてはガラスを挙げることができ、ガラスは、特定の実施形態では、ドープすることができ、かつ５００℃未満のガラス転移温度を有することができる。第１の素子は本質的に、半導体材料若しくは無機誘電材料、又は熱膨張係数（「ＣＴＥ」）が１０ｐｐｍ／℃未満である他の材料から構成されることができる。通常、第１の素子１１０は本質的に、チップと同じ半導体材料から構成されるか、又は本質的に、ＣＴＥがチップのＣＴＥであるか若しくはそれに近い誘電材料から構成される。こうした場合、第１の素子を、チップと「ＣＴＥ整合する（CTE-matched）」と言うことができる。図１に更に見られるように、第１の素子１１０は、チップの導電性パッド１０６との導電性接続を提供する複数の「段状ビア」を有することができる。例えば、第１の素子は、露出した外側に面する表面１１８からチップ前面１０４に向けて延在する複数の第１の開口部１１１を有することができる。複数の第２の開口部１１３が、それぞれの第１の開口部１１１からチップのそれぞれの導電性パッド１０６まで延在することができる。図１Ａに更に見られるように、第１の開口部及び第２の開口部が交わる位置において、第１の開口部の内面１２１及び第２の開口部の内面１２３は、主面１０４によって画定される平面に対して異なる角度１４０、１４２で延在し、その角度は、主面に対して平行なあらゆる平面１２５に対する角度１４０、１４２と同じである。
複数の導電性素子１１４が、第１の開口部及び第２の開口部内に延在し、導電性パッド１０６と電気的に結合されている。導電性素子１１４は、第１の素子の露出した外側に面する表面１１８において露出している。一例では、導電性素子１１４は、導電性パッド１０６の露出面と接触して金属を堆積させることによって形成される金属構造物（feature）を有することができる。後に更に詳細に説明するように、様々な金属堆積ステップを使用して、導電性素子を形成することができる。第１の素子は、１つ又は複数の受動回路素子、例えばコンデンサ、抵抗器若しくはインダクタ又はそれらの組合せを含むことができ、それらは、図１には特に示さないが、チップ及びパッケージ１００の機能に更に寄与することができる。
パッケージ１００によって更に提供されるように、第１の素子は、チップを機械的に支持するキャリアとして機能することができる。チップの厚さ１１２は、通常、第１の素子の厚さ１１６以下である。第１の素子及びチップがＣＴＥ整合し、第１の素子がチップの前面に接合される場合、チップを、第１の素子に比較して相対的に薄くすることができる。例えば、第１の素子が、ＣＴＥがチップと整合する場合、チップの厚さ１１２をわずかに数ミクロン（μｍ）とすることができ、それは、導電性素子１１４に加えられる応力が、導電性パッド１０６に直接加えられるのではなく、第１の素子の寸法及び厚さ１１６にわたって分散されるためである。例えば、特定の実施形態では、チップの半導体領域１０７の厚さ１２０を、１ミクロン（μｍ）から数ミクロン（μｍ）未満とすることができる。チップ、チップに接合される第１の素子、及び導電性素子１１４は、合わせて超小型電子アセンブリ１２２を提供し、それを、超小型電子パッケージに実装し更に相互接続することができる。
図１に更に見られるように、導電性素子１１４を、フリップチップ式と同様に、ボンドメタル、例えばはんだ、錫、インジウム又はそれらの組合せの塊１２８等を介して、誘電体素子１２６のコンタクト（接点）１２４に導電接合することができる。そして、誘電体素子は、誘電体素子１２６から突出している導体塊１３２、例えばはんだボール等を介して、パッケージ１００を、回路パネル１３４の対応するコンタクト１３６に更に電気的に接続する複数の端子１３０を有することができる。
図２は、超小型電子アセンブリ１２２の構造体を更に示す部分断面図である。第１の素子が半導体材料から作製される場合、誘電体層１３８を、第１の開口部１１１の内面１２１及び第２の開口部１１３の内面１２３の輪郭に沿うことができるコーティングとして設けることができる。一例では、第１の素子が本質的に半導体材料から構成される場合、こうしたコンフォーマルな誘電体層１３８を、後に更に詳細に説明するように、開口部１１１、１１３の内面及び第１の素子の露出面１４８に対する電気泳動堆積により、選択的に形成することができる。その後、例えば、導電性パッド１０６及び誘電体層１３８に接触して金属又は金属の導電性化合物を堆積させること等により、開口部内に導電性層１１４Ａを形成することができる。その後、導電性層を形成した後に開口部１１１、１１３内に残っている容積を、誘電材料１５０で充填することができる。そして、その後、誘電材料１５０の上に導電性材料、例えば金属を堆積させることにより、誘電材料１５０の上に導電性コンタクト１１４Ｂを形成することができる。
図３は、図２に示す実施形態の変形形態を示す。この変形形態では、第２の導電性素子１５４が、導電性パッド１０６に電気的に結合され、チップの主面１５２において、特に、前面１０４から離れているチップの背面において露出している。チップの背面１５２から開口部１５３が延在し、導電性パッド１０６の少なくとも一部を露出させることができる。誘電体層１５８が、チップの開口部１５３を裏打ちし、第２の導電性素子１５４をチップの半導体領域１０７から電気的に絶縁することができる。図３に示す特定の実施形態では、誘電体層１５８は、開口部１５３内に露出している半導体領域の内面１５９の輪郭に沿うことができる。さらに、導電性素子１１４のように、第２の導電性素子は、誘電体層１５８に沿って延在する導電性層１５４Ａを含むことができ、それもまた、開口部１５３内の半導体領域の内面１５９の輪郭に沿うことができる。特に図３に示すように、上述した第１の導電性コンタクト１１４（図２）と同様に、導電性層１５４Ａの上に誘電材料１６０を堆積させることができ、誘電材料の上に重なる外部導電性コンタクト１５４Ｂを設けることができる。図３に示すように、第２の導電性コンタクト１５４Ｂは、それが直接又は間接的に電気的に結合される導電性パッド１０６の少なくとも一部の上に重なることができる。図３に更に見られるように、パッケージ層の開口部の内面１２３及びウェハの開口部の内面１５９は、誘電体層１３８、１５８が沿い、かつ導電性層１１４Ａ、１５４Ａが沿う輪郭を有している。内面１２３、１５９は、ウェハの前面すなわち主面から離れる方向にそれぞれ実質的に異なる角度１６２、１６３で延在することができる。その結果、導電性層１１４Ａ、１５４Ａが導電性パッドと交わる開口部１１３の幅１９０及び開口部１５３の幅１９２を、それぞれ、導電性パッド１０６からそれぞれの方向１８１、１８３における実質的な距離における開口部１１３の幅１９１及び開口部１５３の幅１９３より小さくすることができる。特定の実施形態では、開口部１１３、１５３は、開口部が導電性パッド１０６のそれぞれの表面と交わる場所で、それらの最小幅１９０、１９２を有することができる。
更に理解されるように、第２の導電性素子１５４Ｂは、ウェハ２００の表面において露出しており、超小型電子アセンブリ（図３）と超小型電子アセンブリの外部のコンポーネントとの間に導電性相互接続を形成するのに利用することができる。例えば、図３Ａに更に見られるように、超小型電子アセンブリのチップ１０２の幾つかの導電性パッド１０６Ａは、チップの背面において露出している導電性素子１５４を有することができ、第２の誘電体素子１９６の導電性パッド等の導電性構造物１９４に、ボンドメタル１５５、例えばはんだによって電気的に相互接続することができる。誘電体素子１９６は、パッドと電気的に接続することができる導電性トレース１９８等、他の構造物を更に備えることができる。図３Ａに更に見られるように、導電性パッドのうちの他の導電性パッド１０６Ｂは、それに接続されかつチップ１０２の背面において露出される導電性素子１５４を有していない場合もある。
図４は、第２の導電性素子１６４が中実の導電性構造体として設けられる更なる変形形態を示す。この場合、第２の導電性素子１６４は、コンフォーマル誘電体コーティング１５８を形成した後に残るチップの開口部内の容積を少なくとも実質的に充填する。図４に更に見られるように、第２の導電性素子の導電性コンタクト又はパッド部分１６４Ｂは、チップの背面１５２に沿って開口部１５３を越えて延在することができる。
図５は、第２の導電性素子が誘電体層１５８に沿って延在する導電性層１６６を含む更に別の変形形態を示す。上述した実施形態のように、誘電体層１５８及び導電性層１６６は、開口部の内面１５９の輪郭に沿うことができる。図５に更に示すように、ボンドメタル、例えばはんだ、錫、インジウム又はそれらの組合せとすることができる導体塊１６８を導電性層に接合することができる。導体塊１６８は、開口部を少なくとも実質的に充填することができ、図５に示すように、チップの背面１５２を越えて突出することができる。
図６を参照して、ここで、上述した実施形態のうちの任意のものによる超小型電子アセンブリを製造する方法について説明する。図６に見られるように、半導体ウェハ２００又はウェハの一部は、ダイシングレーン２０１において互いに取り付けられる複数の半導体チップ１０２を含むことができる。各チップは、通常、その前面１０４において複数の導電性パッド１０６が露出している。図７に見られるように、パターニングされていない半導体ウェハ若しくはガラスウェハ、又はＣＴＥが１０ｐｐｍ／℃未満である他の素子等のパッケージ層１１０が、接着剤１０８、又は、５００℃未満の温度等、比較的溶融温度が低いドープガラス等の他の誘電接合材料等により、前面１０４に接合される。パッケージ層１１０は、通常、ＣＴＥが、半導体ウェハ２００のＣＴＥに近いか又はそれに等しい。例えば、半導体ウェハ２００が本質的にシリコンから構成される場合、パッケージ層１１０は本質的に、ウェハ２００とＣＴＥ整合するシリコンから構成されることができる。代替的に、ドープガラスのパッケージ層１１０を、半導体ウェハ２００とＣＴＥ整合させることができる。特定の実施形態では、パッケージ層１１０がウェハ２００とＣＴＥ整合される場合、誘電接合材料もまたウェハ２００とＣＴＥ整合されることができる。
パッケージ層１１０をウェハ２００に接合した後、図８に示すように、パッケージ層１１０の厚さを、元の厚さから減少した厚さ１１６まで減少させることができる。パッケージ層１１０の厚さを、研削、ラップ仕上げ若しくは研磨又はそれらの組合せのプロセスによって減少させることができる。一実施形態では、このプロセス中に達する減少した厚さ１１６を、パッケージ層１１０の最終厚さとすることができる。
以下、一連の部分断面図を使用して、本発明の一実施形態による超小型電子アセンブリを製造する方法における段階を例示する。そこに示すステップを、通常、ウェハレベルで、すなわち半導体ウェハ（図６）を個々のチップ１０２に切断する前に行うことができるが、各図では、個々のチップの一部のみしか現れていない場合もある。超小型電子アセンブリを製造する方法の以下の説明は、チップレベル製造技法又はウェハレベル製造技法のいずれも、それが特に記載されていてもいなくても、かつ以下の説明がウェハ又はチップに関して行われるプロセスを言及していてもいなくても、包含するように理解されるべきである。
図９は、図８に示す段階に続く製造の段階を示す。そこに示すように、パッケージ層１１０の外面１４８から、導電性パッド１０６の上に重なる誘電体接合層１０８の表面１０８Ａまで延在する開口部１７０が形成される。開口部１７０を、パッケージ層１１０の露出面１４８からチップ前面１０４に向かって延在する第１の開口部１１１、及び第１の開口部からチップ前面１０４に向かって更に延在する第２の開口部１１３として、段階的に形成することができる。一実施形態では、第１の開口部１１１及び第２の開口部１１３を、エッチング、レーザアブレーション、又は「サンドブラスト加工」、すなわち微細研磨粒子の流れをパッケージ層に向けること等により、第１の開口部を形成することによって、形成することができる。その後、プロセスは、第１の開口部１１１の内面を裏打ちする誘電体層（図示せず）を形成することと、こうした誘電体層に孔を形成することと、その後、接合層１０８の表面が露出するまで孔を通してパッケージ層をエッチングすることにより、第２の開口部１１３を形成することと、を更に含むことができる。パッケージ層１１０をエッチングして第２の開口部を形成するとき、第１の開口部における誘電体層はマスクとして機能することができ、それにより、パッケージ層は、誘電体層の孔内に露出した場所をエッチングされ、誘電体層が、パッケージ層の孔から離れた部分をエッチングから保護する。その後、図１０に示すように、チップ１０２から離れる方向に外側に面しているパッドの上面１７２の少なくとも一部を露出させるように、第２の開口部１１３内に露出しかつ導電性パッド１０６の上に重なる接合層１０８の一部が除去される。
第１の開口部及び第２の開口部を形成するプロセスを、米国特許出願公開第２００８０２４６１３６号、又は各々が２０１０年７月２３日に出願された、米国特許出願第１２／８４２，７１７号、同第１２／８４２，６１２号、同第１２／８４２，６６９号、同第１２／８４２，６９２号、同第１２／８４２、５８７号のいずれか又は全てに概略的に記載されているようなものとすることができ、それらの開示内容は、参照することにより本明細書の一部をなすものとするが、ただし、第１の開口部及び第２の開口部は、チップではなくパッケージ層及び接合層を貫通して延在し、第２の開口部は、導電性パッドの下面ではなく外側に面する上面の一部を露出させることを除く。
図１１に更に見られるように、第１の開口部の内面１２１及び第２の開口部の内面１２３それぞれに沿って延在し、かつパッケージ層１１０の外側に面する表面１４８の上に重なる、誘電体層１３８を形成することができる。一例では、電気泳動堆積技法を使用して、開口部の内面１２１、１２３及びパッケージ層表面１４８に対してコンフォーマルに誘電体コーティング１３８を形成することができる。このように、コンフォーマル誘電体コーティングは、アセンブリの露出した導電性表面及び半導性表面のみに堆積することができる。堆積中、半導体デバイスウェハは所望の電位で保持され、液槽を異なる望ましい電位で保持するために、槽内に電極が浸漬される。そして、限定されないが外側に面する表面１４８、第１の開口部１１１の内面１２１、及び第２の開口部１１３の内面１２３に沿って、導電性又は半導性であるデバイスウェハの露出面上に、電着されたコンフォーマル誘電体層１３８を形成するために十分な時間、アセンブリは、適切な条件下で槽内に保持される。電気泳動堆積は、それによってコーティングされるべき表面と槽との間に十分に強力な電場が維持される限り発生する。電気泳動的に堆積したコーティングは、その堆積物のパラメータ、例えば電圧、濃度等によって決まる或る厚さに達した後に堆積を停止するという点で自己限定的である。
電気泳動堆積は、アセンブリの導電性及び／又は半導性外面に連続的かつ均一な厚さのコンフォーマルコーティングを形成する。加えて、電気泳動コーティングは、その誘電（非導電）特性に起因して、導電性パッド１０６の上面１７２の上に重なる誘電体接合層１０８の表面１０８Ａ上に生じないように堆積することができる。言い換えれば、電気泳動堆積の特性は、その誘電特性が与えられると、誘電材料の層に十分な厚さがある場合、電気泳動堆積が、導体の上に重なる誘電材料の層の上に生じないということである。通常、電気泳動堆積は、約１０ミクロン（μｍ）を超え数１０ミクロン（μｍ）までの厚さの誘電体層の上では発生しない。コンフォーマル誘電体層１３８を、陰極エポキシ堆積前駆体から形成することができる。代替的に、ポリウレタン又はアクリル堆積前駆体を使用することができる。以下の表１に、種々の電気泳動コーティング前駆体組成及び供給業者を列挙する。
別の例では、誘電体層を電解で形成することができる。このプロセスは、電気泳動堆積法に類似しているが、堆積される層の厚さはそれが形成される導電性又は半導性表面に近接していることによって制限されない点が異なる。このように、電解堆積誘電体層を、要件に基づいて選択される厚さになるように形成することができ、処理時間は、達成される厚さの係数である。
このように形成された誘電体層１３８は、第１の開口部の内面１２１及び第２の開口部の内面１２３の輪郭に沿うことができる。
誘電体層１３８を形成した後、開口部１１１、１１３内に導電性層１１４Ａ（図１１）を形成することができ、それもまた、コンフォーマル誘電体層１３８の上に形成されるとき、第１の開口部の内面１２１及び第２の開口部の内面１２３の輪郭に沿うことができる。更なる誘電体層１５０の堆積及び誘電体層１５０の上に重なる金属層１１４Ｂの形成により、パッケージ層の外側に面する表面において露出する導電性素子１１４が完成する。導電性素子は、第１の開口部１１１及び第２の開口部１１３内に延在し、導電性パッド１０６に電気的に結合される。複数のこうした導電性素子１１４を、パッケージ層のそれぞれの開口部内に同時に形成することができ、導電性素子は、ウェハ２００のそれぞれの導電性パッド１０６に電気的に結合される。
その後、図１２に見られるように、仮キャリア１８０又はハンドルウェハを、導電性素子１１４の露出したコンタクト１１４Ｂの上に重ねつつパッケージ層１１０の露出面に取り付けることができる。キャリア１８０を、例えば、後述するように後続する処理の後に除去することができる接着剤１８２を使用して取り付けることができる。
図１３に更に示すように、ウェハ２００の厚さを、ウェハの最終厚さ１１２であり得る値まで減少させることができる。研削、ラップ仕上げ又は研磨を使用して、ウェハ厚さを減少させることができる。特定の実施形態では、減少した厚さを、０．５ミクロン（μｍ）からわずか数ミクロン（μｍ）までの範囲とすることができる。１つのあり得る実施態様では、ウェハ２００の最終厚さ１１２を、前面に隣接し厚さ１１２を有するウェハの上方部分１８６を、そこから反対側の下方部分１８８から分離する、ウェハ２００内に埋め込まれた誘電体層１８４（図１２）の存在によって制御することができる。一実施形態では、埋め込まれた誘電体層１８４を、ウェハ２００内で能動半導体デバイスを製造する前にウェハ２００の半導体・オン・インシュレータ（ＳＯＩ：semiconductor-on-insulator）又はシリコン・オン・インシュレータ（silicon-on-insulator）ウェハ構造に設けられた埋込酸化物とすることができる。こうした場合、下方ウェハ部分１８８を、単結晶又は多結晶半導体材料とすることができる。そして、図１３に示す製造段階に達した後、キャリア１８０及び接着剤１８２を構造体から除去することができ、結果として図２に示す超小型電子アセンブリ１２２がもたらされる。
代替的に、パッケージ層１１０からキャリアを取り外すことなく、図３に見られるような第２の導電性素子１５４を更に含む超小型電子アセンブリを製造するステップを行うことができる。特に図１４に見られるように、ウェハ２００の半導体領域の厚さを貫通して延在する開口部１５３を形成することができる。図１４に見られるように、ウェハの誘電体層１０５に対して選択的な方法で、開口部を形成することができる。誘電体層１０５は、金属配線が設けられる複数の層間誘電体（「ＩＬＤ」）層、ＩＬＤ層の上に重なる１つ若しくは複数のパッシベーション層、又はその両方を含むことができる。したがって、開口部１５３は、誘電体層１０５を貫通して延在することなく、該誘電体層１０５の一部を露出させる。
次に、図１５に見られるように、開口部１５３は、誘電体層１０５を貫通して延在して、導電性パッド１０６の下面１７４の少なくとも一部を露出させる。下面１７４は、図１５に示すように、第１の導電性素子１１４が延在するパッドの上面１７２とは反対側である。その後、図１６に見られるように、コンフォーマル誘電体層１５８、次いで、通常は金属又は導電性金属化合物のコンフォーマル導電性層を形成することができ、それは、導電性パッド１０６に電気的に結合され、通常は誘電体層１５８によってウェハ２００から電気的に絶縁される導電性層を含む、第２の導電性素子１５４を形成するように、開口部内に少なくとも部分的に延在する。更なる処理は、導電性層１５４Ａの上に重なる誘電体層１６０の形成を含むことができ、その後、誘電体層１６０の上に重なる、通常は金属又は導電性金属化合物から構成される導電性コンタクト１５４Ｂを形成することができる。
その後、キャリア及び接合層１８２を取り外すことができ、結果として図３に見られるような超小型電子アセンブリがもたらされる。
上述した実施形態の変形形態では、誘電体層１５８の上にコンフォーマル導電性層１５４Ａを形成し、その後、図１６に見られるように、ウェハ２００の開口部内の導電性層の上に重なる更なる誘電体層１６０を形成する代りに、ウェハの背面１５２において露出し、かつコンタクト１６４を導電性パッドから分離する更なる誘電体層１６０なしに導電性パッド１０６まで延在する、導電性コンタクト１６４を設けるように、導電性層１６４（図４）を形成することができる。
図１７は、図１６に見られる実施形態の変形形態を示し、そこでは、パッケージ層１１０内の第２の開口部２１３が第１の導電性パッド及び第２の導電性パッド２０６を露出させている。図１７に更に見られるように、それぞれの導電性パッド２０６からパッケージ層１１０の外側に面する露出面２１８の上に重なる表面まで延在する、複数の導電性素子２１４を形成することができる。第１の開口部２１１及び第２の開口部２１３の内面に沿って延在している誘電体層１３８と、開口部２１１、２１３内の残りの容積を実質的に又は完全に充填することができる更なる誘電体層２５０と、によって、導電性素子２１４を互いから電気的に絶縁することができる。図１７に見られるように、導電性素子２１４の一部は、開口部２１１内の更なる誘電体層２５０の上のパッド又はトレースとして延在することができる。しかしながら、代替実施形態では、導電性素子は、パッケージ層の開口部２１１を越える位置においてのみ露出する部分を有することができる。
さらに、上述した実施形態（図２、図３）におけるように、任意選択的な第２の導電性素子２５４が、導電性パッド２０６から延在し、ウェハ又はチップ１０２の背面において露出することによって、外部コンポーネントへの電気的相互接続が形成されるのを可能にすることができる。
図１８は、実施形態（図１７）の変形形態を示し、そこでは、第２の導電性素子を形成するときに誘電体充填材料が省略され、それにより、導電性パッド２０６と、外部コンポーネントとの相互接続に対して露出している導電性材料の表面２５４Ａと、の間で、導電性材料が連続している。特定の実施形態では、第２の導電性素子２５４Ａは、図５を参照して上述したような構造体を有することができ、そこでは、ボンドメタル１６８が開口部内の導電性層１６６に接合され、超小型電子アセンブリの表面１５２において露出している。
図１９は、更なる変形形態を示し、そこでは、複数の第２の開口部３１３Ａ、３１３Ｂがパッケージ層１１０の特定の第１の開口部３１１から延在している。第２の開口部を、レーザドリル加工又は他の実質的垂直パターニング方法、例えば反応性イオンエッチング（「ＲＩＥ」）によって形成することができ、その後、第２の開口部の内面を裏打ちするように誘電体層３２８が形成される。導電性素子３１４Ａ、３１４Ｂは、誘電体層３２８を形成した後、第２の開口部３１３Ａ、３１３Ｂ内に残っている容積を実質的に又は完全に充填することができる。図１９に更に見られるように、導電性素子３１４Ａ、３１４Ｂは、ウェハ２００の表面において露出している導電性パッド３０６の縁と接触することができる。ウェハの背面において露出している第２の導電性素子３５４が開口部内の誘電体層３６０の上に重なることができるか、又は第２の導電性素子３５６が、図２０に見られるように、導電性パッドと導電性素子の露出面との間に誘電体層を含む必要がない構造体を有することができる。
図２１は、本発明の別の実施形態による超小型電子アセンブリを示し、そこでは、パッケージ層４１０の外面４１８において露出しているコンタクトパッド４１６を有している導電性素子４１４が、内側に凹んだ輪郭を有している。言い換えれば、導電性素子４１４は、ウェハ４０１の導電性パッド４０６に隣接する相対的に大きい幅４２０と、パッケージ層の露出面４１８に隣接する相対的に小さい幅４２１と、の間で変化する形状を有することができる。上記実施形態（例えば図１、図３）におけるように、パッケージ層は本質的に、半導体材料から構成されることができ、パッケージ層内の開口部４１１の内面と導電性素子４１４との間に誘電体層４１６が配置されている。図２１に更に見られるように、ウェハ４０１の外面において露出している第２の導電性素子４５４は、パッド４０６の厚さ４０８の方向において導電性パッド４０６を貫通して延在することができる。一実施形態では、図２１に見られるように、第２の導電性素子４５４は接続部分４１２を有することができ、それは、ウェハ４０１の隣接表面とパッケージ層４１０との間のアセンブリの高さにおいて第１の導電性素子４１４と電気的に接触する。
ここで、超小型電子アセンブリ（図２１）を形成することができるプロセスについて説明する。製造の初期段階（図２２〜図２３）では、半導体ウェハ等のパッケージ層４１０の主面から、そこから反対側のパッケージ層の第２の主面４２３に向かって延在する開口部４１１が形成される。その後、図２４に見られるように、開口部の内面を裏打ちしかつ主面４０３の上に重なる誘電体層を形成することができる。その後、開口部内に金属層若しくは金属の導電性化合物又は両方を堆積させて、開口部を充填し第１の導電性素子４３０を形成することができる。ウェハの表面４０３から表面４２３に向かって延在する、複数のこうした導電性素子４３０を同時に形成することができる。
その後、図２５に示すように、パッケージ層４１０をデバイスウェハ４００に接合することができ、デバイスウェハ４００は、内部に能動半導体デバイスと、その前面４０４において露出している複数の導電性パッド４０６とを有している。パッケージ層４１０の導電性素子４３０を、デバイスウェハの対応する導電性パッド４０６に合わせることができ、それにより、導電性素子４３０は、少なくとも部分的にそれぞれの導電性パッド４０６の上に重なる。
その後、図２６に示すように、デバイスウェハ４００の厚さを、図２に対して上述したような厚さ４１６まで減少させて薄化ウェハ４０１を提供することができる。そして、図２７に見られるように、ウェハ４０１の半導体領域を貫通して延在する開口部４５３を形成することができる。例えば、誘電体層（図示せず）、例えば、導電性パッドの下面４０６Ａの下に位置することができる一連のＩＬＤ層及びパッシベーション層に関して選択的に行われるエッチングプロセスを使用することができる。
次に、図２８に示すように、誘電体層（図示せず）、導電性パッド４０６、及び薄化ウェハ４０１とパッケージ層４１０との間の接合層４０５を貫通して延在する更なる開口部を形成することができる。そして、図２９に示すように、上述したように電解技法等により、開口部内に誘電体層４５２が形成される。そして、第１の導電性素子４３０と接触して、第２の導電性素子４５４を形成することができる。第２の導電性素子４５４の一部が薄化ウェハ４０１の背面４５３の上に重なることができ、半導体領域と第２の導電性素子４５４との間に誘電体層４５２が配置される。
図３０に見られるように、仮接着剤４１８を使用して、ウェハ４０１の背面４５３に仮支持ウェハ又はキャリア４４０を接合することができる。その後、図３１に見られるように、第１の導電性素子４３０の少なくとも幾つかがパッケージ層４１０の露出面４１１において少なくとも部分的に露出するまで、パッケージ層４１０の厚さを、例えば研削、ラップ仕上げ又は研磨により減少させることができる。そして、更なる誘電体層４３４及び導電性パッド４３２（図３２）を、任意選択的に、誘電体層４３４の上にかつ第１の導電性素子と接触して形成し、図３２に示すような構造体を提供することができる。その後、デバイスウェハ４０１から仮キャリア４４０を取り外して、例えば図２１に見られるような完成した超小型電子アセンブリを提供することができる。
ここで図３３を参照すると、上述した製造方法（図２１〜図３２）の変形形態において、図２８に示す処理とともに、ウェットエッチングステップ又は他のエッチングステップを行うことができる。ウェットエッチングステップを、第１の導電性素子４３０及び導電性パッド４０６の露出面において露出している材料を侵食しないように行うことができる。そうした場合、ウェットエッチングステップは、第１の導電性素子４３０とそれに隣接する導電性パッド４０６との間にアンダーカット領域４４２を生成することができる。
その後、図３４に示すように、次いで誘電体層４５２を形成することができ、金属又は金属の導電性化合物の領域４６４を、第１の導電性素子４３０の上に堆積させ、アンダーカット領域内にかつ導電性パッド４０６及び誘電体層４５２の表面の上に堆積させて、図３４に見られるような構造体を生成することができる。アンダーカット領域４４２内に第２の導電性素子の金属領域４６４が堆積することにより、金属領域は、ウェハ４０１の導電性パッド４０６と接触する、より広い表面積を有することができる。このように、導電性パッド４０６と第１の導電性素子及び第２の導電性素子との間の最終的な構造的接続において、プロセス許容度（process tolerance）の向上又は信頼性の向上を達成することを可能とすることができる。その後、上述したような更なる処理（図３１〜図３２）を行うことにより、図３５に見られるような超小型電子アセンブリを生成することができる。
別の変形形態では、図３６に見られるようにパッケージ層４１０を薄化する場合、パッケージ層の厚さ４６０を更に減少させることができ、それにより、デバイスウェハ前面４０４からのパッケージ層の残りの高さ４６２が、デバイスウェハ前面からの第１の導電性素子４３０の最大高さ４６４未満となる。その後、パッケージ層の低減した高さ４６２の上方に露出する誘電体層４２８の部分を、構造体から除去して、図３７に表されているような構造体を生成することができ、そこでは、複数の導電性ポスト４７０の大部分が、パッケージ層の露出面４２１の上方に突出している。さらに、ポスト４７０が、例えば銅、ニッケル、アルミニウム等、通常のチップ動作温度範囲において実質的に剛性を有する金属、耐熱金属、例えばタングステン、チタン、等を、電気めっきするか又は堆積させることによって形成される場合、ポスト４７０を実質的に剛性にすることができる。
図３８は、こうした変形形態（図３６〜図３７）からもたらされる超小型電子アセンブリのあり得る更なる相互接続構成を更に示す。図３８に見られるように、超小型電子アセンブリ４８０の実質的に剛性の導電性ポスト４７０を、はんだ塊４８２を介して、誘電体素子４２６上の対応するコンタクト４８４に取り付けることにより、超小型電子パッケージ４９０を形成することができる。そして、コンタクト４８４を、誘電体素子４２６の下面４８８において露出している接合ユニット４８６、例えば、はんだボール、又は錫若しくはインジウム若しくはそれらの組合せ等のボンドメタルの他の塊によって、電気的に接続することができる。図３８に更に示すように、接合ユニット４８６を使用して、パッケージ４９０を、回路パネル４９４の表面４９３において露出している対応するコンタクト４９２に接合することができる。
図３９は、更なる変形形態による超小型電子アセンブリ５９０を示し、ウェハ５０１の導電性パッド、特に導電性パッド５０６Ａの全てを第１の導電性素子５３０に接続する必要はないことを示す。アセンブリ５９０を形成するために、パッケージ層５１０の第１の導電性素子を形成するとき、パッド５０６Ａに対応する位置における第１の導電性素子を省略することができる。図２７に関して上述したように、デバイスウェハをパッケージ層に接合し、導電性パッドの上に重なる開口部４５３を形成した後、レジストパターン等のブロッキング層を使用して、導電性層が導電性パッド５０６Ｂを貫通して延在する位置と、導電性パッド５０６Ａに穴が開けられるべきではない他の位置とを制御することができる。
図４０は、更に別の変形形態を示し、そこでは、パッケージ層６１０の上に堆積した誘電体層の表面上に重なる導電性再配線層（「ＲＤＬ」）６４０を形成することができる。ＲＤＬは、導電性トレース６４２及びパッド６４４を含むことができる。図４０に見られるように、トレース６４２は、第１の導電性素子６３０のうちの１つ又は複数を導電性パッド６４４のうちの１つ又は複数に電気的に接続することができ、導電性パッド６４４のうちの１つ又は複数は、次いで、第２の導電性素子６５４Ａのうちの１つ又は複数に接続される。特定の実施形態では、図４０に示すように、第２の導電性素子６５４Ｂのうちの幾つかは、アセンブリ６９０の第１の導電性素子に電気的に接続されない場合がある。図４０に更に見られるように、第２の導電性素子のうちの幾つかを、そこに接触している導電性金属層６５６を介してグランド等の基準電位源に電気的に接続することができる。特定の実施形態では、金属層６５６を、はんだ、錫、インジウム又はそれらの組合せの接合層とすることができる。さらに、一実施形態では、金属層６５６を使用して、第２の導電性素子のうちの１つ又は複数を金属接地面と電気的に接続しかつ接合することができ、金属接地面はまた、超小型電子アセンブリ６９０用の熱伝導性ヒートスプレッダとしても機能することができる。誘電体層６５８は、アセンブリ６９０の接合層６５６から第２の導電性素子６５４Ａを電気的に絶縁することができる。
上述した実施形態（図２１〜図３２）の他の変形形態による超小型電子アセンブリを、図４１及び図４２において更に見られるようなものとすることができ、そこでは、２つ以上の第１の導電性素子７１４Ａ、７１４Ｂがパッケージ層７１０の開口部７１１の内面に沿って延在し、第１の導電性素子は、第１の開口部７１１とアセンブリ７９０の誘電体層の露出面７１８との間の別個の開口部を通して延在する部分７１６Ａ、７１６Ｂを含む。第１の導電性素子７１４Ａ、７１４Ｂは、誘電体層７１８の表面７１８において露出するそれぞれの導電性パッド７２０Ａ、７２０Ｂを含むことができ、それらは、図４１及び図４２に示すように、誘電体層７１８の上に重なることができる。図４１に示すアセンブリの第２の導電性素子７５４Ａ、７５４Ｂは、図１７及び図１８に関して上述した実施形態における第２の導電性素子と同様、図４２に示す第２の導電性素子７５５Ａ、７５５Ｂとは異なり、特に、パッド７５４Ａ、７５４Ｂ（図４１）の露出したコンタクト面が、それらが接続されるそれぞれのパッド７０６Ａ、７０６Ｂの上方の誘電体層の上に重なっている一方で、図４２のアセンブリでは、それらは重なっていないという点で異なる。
図４３は、更なる変形形態を示し、そこでは、複数の第１の導電性素子８１４Ａ、８１４Ｂが、パッケージ層８１０の段状開口部の内面に沿って、ウェハの導電性パッド８０６Ａ、８０６Ｂへの接続部から延在しており、パッケージ層の上に露出した導電性パッド８３２を含む。この場合、段状開口部は、デバイスウェハ８０１に隣接するパッケージ層８１０の第１の主面８１２から延在する第１の開口部８１１と、第１の開口部８１１から少なくとも第１の主面から離れているパッケージ層８１０の第２の主面８１６まで延在する第２の開口部８１３と、を含む。第１の開口部及び第２の開口部は、表面８２１、８２３を有することができ、それらは、異なる方向に延在してそれらの表面８２１、８２３が交わる頂点８２６を画定する。誘電材料８５０が、通常、第１の導電性素子８１４Ａ、８１４Ｂを覆う。第１の導電性素子８１４Ａ、８１４Ｂの導電性パッド８０６Ａ、８０６Ｂへの相互接続を、図４１に関して上述したもののようにすることができる。
図４４は、上述した実施形態（図４２）に類似する実施形態（図４３）の変形形態を示し、そこでは、第２の導電性素子８５５Ａ、８５５Ｂが、誘電材料によって導電性パッド８０６Ａ、８０６Ｂから分離されないコンタクト面を有している。
図４５は、図２に関して上述した実施形態の変形形態による超小型電子アセンブリ９９０を示す。この変形形態では、デバイスウェハ９０１の導電性パッド９０６から延在する第１の導電性素子９１４は、パッケージ層の厚さの方向９２２においてパッケージ層９１０を貫通して合わせて延在する開口部９１１、９１３の内面の輪郭に沿わない。図４５に見られるように、第１の導電性素子は、形状が円柱状又は円錐台状である部分を有することができ、それは、パッケージ層の厚さの方向に延在して導電性パッド９０６の上面９０７と接触する。
開口部９１１、９１３内に誘電体領域９２８が設けられ、それは、通常、導電性パッド９０６の上面９０７と接触し、第１の導電性素子が誘電体領域を貫通して延在している。誘電体領域の部分９２８Ａが、パッケージ層の外側に面している表面９２６の上に重なることができる。誘電体領域９２８の表面において露出している導電性パッド９１６を、導電性素子９１４の一部として設けることができ、誘電体領域９２８の上に配置することができる。代替的に、導電性パッド９１６を省くことができる。
図６〜図１３を参照して上述した処理に類似するが、開口部９１１、９１３を充填するように誘電材料を堆積させることによって誘電体領域９２８が形成される点が異なる、処理により、超小型電子アセンブリ９９０を製造することができる。こうした誘電体領域９２８は、通常、本質的にポリマー材料からなり、それは、材料の弾性係数及び誘電体領域の厚さの組合せによって決まるように、コンプライアントとすることができる。誘電体領域を形成した後、導電性パッド９０６の少なくとも一部を露出させるように誘電体領域９２８を貫通して延在する開口を形成することができる。開口は、特に、円柱形状又は円錐台形状のうちの少なくとも１つを有することができる。そして、開口に、導電性層又は充填材、例えば金属又は金属の導電性化合物を設けることにより、第１の導電性素子９１４の垂直に延在する部分を形成することができる。その後、次いで、誘電体層９２８の表面の上方に、露出した導電性パッド部分９１６を形成することができる。
図４６は、図４５に示す実施形態の変形形態を示し、そこでは、図４に関連して上述した第２の導電性素子１６４に類似する第２の導電性素子９５４が、デバイスウェハ９０１の露出面において露出し、導電性パッド９０６に電気的に接触する。
図４７は、図４６に示す実施形態の変形形態を示し、そこでは、第２の誘電体領域９３８が、導電性パッド９０６の、上面９０７とは反対側の下面９０９の上に重なる。この場合、第１の導電性素子の垂直に延在する円柱状又は円錐台状部分９１４Ａが、導電性パッド９０６を貫通して、デバイスウェハ９０１の外側に面する背面９５０において露出する導電性パッド部分９１８まで延在することができる。この場合、垂直に延在する部分９１４Ａは、パッケージ層及びデバイスウェハそれぞれにおいて開口部９１１、９１３及び９１５のいずれの内面の輪郭にも沿わない場合がある。超小型電子アセンブリ（図４７）の製造は、誘電体領域９２８、９３８が開口部９１１、９１３、９１５に形成され、その後、レーザアブレーション、微細研磨粒子流（例えば「サンドブラスト加工」）、又は他の技法等により、導電性パッド９０６及び誘電体領域９２８、９３８を貫通して延在する、円柱状又は円錐台状開口部が形成される、という点で異なる。その後、一実施形態では、超小型電子アセンブリの反対側の面において露出させることができる導電性パッド９１６、９１８を形成することができる。
図４８は、図４７に示す実施形態の変形形態による超小型電子アセンブリ１０９０を示し、そこでは、第２の導電性素子１０５４が導電性パッド１００６の厚さを貫通して延在することができる。一実施形態では、超小型電子アセンブリ１０９０の製造は、デバイスウェハ１００１に開口部１０１５を形成することを含むことができ、それは、デバイスウェハ１００１の下面１０５０からの方向において、例えばエッチング、レーザアブレーション、微細研磨粒子流等により、導電性パッド１００６をパターニングすることを含む。こうしたパターニングを、デバイスウェハとパッケージ層１０１０との間に接合層１００８が存在することによって制限することができる。開口部１０１５に誘電体層１０３８を形成した後、次いで、開口部１０１５内に延在する第２の導電性素子１０５４を形成することができる。
図４９は、更なる変形形態を示し、そこでは、第１の導電性素子１１１４及び第２の導電性素子１１５４が、パッケージ層１１１０の厚さ内の位置で交わっている。この場合、第２の導電性素子１１５４は、デバイスウェハ１１０１の導電性パッド１１０６を貫通して延在している。
図５０に更に見られるように、実施形態（図４９）の変形形態では、第２の導電性素子１２５４は、デバイスウェハ１２０１の開口部１２１５の内面の輪郭に沿う部分１２５４Ｂを含むことができる。しかしながら、図５０に見られるように、パッケージ層１２１０の厚さ内に延在する部分１２５４Ａは、部分１２５４Ａが内部に延在する開口部１２１３の内面の輪郭に沿わない場合もある。
図５１は、上述した実施形態（図４３）の変形形態による超小型電子アセンブリを示し、そこでは、超小型電子素子１３０１の第１の導電性パッド１３０６Ａ及び第２の導電性パッド１３０６Ｂは、第１の素子１３１０の相対的に広い貫通開口部１３１３内に少なくとも実質的に露出している。パッドに対する別個の導電性素子１３１４Ａ、１３１４Ｂが、開口部の内面に沿って延在し、第１の素子の主面１３２０の上に重なる誘電体層１３１８の開口部１３１６Ａ、１３１６Ｂ内に露出することができる。
図５２は、上述した実施形態（図５１）の更に別の変形形態における導電性素子の方法の一段階を示す。この場合、第１の素子の厚さを通して延在する開口部１３１３が形成され、その後、開口部１３１３に、上述した技法のうちの１つ等により、誘電材料１３１８で充填される。そして、図５３に見られるように、導電性パッド１３０６Ａ、１３０６Ｂと接触するように誘電体領域１３１８を貫通して延在する、上述したもの（図４５）に類似する導電性素子１３１４を形成することができる。任意選択的に、導電性素子１３１４Ａ、１３１４Ｂの上に導電性パッド１３１５Ａ、１３１５Ｂを設けることができ、これらは、通常、外部コンポーネントとの相互接続のために露出している。
ここで、図５４以下を参照して、上述した実施形態（図２２〜図３４）の変形形態による超小型電子アセンブリを製造する方法について説明する。図５４に見られるように、第１の素子１４１０（例えば、ＣＴＥが１０ｐｐｍ／℃未満である素子）の主面から延在する開口部１４１３が形成される。一例では、第１の素子は本質的に、半導体又は誘電材料から構成されることができる。そして、第１の素子１４１０に、誘電材料１４１８が充填され、それは、第１の素子の主面１４２０の上に重なる層を形成することができる。図５５を参照すると、その後、第１の素子１４１０が、上に導電性パッド１４０６（図５５ではそのうちの１つを示す）がある超小型電子素子１４０２に取り付けられ、例えば接合される。
そして、上述した方法（図２６）ように、図５６に見られるように、超小型電子素子の減少した厚さ１４１１を、上述したように、研削、ラップ仕上げ若しくは研磨、又はそれらの組合せによって達成することができる。そして、その構造体をキャリア１４３０（図５７）に取り付けることができ、開口部１４１３の上方の第１の素子１４１０の厚さを、開口部が第１の素子（図５８）の表面１４１７において露出するまで減少させることができる。
そして、図５９に見られるように、表面１４１７の上に誘電体層１４１９を形成することができる。その後、表面１４１７（図６０）の上方及び開口部１４１６内の両方の誘電材料を貫通して延在して導電性パッド１４０６の一部を露出させる、開口部１４３２を形成することができる。通常、上面１４０９（すなわち、超小型電子素子１４０２から離れる方向に面している表面）の一部は、開口部１４３２内に露出する。しかしながら、場合によっては、開口部１４３２はパッド１４０６を貫通して延在することができ、それにより、パッド１４０６の開口部の内面を露出させることができる。
図６１は後続する段階を示し、そこでは、１つ又は複数のステップにおいて金属が堆積して、導電性素子１４１４と導電性素子１４１４の上に重なる導電性パッド１４２０が形成されている。パッド１４２０は、第１の素子の表面１４１７及び誘電体層１４１９の上に重なる場合もあれば重ならない場合もある。図６１は、導電性素子が非中空である、すなわち内部全体に金属が充填されている例を示す。図６１に示す段階に達した後、超小型電子素子１４０２からキャリアを除去することができ、その結果、図６２に見られるような構造体がもたらされる。
図６３は、図６２に見られる実施形態の更なる変形形態を示し、そこでは、導電性素子１４２４を、開口部１４３２の内面に裏打ちするように金属を堆積させることによって形成されるような中空構造体とすることができる。図６２の変形形態又は図６３の変形形態のいずれかにおける導電性素子は、通常、誘電材料の開口部１４３２の輪郭に沿うが、第１の素子１４１０に最初に作製された開口部１４１３には沿わない、環状構造体の形態となる。導電性パッド１４３０が、導電性素子１４２４の上に重なることができ、そこから離れるように１つ又は複数の横方向１４４０に延在することができ、横は、第１の素子の表面１４１７が延在する方向である。
超小型電子アセンブリの構造及び製造並びにそれを高レベルアセンブリ内に組み込むことは、各々が２０１０年１２月２日に出願された、以下の本願と同一の所有者によって所有される同時係属米国特許出願、すなわち米国仮特許出願第６１／４１９，０３７号及び米国非仮特許出願第１２／９５８，８６６号、並びに、各々が２０１０年７月２３日に出願された以下の米国特許出願、すなわち米国特許出願第１２／８４２，７１７、同第１２／８４２，６５１号、同第１２／８４２，６１２号、同第１２／８４２，６６９号、同第１２／８４２，６９２号及び同第１２／８４２，５８７号のうちの１つ又は複数に記載されている構造及び製造ステップを含むことができ、全てのこうした出願の開示内容は、参照することにより本明細書の一部をなすものとする。上述した構造体は、並外れた３次元相互接続機能を提供する。これらの機能をあらゆるタイプのチップで使用することができる。単に例として、チップの以下の組合せを、上述したような構造体に含めることができる。すなわち、（ｉ）プロセッサ及びプロセッサとともに使用されるメモリ、（ｉｉ）同じタイプの複数のメモリチップ、（ｉｉｉ）ＤＲＡＭ及びＳＲＡＭ等の異なるタイプの複数のメモリチップ、（ｉｖ）画像センサ及びセンサからの画像を処理するために使用される画像プロセッサ、（ｖ）特定用途向け集積回路（「ＡＳＩＣ」）及びメモリである。上述した構造体を、別の電子システムの構成で利用することができる。例えば、本発明の更なる実施形態によるシステム１５００は、他の電子コンポーネント１５０８及び１５１０とともに上述したような構造体１５０６を含む。説明した例では、コンポーネント１５０８は半導体チップであり、コンポーネント１５１０が表示画面であるが、他のあらゆるコンポーネントを使用することができる。当然ながら、例示を明確にするために図６４には２つの追加のコンポーネントのみを示すが、本システムは、あらゆる数のこうしたコンポーネントを含むことができる。上述した構造体１５０６を、例えば、図１、又は図２〜図６３のいずれかに関連して上述したような超小型電子アセンブリ１００とすることができる。更なる変形形態では、両方を提供することができ、あらゆる数のこうした構造体を使用することができる。構造体１５０６並びにコンポーネント１５０８及び１５１０は、破線で概略的に示す共通ハウジング１５０１内に取り付けられ、必要に応じて互いに電気的に相互接続されて所望の回路を形成する。図示する例示的なシステムでは、システムは、可撓性印刷回路基板等の回路パネル１５０２を含み、回路パネルは、コンポーネントを互いに相互接続する多数の導体１５０４を含み、それらのうちの１つのみを図６４に示す。しかしながら、これは単に例示的なものであり、電気接続をもたらすあらゆる適当な構造を使用することができる。ハウジング１５０１は、例えば携帯電話又は携帯情報端末における使用可能なタイプの携帯型ハウジングとして示されており、画面１５１０は、ハウジングの表面において露出している。構造体１５０６が、撮像チップ等の感光素子を含む場合、光を構造体に誘導するために、レンズ１５１１又は他の光学デバイスもまた提供することができる。この場合もまた、図６４に示す簡略化システムは単に例示的なものであり、上述した構造体を用いて、デスクトップコンピュータ、ルータ等、一般に固定構造体とみなされるシステムを含む他のシステムを作製することができる。
上記で検討した特徴のこれらの変形形態及び組み合わせ、並びに他の変形形態及び組み合わせは、本発明から逸脱することなく利用することができるので、好ましい実施形態の上述した説明は、本発明を限定するものではなく例示するものとして受け取られるべきである。
上記説明は、特定の用途に対する例示的な実施形態を参照するが、請求項に記載の発明はそれに限定されないことが理解されるべきである。当業者及び本明細書に提供する教示を利用できる者は、添付の特許請求の範囲内で更なる変形形態、応用形態及び実施形態を理解するであろう。

Claims (52)

  1. 本質的に半導体材料又は無機誘電材料のうちの少なくとも１つから構成される第１の素子と、
    超小型電子素子であって、前記第１の素子の表面が該超小型電子素子の主面に面するように前記第１の素子に取り付けられ、前記主面において露出する複数の導電性パッドを有し、内部に能動半導体デバイスを有する、超小型電子素子と、
    前記第１の素子の露出面から前記超小型電子素子に面する前記第１の素子の表面に向かって延在する第１の開口部、及び該第１の開口部から前記導電性パッドのうちの第１の導電性パッドまで延在する第２の開口部であって、該第１の開口部及び該第２の開口部が交わる場所で、該第１の開口部及び該第２の開口部の内面が、前記超小型電子素子の主面に対して異なる角度で延在する、第１の開口部及び第２の開口部と、
    前記第１の開口部及び前記第２の開口部内に延在し、かつ前記少なくとも１つの導電性パッドと接触する導電性素子と、
    を具備する、超小型電子アセンブリ。
  2. 本質的に半導体材料又は無機誘電材料のうちの少なくとも１つから構成される第１の素子と、
    超小型電子素子であって、前記第１の素子の表面が該超小型電子素子の主面に面するように前記第１の素子に取り付けられ、前記主面において露出する複数の導電性パッドを有し、内部に能動半導体デバイスを有する、超小型電子素子と、
    前記第１の素子の露出面から前記超小型電子素子に面する前記第１の素子の表面に向かって延在する第１の開口部、及び該第１の開口部から前記導電性パッドのうちの第１の導電性パッドを貫通して延在する第２の開口部であって、該第１の開口部及び該第２の開口部が交わる場所で、該第１の開口部及び該第２の開口部の内面が、前記超小型電子素子の主面に対して異なる角度で延在する、第１の開口部及び第２の開口部と、
    前記第１の開口部及び前記第２の開口部内に延在し、かつ前記少なくとも１つの導電性パッドと接触する導電性素子と、
    を具備する超小型電子アセンブリ。
  3. 前記導電性素子は、前記第１の開口部及び前記第２の開口部のうちの少なくとも一方の内面の輪郭に沿う、請求項１又は２に記載の超小型電子アセンブリ。
  4. 前記導電性素子は、前記第１の開口部及び前記第２の開口部のうちの少なくとも一方の内面の輪郭とは無関係に決定される形状を有している、請求項１又は２に記載の超小型電子アセンブリ。
  5. 前記導電性素子は、円柱形状又は円錐台形状のうちの少なくとも一方を有している、請求項１又は２に記載の超小型電子アセンブリ。
  6. 前記第１の素子は、内部に能動半導体デバイスを有していないキャリアである、請求項１又は２に記載の超小型電子アセンブリ。
  7. 前記第１の素子は、内部に少なくとも１つの受動回路素子を更に備えている、請求項５に記載の超小型電子アセンブリ。
  8. 前記少なくとも１つの受動回路素子は、インダクタ、抵抗器、又はコンデンサからなる群から選択された少なくとも１つを含む、請求項７に記載の超小型電子アセンブリ。
  9. 前記キャリアは、前記超小型電子素子を機械的に支持する、請求項６に記載の超小型電子アセンブリ。
  10. 前記第１の素子は第１の厚さを有し、前記超小型電子素子は、前記第１の厚さ以下の第２の厚さを有している、請求項１又は２に記載の超小型電子アセンブリ。
  11. 前記超小型電子素子の主面はその前面であり、前記超小型電子素子は、前記前面とは反対側の背面と、該背面から延在しかつ前記導電性パッドのうちの少なくとも１つの少なくとも一部分を露出させる開口部と、を有し、第２の導電性素子は、前記超小型電子素子の開口部内に延在し、かつ前記導電性パッドに電気的に接続されている、請求項１又は２に記載の超小型電子アセンブリ。
  12. 前記超小型電子素子は、複数の前記開口部を有し、前記超小型電子アセンブリは、前記第２の開口部内に延在しかつ前記導電性パッドに電気的に接続される複数の第２の導電性素子を備える、請求項１１に記載の超小型電子アセンブリ。
  13. 前記第２の導電性素子は、前記導電性パッドのうちの対応する導電性パッドに電気的に接続されている、請求項１２に記載の超小型電子アセンブリ。
  14. 本質的に半導体材料又は無機誘電材料のうちの少なくとも１つから構成される第１の素子と、
    超小型電子素子であって、前記第１の素子の表面が該超小型電子素子の主面に面するように前記第１の素子に取り付けられ、前記主面において露出する上面と、該上面とは反対側の下面と、を有する複数の導電性パッドを有し、内部に能動半導体デバイスを有する超小型電子素子と、
    前記第１の素子の第１の開口部内に延在し、かつ前記導電性パッドのうちの少なくとも１つにおける前記上面と接触する第１の導電性素子と、
    前記超小型電子素子の第２の開口部を通して延在し、かつ前記少なくとも１つの導電性パッドと接触する第２の導電性素子と、
    を具備し、
    前記第１の導電性素子及び前記第２の導電性素子は、前記超小型電子アセンブリの外部の少なくとも１つのコンポーネントとの導電性相互接続のために、前記超小型電子アセンブリの反対側の面において露出している、超小型電子アセンブリ。
  15. 前記第１の開口部及び前記第２の開口部の内面は、前記少なくとも１つの導電性パッドのそれぞれ前記上面及び前記下面から離れる方向に、異なる第１の角度及び第２の角度で延在している、請求項１４に記載の超小型電子アセンブリ。
  16. 前記超小型電子素子は複数の前記第２の開口部を有し、前記超小型電子アセンブリは、前記第２の開口部内に延在しかつ前記導電性パッドに電気的に接続される複数の前記第２の導電性素子を備え、該第２の導電性素子は、前記第１の開口部内に延在する対応する第１の導電性素子に電気的に接続されている、請求項１４に記載の超小型電子アセンブリ。
  17. 前記第１の素子は、内部に少なくとも１つの受動回路素子を更に備えている、請求項１４に記載の超小型電子アセンブリ。
  18. 前記第１の素子の開口部は、前記第１の素子の背面から前面に向かって延在する第３の開口部を含み、該第３の開口部から延在しかつ前記導電性パッドのうちの少なくとも１つにおける前記上面の少なくとも一部分を露出させる第４の開口部を更に含み、前記第１の導電性素子は、前記少なくとも１つの導電性パッドの上面と接触するように、少なくとも前記第３の開口部内にかつ前記第４の開口部を通して延在している、請求項１４に記載の超小型電子アセンブリ。
  19. 前記導電性素子は、前記第１の開口部及び前記第２の開口部のうちの少なくとも一方の内面の輪郭とは無関係に決定される形状を有している、請求項１又は２に記載の超小型電子アセンブリ。
  20. 前記導電性素子は、円柱形状又は円錐台形状のうちの少なくとも一方を有している、請求項１又は２に記載の超小型電子アセンブリ。
  21. 前記導電性素子は、前記第１の素子の露出面に隣接する第１の幅から、前記超小型電子素子の導電性パッドに隣接する第２の幅まで一様に先細りになっている、請求項２０に記載の超小型電子アセンブリ。
  22. 前記導電性素子は、前記第１の開口部及び前記第２の開口部のうちの少なくとも一方の内面の輪郭に沿う、請求項１又は２に記載の超小型電子アセンブリ。
  23. 前記第２の開口部内の前記導電性素子の一部分は、該第２の開口部の内面の輪郭に沿う、請求項１又は２に記載の超小型電子アセンブリ。
  24. 前記第１の開口部及び前記第２の開口部内に延在する前記導電性素子の一部分は、円柱形状又は円錐台形状のうちの少なくとも一方を有している、請求項２３に記載の超小型電子アセンブリ。
  25. 前記導電性素子の第１の部分は、前記第１の素子の前記露出面に隣接する第１の幅から前記第２の開口部内の第１の位置における第２の幅まで一様に先細りになり、前記導電性素子の第２の部分は、前記超小型電子素子の背面に隣接する第３の幅から前記第１の位置における第４の幅まで一様に先細りになっている、請求項２０に記載の超小型電子アセンブリ。
  26. 前記超小型電子素子の前記第２の開口部は、前記超小型電子素子の背面から前記導電性パッドを貫通して延在し、前記第２の導電性素子は、前記導電性パッドを貫通して延在し、かつ前記第１の開口部内の位置において前記第１の導電性素子に電気的に結合されている、請求項１４に記載の超小型電子アセンブリ。
  27. 前記第１の導電性素子は、前記超小型電子素子の前記第２の開口部の輪郭に沿う、請求項２６に記載の超小型電子アセンブリ。
  28. 前記第１の導電性素子は、前記超小型電子素子の前記第２の開口部の輪郭とは無関係な輪郭を有している、請求項２６に記載の超小型電子アセンブリ。
  29. 請求項１、２、又は１４に記載の構造体と、該構造体に電気的に接続された１つ又は複数の他の電子コンポーネントと、を具備するシステム。
  30. ハウジングを更に具備し、前記構造体及び前記他の電子コンポーネントは前記ハウジングに実装されている、請求項２９に記載のシステム。
  31. 超小型電子アセンブリを形成する方法であって、
    （ａ）本質的に半導体材料又は無機誘電材料のうちの少なくとも１つから構成される第１の素子に、超小型電子素子を、前記第１の素子の第１の表面が該超小型電子素子の主面に面するように取り付けるステップであって、前記超小型電子素子は、前記主面において露出する上面を有する少なくとも１つの導電性パッドを有し、前記超小型電子素子は、前記主面に隣接して能動半導体デバイスを有している、ステップと、
    （ｂ）次いで、前記第１の素子を貫通して延在しかつ前記少なくとも１つの導電性パッドの前記上面に接触する第１の導電性素子を形成するステップと、
    （ｃ）ステップ（ｂ）の前に又は後に、前記超小型電子素子を貫通して延在する第２の導電性素子を形成するステップであって、該第２の導電性素子は、前記主面において前記第１の導電性パッド又は第２の導電性パッドのうちの少なくとも一方と接触する、ステップと、
    を含む、方法。
  32. 前記第１の導電性素子及び前記第２の導電性素子は、前記超小型電子アセンブリの反対側の面において露出する、請求項３１に記載の方法。
  33. 前記超小型電子素子は、ダイシングレーンにおいて合わせて取り付けられる複数のチップを含み、前記方法は、前記超小型電子アセンブリを、前記ダイシングレーンに沿って、各々が前記複数のチップのうちの少なくとも１つを含む個々のユニットに切断するステップを更に含む、請求項３１に記載の方法。
  34. 前記第１の素子は、内部に能動半導体デバイスを有していないキャリアである、請求項３３に記載の方法。
  35. 前記第１の素子は、内部に少なくとも１つの受動デバイスを更に備える、請求項３４に記載の方法。
  36. 前記キャリアは、前記超小型電子素子を機械的に支持する、請求項３４に記載の方法。
  37. 前記第１の導電性素子を形成するステップは、前記取り付けるステップの後に前記第１の素子の厚さを貫通して延在する開口部を形成するステップと、次いで、少なくとも前記第１の素子の前記開口部内に金属層を堆積させるステップであって、前記金属層は前記開口部内に露出する前記少なくとも１つの導電性パッドの前記上面に接触する、ステップと、を含む、請求項３２に記載の方法。
  38. 前記第２の導電性素子を形成するステップは、少なくとも前記第２の開口部内に第２の金属層を堆積させるステップであって、該第２の金属層は、前記超小型電子素子の前記開口部内に露出する前記少なくとも１つの導電性パッドの下面と接触する、ステップ、を含む、請求項３１に記載の方法。
  39. 超小型電子アセンブリを形成する方法であって、
    （ａ）本質的に半導体材料又は無機誘電材料のうちの少なくとも１つから構成される第１の素子に、超小型電子素子を、前記第１の素子の第１の表面が該超小型電子素子の主面に面するように取り付けるステップであって、前記超小型電子素子は、前記主面において露出する上面を有する複数の導電性パッドを有し、前記超小型電子素子は、前記主面に隣接して能動半導体デバイスを有している、ステップと、
    （ｂ）次いで、前記第１の素子を貫通して延在しかつ少なくとも１つの導電性パッドの前記上面に接触する第１の導電性素子を形成するステップと、
    （ｃ）ステップ（ｂ）の前に又は後に、前記超小型電子素子をその背面から薄化すること、又は前記超小型電子素子に前記背面から延在する開口部を形成することのうちの少なくとも一方を行うステップであって、それにより、前記超小型電子素子内の第２の導電性素子が前記背面において露出するようにする、ステップと、
    を含む、方法。
  40. ステップ（ｃ）は、前記超小型電子素子を薄化するステップを含む、請求項３９に記載の方法。
  41. ステップ（ｃ）は、前記超小型電子素子の背面から延在しかつ前記第２の導電性素子を露出させる開口部を形成するステップを含む、請求項３９に記載の方法。
  42. ステップ（ｃ）は、前記薄化を行った後に、前記超小型電子素子の前記薄化した背面から延在しかつ前記第２の導電性素子を露出させる開口部を形成するステップを更に含む、請求項４０に記載の方法。
  43. 前記第１の開口部を形成するステップは、前記第１の素子に、該第１の素子の第１の表面から前記主面に向かって延在する初期開口部を形成するステップと、次いで、前記第１の素子に、前記初期開口部から延在しかつ前記少なくとも１つの導電性パッドを少なくとも部分的に露出させる更なる開口部を形成するステップと、を含み、前記初期開口部及び前記更なる開口部は、角度をなして交差する内面を有する、請求項３１又は３９に記載の方法。
  44. 前記超小型電子素子は第１の超小型電子素子であり、前記方法は、第２の超小型電子素子の主面を前記第１の超小型電子素子の背面に取り付けるステップと、次いで、前記第２の超小型電子素子を貫通して延在し、かつ前記第２の導電性素子を少なくとも部分的に露出させる第３の開口部を形成するステップと、少なくとも前記第３の開口部内にかつ前記第２の導電性素子と接触する第３の導電性素子を形成するステップと、を更に含む、請求項３１に記載の方法。
  45. 前記第１の導電性素子及び前記第３の導電性素子は、前記超小型電子アセンブリの反対側の面において露出する、請求項４４に記載の方法。
  46. 超小型電子アセンブリを形成する方法であって、
    第１の素子の第１の表面から少なくとも部分的に該第１の素子を貫通して該第１の表面から離れる第２の表面に向かって延在する少なくとも第１の開口部内に、前記第１の表面において露出した部分を有する第１の導電性素子を形成するステップと、
    次いで、前記第１の素子に、内部に能動半導体デバイスを有する超小型電子素子を、前記第１の素子の前記第１の表面が前記超小型電子素子の主面に面するように、かつ前記第１の導電性素子が前記超小型電子素子の前記主面において露出する第２の導電性素子の上に少なくとも部分的に重なるように、取り付けるステップと、
    前記超小型電子素子の開口部を通して、及び前記少なくとも１つの第２の導電性素子を貫通して延在し、かつ前記第１の導電性素子と接触する、第３の導電性素子を形成するステップと、
    前記取り付けるステップの後に、前記第１の素子の前記第２の表面において露出するコンタクトを設けるように更に処理するステップであって、前記コンタクトは前記第３の導電性素子と電気的に接続される、ステップと、
    を含む、方法。
  47. 前記第１の導電性素子は、前記第１の素子を部分的にのみ通して延在するように形成され、前記コンタクトを形成するステップは、前記第１の素子をその露出面から、前記第１の導電性素子の一部分が前記露出面において露出するまで薄化するステップを含み、前記コンタクトは、前記第１の素子の前記開口部と位置合せされる、請求項４６に記載の方法。
  48. 前記コンタクトを設けるステップは、前記第１の導電性素子の一部分が所望の距離、前記露出面の上方に突出し、かつ前記超小型電子アセンブリの外部のコンポーネントとの電気的相互接続のためのポストとして露出するまで、前記第１の素子の材料を前記露出面から除去するステップを含む、請求項４７に記載の方法。
  49. 前記第１の素子に、前記第２の表面から該第１の素子の前記開口部まで延在する少なくとも１つの更なる開口部を形成するステップを更に含み、前記コンタクトを形成するステップは、前記更なる開口部を通して延在するビアを形成するステップを含み、該ビアは、前記第１の導電性素子と電気的に接続される、請求項４７に記載の方法。
  50. 前記第１の導電性素子の一部分は、前記第１の素子の前記主面に沿って延在し、少なくとも１つの導電性パッドは前記一部分の上に重なり、前記第２の導電性素子は前記一部分に接合される、請求項４６に記載の方法。
  51. 前記第１の導電性素子を形成するステップは、少なくとも前記第１の素子の前記開口部内に第３の導電性素子を同時に形成するステップを含み、前記第２の導電性素子を形成するステップは、前記超小型電子素子の前記開口部を通して、及び前記導電性パッドのうちの第２の導電性パッドを貫通して延在する第４の導電性素子を形成するステップを含み、該第４の導電性素子は前記第３の導電性素子に接触する、請求項４７に記載の方法。
  52. 超小型電子アセンブリを形成する方法であって、
    （ａ）（ｉ）少なくとも、第１の表面から第１の素子を少なくとも部分的に通して、前記第１の表面から離れる第２の表面に向かって延在する開口部内に、前面において露出する一部分を有する第１の導電性素子を形成し、（ｉｉ）前記第１の素子の表面に沿って延在し、前記第１の導電性素子から離れる方向に延在する金属再配線層（ＲＤＬ）を形成するステップと、
    （ｂ）次いで、前記第１の素子に、内部に能動半導体デバイスを有する超小型電子素子を、前記第１の素子の前記第１の表面が前記超小型電子素子の主面に面し、かつ前記金属再配線層（ＲＤＬ）が、前記超小型電子素子の前記主面において露出する複数の導電性パッドのうちの少なくとも１つの導電性パッドと並置されるように、取り付けるステップと、
    （ｃ）次いで、前記超小型電子素子の開口部を通して、及び前記少なくとも１つの導電性パッドを貫通して延在し、かつ前記金属再配線層（ＲＤＬ）と接触する第２の導電性素子を形成するステップと、
    （ｄ）前記取り付けるステップの後に、前記第１の素子の前記第２の表面において露出するコンタクトを形成するステップであって、該コンタクトは前記第１の導電性素子と電気的に接続される、ステップと、
    を含む、方法。
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