JP2000299408A - 半導体構造体および半導体装置 - Google Patents
半導体構造体および半導体装置Info
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Abstract
(57)【要約】
【課題】 ボール状等のはんだバンプを必要とせず、コ
ストの大幅な低減が可能な半導体構造体と、そのような
半導体構造体を備えた半導体装置を提供する。 【解決手段】 本発明の半導体構造体では、シリコン等
の半導体基板１に貫通孔２が設けられて、この貫通孔２
に、内周面に直接接して形成された中間絶縁層４と、そ
の内側に積層・形成された導体層５とを有し、一端が半
導体基板１の一方の主面より突出して形成されたヴィア
ホール３が形成されている。そして、このヴィアホール
３の突出部において、側周面が貫通孔２内から延出して
形成された中間絶縁層４により被覆されている。このよ
うな構造体上に半導体チップ１０を搭載し、その電極端
子とヴィアホール３の導体層５とを接続することで、接
続信頼性の高い半導体装置が得られる。
ストの大幅な低減が可能な半導体構造体と、そのような
半導体構造体を備えた半導体装置を提供する。 【解決手段】 本発明の半導体構造体では、シリコン等
の半導体基板１に貫通孔２が設けられて、この貫通孔２
に、内周面に直接接して形成された中間絶縁層４と、そ
の内側に積層・形成された導体層５とを有し、一端が半
導体基板１の一方の主面より突出して形成されたヴィア
ホール３が形成されている。そして、このヴィアホール
３の突出部において、側周面が貫通孔２内から延出して
形成された中間絶縁層４により被覆されている。このよ
うな構造体上に半導体チップ１０を搭載し、その電極端
子とヴィアホール３の導体層５とを接続することで、接
続信頼性の高い半導体装置が得られる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板を使用
した構造体、およびそのような半導体構造体を有するパ
ッケージやモジュールのような半導体装置に関する。
した構造体、およびそのような半導体構造体を有するパ
ッケージやモジュールのような半導体装置に関する。
【０００２】
【従来の技術】従来から、半導体素子（半導体チップ）
の入出力端子である電極端子と、外部の基板等の接続端
子とを接続する方法として、ワイヤボンディングやＴＡ
Ｂ接続が用いられているが、近年、高い端子密度への対
応と電気的特性の見地から、フリップチップ接続が使用
されている。これは、半導体チップと、その電極端子に
対応して配置・形成された接続端子を有する配線基板と
を対向させ、半導体チップの電極端子と配線基板の接続
端子とを電気的に接続する方法であり、接続手段として
は、各種のはんだや導電性樹脂が使用される。
の入出力端子である電極端子と、外部の基板等の接続端
子とを接続する方法として、ワイヤボンディングやＴＡ
Ｂ接続が用いられているが、近年、高い端子密度への対
応と電気的特性の見地から、フリップチップ接続が使用
されている。これは、半導体チップと、その電極端子に
対応して配置・形成された接続端子を有する配線基板と
を対向させ、半導体チップの電極端子と配線基板の接続
端子とを電気的に接続する方法であり、接続手段として
は、各種のはんだや導電性樹脂が使用される。
【０００３】ここで、半導体チップと対向させて接続す
る基板としては、微細配線や狭ピッチのヴィアホール形
成が必要なため、ビルドアップ工法等により作製された
多層の微細配線基板（以下、ビルドアップ基板と示
す。）を使用することが考えられている。
る基板としては、微細配線や狭ピッチのヴィアホール形
成が必要なため、ビルドアップ工法等により作製された
多層の微細配線基板（以下、ビルドアップ基板と示
す。）を使用することが考えられている。
【０００４】
【発明が解決しようとする課題】しかしながら、ビルド
アップ基板等に半導体チップがフリップチップ接続され
た半導体装置においては、以下に示すような問題があっ
た。
アップ基板等に半導体チップがフリップチップ接続され
た半導体装置においては、以下に示すような問題があっ
た。
【０００５】まず問題点のひとつとして、ビルドアップ
基板自体のコストが高いことが挙げられる。また、半導
体チップの電極端子とビルドアップ基板の接続端子との
間に、50〜 100μm 程度の高さのボール状のはんだバン
プを設ける必要があり、製造コストがさらに高くなると
いう問題があった。すなわち、ビルドアップ基板は、反
りやうねりが大きいため、半導体チップとビルドアップ
基板との間で良好な接続を得るためには、両者の接続端
子間に、基板の反りやうねりを吸収できるような量のは
んだバンプを介挿する必要があった。
基板自体のコストが高いことが挙げられる。また、半導
体チップの電極端子とビルドアップ基板の接続端子との
間に、50〜 100μm 程度の高さのボール状のはんだバン
プを設ける必要があり、製造コストがさらに高くなると
いう問題があった。すなわち、ビルドアップ基板は、反
りやうねりが大きいため、半導体チップとビルドアップ
基板との間で良好な接続を得るためには、両者の接続端
子間に、基板の反りやうねりを吸収できるような量のは
んだバンプを介挿する必要があった。
【０００６】さらに、シリコン等の半導体チップとビル
ドアップ基板との熱膨張率の違いに起因する応力が、半
導体チップとビルドアップ基板との接合部に加わるた
め、熱サイクルに対する信頼性の見地からも、50〜 100
μm 程度の高さのはんだバンプを形成する必要があっ
た。
ドアップ基板との熱膨張率の違いに起因する応力が、半
導体チップとビルドアップ基板との接合部に加わるた
め、熱サイクルに対する信頼性の見地からも、50〜 100
μm 程度の高さのはんだバンプを形成する必要があっ
た。
【０００７】本発明は、このような問題を解決するため
になされたもので、ビルドアップ基板やこれと接続する
ための高さの高いはんだバンプを必要とせず、コストの
大幅な低減が可能な半導体構造体と、そのような半導体
構造体を備えた半導体装置を提供することを目的とす
る。
になされたもので、ビルドアップ基板やこれと接続する
ための高さの高いはんだバンプを必要とせず、コストの
大幅な低減が可能な半導体構造体と、そのような半導体
構造体を備えた半導体装置を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】本発明の請求項１の半導
体構造体は、半導体基板と、該半導体基板の表裏を貫通
して設けられたヴィアホールとを備え、前記ヴィアホー
ルが、前記半導体基板に設けられた貫通孔の内周面に接
して形成された中間絶縁層と、該中間絶縁層の内側に積
層・形成された導体層とを有する半導体構造体であり、
前記ヴィアホールの一端が前記半導体基板の一方の主面
より突出して形成され、かつこのヴィアホールの突出部
の側周面において、前記導体層の外側に前記中間絶縁層
が形成された構造を有することを特徴とする。
体構造体は、半導体基板と、該半導体基板の表裏を貫通
して設けられたヴィアホールとを備え、前記ヴィアホー
ルが、前記半導体基板に設けられた貫通孔の内周面に接
して形成された中間絶縁層と、該中間絶縁層の内側に積
層・形成された導体層とを有する半導体構造体であり、
前記ヴィアホールの一端が前記半導体基板の一方の主面
より突出して形成され、かつこのヴィアホールの突出部
の側周面において、前記導体層の外側に前記中間絶縁層
が形成された構造を有することを特徴とする。
【０００９】請求項２の半導体構造体は、半導体基板
と、該半導体基板の少なくとも一方の主面に配設された
バンプとを備え、前記バンプが、前記半導体基板と同じ
半導体材料から成る突起部と、この突起部の上に被覆・
形成された中間絶縁層と、該中間絶縁層の上に形成され
た導体層とを有することを特徴とする。
と、該半導体基板の少なくとも一方の主面に配設された
バンプとを備え、前記バンプが、前記半導体基板と同じ
半導体材料から成る突起部と、この突起部の上に被覆・
形成された中間絶縁層と、該中間絶縁層の上に形成され
た導体層とを有することを特徴とする。
【００１０】請求項３の半導体構造体は、請求項１記載
の半導体構造体において、前記半導体基板の少なくとも
一方の主面に配設されたバンプを備え、前記バンプが、
前記半導体基板と同じ半導体材料から成る突起部と、そ
の上に被覆・形成された中間絶縁層と、該中間絶縁層の
上に形成された導体層とを有することを特徴とする。
の半導体構造体において、前記半導体基板の少なくとも
一方の主面に配設されたバンプを備え、前記バンプが、
前記半導体基板と同じ半導体材料から成る突起部と、そ
の上に被覆・形成された中間絶縁層と、該中間絶縁層の
上に形成された導体層とを有することを特徴とする。
【００１１】請求項４の半導体構造体は、請求項１乃至
３のいずれか１項記載の半導体構造体において、前記半
導体基板が、所定の主面に半導体素子領域が形成された
半導体素子であることを特徴とする。
３のいずれか１項記載の半導体構造体において、前記半
導体基板が、所定の主面に半導体素子領域が形成された
半導体素子であることを特徴とする。
【００１２】請求項５の半導体装置は、請求項１乃至３
のいずれか１項記載の半導体構造体の上に、半導体素子
を搭載し、電気的に接続したことを特徴とする。
のいずれか１項記載の半導体構造体の上に、半導体素子
を搭載し、電気的に接続したことを特徴とする。
【００１３】請求項６の半導体装置は、請求項４記載の
半導体構造体を、配線基板の上に搭載し、前記ヴィアホ
ールまたは前記バンプを介して電気的に接続したことを
特徴とする。
半導体構造体を、配線基板の上に搭載し、前記ヴィアホ
ールまたは前記バンプを介して電気的に接続したことを
特徴とする。
【００１４】請求項７記載の半導体装置は、請求項４記
載の半導体構造体の複数を、厚さ方向に積重し、前記ヴ
ィアホールまたは前記バンプを介して相互に電気的に接
続したことを特徴とする。
載の半導体構造体の複数を、厚さ方向に積重し、前記ヴ
ィアホールまたは前記バンプを介して相互に電気的に接
続したことを特徴とする。
【００１５】本発明の半導体構造体では、半導体基板に
おいて、ヴィアホールとバンプの少なくとも一方を極め
て高密度で配設することができるので、接続端子の狭ピ
ッチ並びに高密度化に対応して、信頼性の高い接続を実
現することができる。また、半導体基板がシリコン等の
半導体材料により構成されているので、この基板上に半
導体チップのような半導体素子が搭載・実装された半導
体装置において、半導体素子と基板との間の熱膨張率の
差異がほとんどない。したがって、周期的な熱負荷等が
印加されても、半導体素子と基板との間の接続部に加わ
る熱応力が小さくなり、接続部材として、高さの高いボ
ール状などのはんだバンプを設ける必要がない。
おいて、ヴィアホールとバンプの少なくとも一方を極め
て高密度で配設することができるので、接続端子の狭ピ
ッチ並びに高密度化に対応して、信頼性の高い接続を実
現することができる。また、半導体基板がシリコン等の
半導体材料により構成されているので、この基板上に半
導体チップのような半導体素子が搭載・実装された半導
体装置において、半導体素子と基板との間の熱膨張率の
差異がほとんどない。したがって、周期的な熱負荷等が
印加されても、半導体素子と基板との間の接続部に加わ
る熱応力が小さくなり、接続部材として、高さの高いボ
ール状などのはんだバンプを設ける必要がない。
【００１６】また、半導体基板では、研削やラッピング
等により、基板のうねりや反りを低減することが可能で
あるので、この点からも、半導体素子との間の接続部材
としてはんだバンプを設ける必要がない。そして、ヴィ
アホールまたはバンプあるいはこれらの両方に、メッ
キ、印刷、ディスペンスなどの手段で導電性材料を供給
するだけで、半導体素子との間の良好な接続を得ること
ができ、半導体装置の製造コストを大幅に下げることが
できる。
等により、基板のうねりや反りを低減することが可能で
あるので、この点からも、半導体素子との間の接続部材
としてはんだバンプを設ける必要がない。そして、ヴィ
アホールまたはバンプあるいはこれらの両方に、メッ
キ、印刷、ディスペンスなどの手段で導電性材料を供給
するだけで、半導体素子との間の良好な接続を得ること
ができ、半導体装置の製造コストを大幅に下げることが
できる。
【００１７】さらに、ヴィアホールとバンプとの少なく
とも一方が形成された半導体基板に、半導体素子領域を
形成することにより、半導体素子とすることができる。
そして、このような半導体素子構造体を、セラミック配
線基板や樹脂含浸ガラスクロス配線基板のような配線基
板の上に搭載し、半導体素子構造体に設けられたヴィア
ホールおよび／またはバンプを介して電気的に接続する
ことにより、低コストで接続信頼性の高い半導体装置を
得ることができる。またさらに、前記した半導体素子構
造体の複数個を、厚さ方向に積重し、前記半導体装置と
同様に、ヴィアホールおよび／またはバンプを介して相
互に電気的に接続することにより、マルチチップ構造の
半導体モジュールを容易に得ることができる。
とも一方が形成された半導体基板に、半導体素子領域を
形成することにより、半導体素子とすることができる。
そして、このような半導体素子構造体を、セラミック配
線基板や樹脂含浸ガラスクロス配線基板のような配線基
板の上に搭載し、半導体素子構造体に設けられたヴィア
ホールおよび／またはバンプを介して電気的に接続する
ことにより、低コストで接続信頼性の高い半導体装置を
得ることができる。またさらに、前記した半導体素子構
造体の複数個を、厚さ方向に積重し、前記半導体装置と
同様に、ヴィアホールおよび／またはバンプを介して相
互に電気的に接続することにより、マルチチップ構造の
半導体モジュールを容易に得ることができる。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。
に基づいて説明する。
【００１９】図１は、本発明の半導体構造体の第１の実
施例を示す断面図である。図において、符号１は、シリ
コンから成る半導体基板を示し、この半導体基板１に、
表裏を貫通する貫通孔２が設けられている。この貫通孔
２は、両端の開口部の径が異なり、内周面がテーパ面と
なっている。そして、このすり鉢状の貫通孔２に、以下
に示す構造を有するヴィアホール３が形成されている。
施例を示す断面図である。図において、符号１は、シリ
コンから成る半導体基板を示し、この半導体基板１に、
表裏を貫通する貫通孔２が設けられている。この貫通孔
２は、両端の開口部の径が異なり、内周面がテーパ面と
なっている。そして、このすり鉢状の貫通孔２に、以下
に示す構造を有するヴィアホール３が形成されている。
【００２０】すなわち、このヴィアホール３は、貫通孔
２の内周面に直接接して形成された中間絶縁層４と、そ
の内側に積層・形成された金属等の導体層５とを有し、
一端が、半導体基板１の一方の主面より突出して形成さ
れている。そして、このヴィアホール３の突出部におい
て、側周面が、貫通孔２内から延出して形成された中間
絶縁層４により被覆され、この中間絶縁層４の内側に、
導体層５が貫通孔２内に連接して形成されている。ま
た、ヴィアホール３の突出部の端面（図では、底面）
は、中間絶縁層４がなく、導体層５が露出されている。
２の内周面に直接接して形成された中間絶縁層４と、そ
の内側に積層・形成された金属等の導体層５とを有し、
一端が、半導体基板１の一方の主面より突出して形成さ
れている。そして、このヴィアホール３の突出部におい
て、側周面が、貫通孔２内から延出して形成された中間
絶縁層４により被覆され、この中間絶縁層４の内側に、
導体層５が貫通孔２内に連接して形成されている。ま
た、ヴィアホール３の突出部の端面（図では、底面）
は、中間絶縁層４がなく、導体層５が露出されている。
【００２１】このように構成される第１の実施例の半導
体構造体では、ヴィアホール３の一端が、半導体基板１
の一方の主面から突出して形成され、その突出部の側周
面が中間絶縁層４により被覆されているので、ヴィアホ
ール３の底面や側周面に設けられた導体層５と半導体基
板１との間の絶縁距離が長くなる。したがって、半導体
である基板とヴィアホール３の導体層５との間の絶縁性
を、十分に確保することが可能である。
体構造体では、ヴィアホール３の一端が、半導体基板１
の一方の主面から突出して形成され、その突出部の側周
面が中間絶縁層４により被覆されているので、ヴィアホ
ール３の底面や側周面に設けられた導体層５と半導体基
板１との間の絶縁距離が長くなる。したがって、半導体
である基板とヴィアホール３の導体層５との間の絶縁性
を、十分に確保することが可能である。
【００２２】第１の実施例の半導体構造体は、例えば、
図２に示すフローにしたがって製造される。なお、この
ようなフローの各工程での構造体の断面を、図３に示
す。
図２に示すフローにしたがって製造される。なお、この
ようなフローの各工程での構造体の断面を、図３に示
す。
【００２３】まず、図３（ａ）に示すように、シリコン
から成る半導体基板１の一方の主面（表面）に、ウェッ
トエッチングにより凹孔６を形成した後、図３（ｂ）に
示すように、半導体基板１の凹孔形成面および凹孔６の
内周面に、熱酸化により、酸化シリコン（ＳｉＯ2 ）か
ら成る中間絶縁層４を形成する。なお、凹孔６の形成
を、レーザー照射により行なうこともできる。レーザー
照射による凹孔６の形成では、レーザーのエネルギーを
調整することで、掘削と同時に凹孔６の内周面を熱酸化
することも可能である。また、エッチングにより凹孔６
を形成した後、気相成長ＣＶＤ法により、酸化シリコン
や窒化シリコン（Ｓｉ3 Ｎ4 ）等の絶縁膜を形成し、こ
れを中間絶縁層４とすることもできる。
から成る半導体基板１の一方の主面（表面）に、ウェッ
トエッチングにより凹孔６を形成した後、図３（ｂ）に
示すように、半導体基板１の凹孔形成面および凹孔６の
内周面に、熱酸化により、酸化シリコン（ＳｉＯ2 ）か
ら成る中間絶縁層４を形成する。なお、凹孔６の形成
を、レーザー照射により行なうこともできる。レーザー
照射による凹孔６の形成では、レーザーのエネルギーを
調整することで、掘削と同時に凹孔６の内周面を熱酸化
することも可能である。また、エッチングにより凹孔６
を形成した後、気相成長ＣＶＤ法により、酸化シリコン
や窒化シリコン（Ｓｉ3 Ｎ4 ）等の絶縁膜を形成し、こ
れを中間絶縁層４とすることもできる。
【００２４】次に、図３（ｃ）に示すように、中間絶縁
層４の上に、スパッタリング法によりＡｌ、Ｃｕ等の金
属から成る導体層５を形成した後、図３（ｄ）に示すよ
うに、導体層５を化学的にエッチングして、半導体基板
１の一方の主面（表面）に所定のパターンの配線層７を
形成する。なお、導体層５は、ＡｌやＣｕ等の単層とす
ることができるが、絶縁層を介して２層以上の金属層を
積層した複合層とすることもできる。
層４の上に、スパッタリング法によりＡｌ、Ｃｕ等の金
属から成る導体層５を形成した後、図３（ｄ）に示すよ
うに、導体層５を化学的にエッチングして、半導体基板
１の一方の主面（表面）に所定のパターンの配線層７を
形成する。なお、導体層５は、ＡｌやＣｕ等の単層とす
ることができるが、絶縁層を介して２層以上の金属層を
積層した複合層とすることもできる。
【００２５】次いで、半導体基板１の裏面（配線パター
ン７形成面と反対の面）側から切削およびラッピングを
行ない、凹孔６の底部に形成された中間絶縁層４が削除
され、その内側の導体層５が露出するまで、基板厚を薄
くする（図３（ｅ））。しかる後、図３（ｆ）に示すよ
うに、半導体基板１の裏面をさらにエッチングして、中
間絶縁層４の端部を半導体基板１の裏面より突出させ
る。
ン７形成面と反対の面）側から切削およびラッピングを
行ない、凹孔６の底部に形成された中間絶縁層４が削除
され、その内側の導体層５が露出するまで、基板厚を薄
くする（図３（ｅ））。しかる後、図３（ｆ）に示すよ
うに、半導体基板１の裏面をさらにエッチングして、中
間絶縁層４の端部を半導体基板１の裏面より突出させ
る。
【００２６】次に、前記第１の実施例と同様に、ヴィア
ホールを有する半導体構造体の第２乃至第４の実施例
を、図４乃至図６に基づいてそれぞれ説明する。なお、
これらの図において、図１と同一の部分には、同一の符
号を付して説明を省略する。
ホールを有する半導体構造体の第２乃至第４の実施例
を、図４乃至図６に基づいてそれぞれ説明する。なお、
これらの図において、図１と同一の部分には、同一の符
号を付して説明を省略する。
【００２７】第２の実施例の半導体構造体では、図４に
示すように、ヴィアホール３の突出部の端面（底面）に
おいて、導体層５が削除されており、開口が形成されて
いる。このような構造のヴィアホール３は、図２に示す
フローチャートにおいて、半導体基板１の裏面側からの
ラッピング工程で、凹孔６の底部に形成された導体層５
が残らない厚さまで、半導体基板１を切削することによ
り得られる。
示すように、ヴィアホール３の突出部の端面（底面）に
おいて、導体層５が削除されており、開口が形成されて
いる。このような構造のヴィアホール３は、図２に示す
フローチャートにおいて、半導体基板１の裏面側からの
ラッピング工程で、凹孔６の底部に形成された導体層５
が残らない厚さまで、半導体基板１を切削することによ
り得られる。
【００２８】また、第３および第４の実施例の半導体構
造体においては、図５および図６にそれぞれ示すよう
に、半導体基板１に、基板両面への開口部の径がほぼ等
しい直管状の貫通孔２が、反応性イオンエッチング（Ｒ
ＩＥ）により形成されている。そして、この貫通孔２の
位置に、孔の内周に接して形成された中間絶縁層４と、
その内側に積層・形成された導体層５とを有するヴィア
ホール３が、それぞれ設けられている。そして、第３の
実施例では、ヴィアホール３の突出部において、端面
（底面）に導体層５が露出して形成された構造にいる。
また、第４の実施例では、ヴィアホール３の突出部の端
面（底面）において、中間絶縁層４とともに導体層５が
削除され、開口された構造になっている。
造体においては、図５および図６にそれぞれ示すよう
に、半導体基板１に、基板両面への開口部の径がほぼ等
しい直管状の貫通孔２が、反応性イオンエッチング（Ｒ
ＩＥ）により形成されている。そして、この貫通孔２の
位置に、孔の内周に接して形成された中間絶縁層４と、
その内側に積層・形成された導体層５とを有するヴィア
ホール３が、それぞれ設けられている。そして、第３の
実施例では、ヴィアホール３の突出部において、端面
（底面）に導体層５が露出して形成された構造にいる。
また、第４の実施例では、ヴィアホール３の突出部の端
面（底面）において、中間絶縁層４とともに導体層５が
削除され、開口された構造になっている。
【００２９】このように構成される第２乃至第４の実施
例の半導体構造体においても、ヴィアホール３の底面や
側周面に設けられた導体層５と、半導体基板１との間の
絶縁距離が長くなっているので、半導体である基板とヴ
ィアホール３の導体層５との間の絶縁性を、十分に確保
することが可能である。
例の半導体構造体においても、ヴィアホール３の底面や
側周面に設けられた導体層５と、半導体基板１との間の
絶縁距離が長くなっているので、半導体である基板とヴ
ィアホール３の導体層５との間の絶縁性を、十分に確保
することが可能である。
【００３０】次に、本発明の半導体構造体の別の実施例
について説明する。
について説明する。
【００３１】本発明の第５の実施例においては、図７に
示すように、シリコンから成る半導体基板１の一方の主
面に、基板と同じシリコンから成る突起部８が形成さ
れ、この突起部８の上を含めて半導体基板１の主面全体
に、中間絶縁層４が被覆・形成されている。また、突起
部８の中間絶縁層４上に金属等の導体層５が形成され、
突起電極であるバンプ９を構成している。また、このよ
うなバンプ９を構成している導体層５は、半導体基板１
の主面の突起部８以外の領域に延設され、配線層７が形
成されている。
示すように、シリコンから成る半導体基板１の一方の主
面に、基板と同じシリコンから成る突起部８が形成さ
れ、この突起部８の上を含めて半導体基板１の主面全体
に、中間絶縁層４が被覆・形成されている。また、突起
部８の中間絶縁層４上に金属等の導体層５が形成され、
突起電極であるバンプ９を構成している。また、このよ
うなバンプ９を構成している導体層５は、半導体基板１
の主面の突起部８以外の領域に延設され、配線層７が形
成されている。
【００３２】このような構造のバンプ９を有する半導体
構造体は、例えば、図８に示すフローにしたがって製造
される。なお、このようなフローの各工程での構造体の
断面を、図９に示す。
構造体は、例えば、図８に示すフローにしたがって製造
される。なお、このようなフローの各工程での構造体の
断面を、図９に示す。
【００３３】まず、図９（ａ）に示すように、シリコン
から成る半導体基板１の一方の主面のバンプ形成部以外
の領域を、プラズマエッチング等のドライエッチングま
たはウェットエッチングにより、削り取り除去すること
により、図９（ｂ）に示すように、突起部８を形成した
後、図９（ｃ）に示すように、この突起部８の外周面を
含めて半導体基板１の主面（表面）全体に、熱酸化によ
り、酸化シリコン等の中間絶縁層４を形成する。中間絶
縁層４としては、酸化シリコンや窒化シリコン等の絶縁
膜を、気相成長ＣＶＤ法により形成することもできる。
から成る半導体基板１の一方の主面のバンプ形成部以外
の領域を、プラズマエッチング等のドライエッチングま
たはウェットエッチングにより、削り取り除去すること
により、図９（ｂ）に示すように、突起部８を形成した
後、図９（ｃ）に示すように、この突起部８の外周面を
含めて半導体基板１の主面（表面）全体に、熱酸化によ
り、酸化シリコン等の中間絶縁層４を形成する。中間絶
縁層４としては、酸化シリコンや窒化シリコン等の絶縁
膜を、気相成長ＣＶＤ法により形成することもできる。
【００３４】次に、図９（ｄ）に示すように、この中間
絶縁層４の上に、スパッタリング法により、ＡｌやＣｕ
等の金属の導体層５を形成した後、導体層５を化学的に
エッチングして、半導体基板１の一方の主面（表面）に
所定のパターンの配線層７を形成する（図９（ｅ））。
しかる後、必要に応じて、この半導体基板１を裏面側か
ら切削およびラッピングして、基板厚を薄くする。
絶縁層４の上に、スパッタリング法により、ＡｌやＣｕ
等の金属の導体層５を形成した後、導体層５を化学的に
エッチングして、半導体基板１の一方の主面（表面）に
所定のパターンの配線層７を形成する（図９（ｅ））。
しかる後、必要に応じて、この半導体基板１を裏面側か
ら切削およびラッピングして、基板厚を薄くする。
【００３５】このように構成される第５の実施例の半導
体構造体では、半導体基板１の一方の主面に半導体の突
起部８が形成され、この突起部８上に、中間絶縁層４を
介して導体層５が形成されることで、十分な高さのバン
プ９が形成されているので、このバンプ９をボール状の
はんだバンプに代って用いることで、高密度で信頼性の
高い接続を実現することができる。
体構造体では、半導体基板１の一方の主面に半導体の突
起部８が形成され、この突起部８上に、中間絶縁層４を
介して導体層５が形成されることで、十分な高さのバン
プ９が形成されているので、このバンプ９をボール状の
はんだバンプに代って用いることで、高密度で信頼性の
高い接続を実現することができる。
【００３６】次に、以上の実施例に記載したヴィアホー
ル３とバンプ９の少なくとも一方を有する半導体構造体
を、チップ搭載用基板として使用した半導体装置の実施
例を、図１０乃至図１３に基づいてそれぞれ説明する。
なお、これらの図では、半導体基板の上に直接形成され
ている中間絶縁層は、図示を省略している。
ル３とバンプ９の少なくとも一方を有する半導体構造体
を、チップ搭載用基板として使用した半導体装置の実施
例を、図１０乃至図１３に基づいてそれぞれ説明する。
なお、これらの図では、半導体基板の上に直接形成され
ている中間絶縁層は、図示を省略している。
【００３７】本発明の第６の実施例の半導体装置におい
ては、図１０に示すように、ヴィアホール３を有する第
１の実施例の半導体構造体の配線層７形成面に、シリコ
ンの半導体チップ１０が電極形成面を下向きにして（フ
ェースダウンにして）搭載され、半導体チップ１０の電
極端子（図示を省略。）と半導体構造体の配線層（接続
端子）７とが、はんだバンプや金バンプのような接続バ
ンプ１１を介して電気的に接続されている。また、半導
体構造体に設けられたヴィアホール３の突出部が、樹脂
含浸ガラスクロス配線基板のような実装基板（マザーボ
ード）に接続するための外部接続端子として使用される
ようになっている。
ては、図１０に示すように、ヴィアホール３を有する第
１の実施例の半導体構造体の配線層７形成面に、シリコ
ンの半導体チップ１０が電極形成面を下向きにして（フ
ェースダウンにして）搭載され、半導体チップ１０の電
極端子（図示を省略。）と半導体構造体の配線層（接続
端子）７とが、はんだバンプや金バンプのような接続バ
ンプ１１を介して電気的に接続されている。また、半導
体構造体に設けられたヴィアホール３の突出部が、樹脂
含浸ガラスクロス配線基板のような実装基板（マザーボ
ード）に接続するための外部接続端子として使用される
ようになっている。
【００３８】また、第７の実施例の半導体装置では、第
６の実施例と同様に、半導体基板の一方の主面に突出し
たヴィアホール３を有する第１の実施例の半導体構造体
が使用されている。そして、図１１に示すように、この
半導体構造体のヴィアホール３突出部の形成面に、半導
体チップ１０がフェースダウンにして搭載され、半導体
チップ１０の電極端子と半導体構造体のヴィアホール１
０の突出部とが、電気的に接続されている。なお、この
接続は、ヴィアホール３の突出部の導体層５に、導電性
材料をメッキ、印刷、ディスペンスなどの方法で供給す
るだけで、容易に行なうことができる。そして、半導体
基板１の反対側の面に形成された配線層７の接続端部
が、樹脂含浸ガラスクロス配線基板のようなマザーボー
ドに接続するための外部接続端子として使用されるよう
になっている。なお、図１０および図１１において、符
号１２は、絶縁樹脂等から成る絶縁保護層を示す。
６の実施例と同様に、半導体基板の一方の主面に突出し
たヴィアホール３を有する第１の実施例の半導体構造体
が使用されている。そして、図１１に示すように、この
半導体構造体のヴィアホール３突出部の形成面に、半導
体チップ１０がフェースダウンにして搭載され、半導体
チップ１０の電極端子と半導体構造体のヴィアホール１
０の突出部とが、電気的に接続されている。なお、この
接続は、ヴィアホール３の突出部の導体層５に、導電性
材料をメッキ、印刷、ディスペンスなどの方法で供給す
るだけで、容易に行なうことができる。そして、半導体
基板１の反対側の面に形成された配線層７の接続端部
が、樹脂含浸ガラスクロス配線基板のようなマザーボー
ドに接続するための外部接続端子として使用されるよう
になっている。なお、図１０および図１１において、符
号１２は、絶縁樹脂等から成る絶縁保護層を示す。
【００３９】また、本発明の第８の実施例の半導体装置
においては、図１２に示すように、半導体基板１の一方
の主面にバンプ９および配線層７をそれぞれ有し、かつ
他方の主面に突出したヴィアホール３を有する半導体構
造体の配線層７形成面に、半導体チップ１０がフェース
ダウンにして搭載され、半導体チップ１０の電極端子と
半導体構造体のバンプ９とが電気的に接続されている。
また、半導体構造体の他面に設けられたヴィアホール３
の突出部が、樹脂含浸ガラスクロス配線基板のような実
装基板（マザーボード）に接続するための外部接続端子
として使用されるようになっている。
においては、図１２に示すように、半導体基板１の一方
の主面にバンプ９および配線層７をそれぞれ有し、かつ
他方の主面に突出したヴィアホール３を有する半導体構
造体の配線層７形成面に、半導体チップ１０がフェース
ダウンにして搭載され、半導体チップ１０の電極端子と
半導体構造体のバンプ９とが電気的に接続されている。
また、半導体構造体の他面に設けられたヴィアホール３
の突出部が、樹脂含浸ガラスクロス配線基板のような実
装基板（マザーボード）に接続するための外部接続端子
として使用されるようになっている。
【００４０】さらに、第９の実施例の半導体装置では、
第８の実施例と同様に、半導体基板１の一方の主面にバ
ンプ９および配線層７をそれぞれ有し、かつ他方の主面
に突出したヴィアホール３を有する半導体構造体が使用
されている。そして、図１３に示すように、この半導体
構造体の配線層形成面と反対側の面に、半導体チップ１
０がフェースダウンにして搭載され、半導体チップ１０
の電極端子と半導体構造体のヴィアホール３の突出部と
が、電気的に接続されている。また、半導体構造体の他
面に設けられたバンプ９が、実装基板（マザーボード）
に接続するための外部接続端子として使用されるように
なっている。
第８の実施例と同様に、半導体基板１の一方の主面にバ
ンプ９および配線層７をそれぞれ有し、かつ他方の主面
に突出したヴィアホール３を有する半導体構造体が使用
されている。そして、図１３に示すように、この半導体
構造体の配線層形成面と反対側の面に、半導体チップ１
０がフェースダウンにして搭載され、半導体チップ１０
の電極端子と半導体構造体のヴィアホール３の突出部と
が、電気的に接続されている。また、半導体構造体の他
面に設けられたバンプ９が、実装基板（マザーボード）
に接続するための外部接続端子として使用されるように
なっている。
【００４１】このような構造の第６乃至第９の実施例の
半導体装置では、シリコン基板を有する半導体構造体
に、シリコンの半導体チップ１０が搭載されており、基
板とその上に搭載された半導体チップ１０との間の熱膨
張率の差がないので、熱サイクルに対する接続部の信頼
性が高い。また、シリコンから成る半導体基板では、ラ
ッピング等の研削により、基板のうねりや反りを問題と
ならない程度に低減することが可能であるので、この点
からも、半導体チップ１０との間の接続部材として、は
んだ量の多いはんだバンプを設ける必要がなく、ヴィア
ホール３やバンプ９などに、メッキ、印刷、ディスペン
スなどの手段で導電性材料を供給するだけで、半導体チ
ップ１０との良好な接続を得ることができる。したがっ
て、製造コストの大幅な低減が可能である。
半導体装置では、シリコン基板を有する半導体構造体
に、シリコンの半導体チップ１０が搭載されており、基
板とその上に搭載された半導体チップ１０との間の熱膨
張率の差がないので、熱サイクルに対する接続部の信頼
性が高い。また、シリコンから成る半導体基板では、ラ
ッピング等の研削により、基板のうねりや反りを問題と
ならない程度に低減することが可能であるので、この点
からも、半導体チップ１０との間の接続部材として、は
んだ量の多いはんだバンプを設ける必要がなく、ヴィア
ホール３やバンプ９などに、メッキ、印刷、ディスペン
スなどの手段で導電性材料を供給するだけで、半導体チ
ップ１０との良好な接続を得ることができる。したがっ
て、製造コストの大幅な低減が可能である。
【００４２】なお、これらの実施例の半導体装置では、
半導体構造体に設けられた外部接続端子に、さらにボー
ル状のはんだバンプ（はんだボール）を取付け、これを
介して樹脂含浸ガラスクロス配線基板のような実装基板
と接続するように構成することで、ボールグリッドアレ
イパッケージとしての使用が可能である。また、半導体
構造体に複数個の半導体チップを搭載することで、マル
チチップモジュールとしての適用も可能である。
半導体構造体に設けられた外部接続端子に、さらにボー
ル状のはんだバンプ（はんだボール）を取付け、これを
介して樹脂含浸ガラスクロス配線基板のような実装基板
と接続するように構成することで、ボールグリッドアレ
イパッケージとしての使用が可能である。また、半導体
構造体に複数個の半導体チップを搭載することで、マル
チチップモジュールとしての適用も可能である。
【００４３】次に、本発明の半導体装置の別の実施例に
ついて説明する。第１０乃至第１２の実施例の半導体装
置では、第１の実施例または第２の実施例に記載したヴ
ィアホール３と、第５の実施例に記載したバンプ９の少
なくとも一方を有し、かつ半導体基板１の配線層と同じ
面側に素子領域が形成された半導体素子構造体のチップ
（例えば、ロジックチップやメモリーチップ）が、実装
基板の上に搭載され実装されている。半導体素子領域の
形成は、図２または図８に示す半導体構造体の製造工程
の途中に、薄膜の堆積、リソグラフィー、エッチング、
不純物ドーピングなどの半導体素子領域の形成プロセス
を挿入することで、容易に行なうことができる。
ついて説明する。第１０乃至第１２の実施例の半導体装
置では、第１の実施例または第２の実施例に記載したヴ
ィアホール３と、第５の実施例に記載したバンプ９の少
なくとも一方を有し、かつ半導体基板１の配線層と同じ
面側に素子領域が形成された半導体素子構造体のチップ
（例えば、ロジックチップやメモリーチップ）が、実装
基板の上に搭載され実装されている。半導体素子領域の
形成は、図２または図８に示す半導体構造体の製造工程
の途中に、薄膜の堆積、リソグラフィー、エッチング、
不純物ドーピングなどの半導体素子領域の形成プロセス
を挿入することで、容易に行なうことができる。
【００４４】第１０の実施例においては、図１４に示す
ように、第１の実施例と同じ構造のヴィアホール３を有
し、かつ矢印ａで示す面側に素子領域が形成された半導
体素子構造体が、チップ状にダイシングされ、半導体素
子構造体チップ１３が形成されている。そして、この半
導体素子構造体チップ１３が、一方の主面にＣｕ等の配
線層１４を有するセラミック配線基板や樹脂含浸ガラス
クロス配線基板のような配線基板１５の上に、素子領域
形成面（表面）を上向きにして搭載され、裏面に形成さ
れたヴィアホール３突出部の導体層５と、配線基板１５
の配線層１４とが、はんだバンプや金バンプのような接
続バンプ１１を介して電気的に接続されている。
ように、第１の実施例と同じ構造のヴィアホール３を有
し、かつ矢印ａで示す面側に素子領域が形成された半導
体素子構造体が、チップ状にダイシングされ、半導体素
子構造体チップ１３が形成されている。そして、この半
導体素子構造体チップ１３が、一方の主面にＣｕ等の配
線層１４を有するセラミック配線基板や樹脂含浸ガラス
クロス配線基板のような配線基板１５の上に、素子領域
形成面（表面）を上向きにして搭載され、裏面に形成さ
れたヴィアホール３突出部の導体層５と、配線基板１５
の配線層１４とが、はんだバンプや金バンプのような接
続バンプ１１を介して電気的に接続されている。
【００４５】また、第１１の実施例においては、図１５
に示すように、第２の実施例と同じ構造のヴィアホール
３を有し、矢印ａで示す面側に素子領域が形成された半
導体素子構造体チップ１３が、樹脂含浸ガラスクロス配
線基板のような配線基板１５の上に、素子領域形成面を
上向きにして搭載されている。そして、半導体素子構造
体チップ１３の裏面に形成されたヴィアホール３突出部
の開口部に、はんだやペースト状の導電性材料１６が、
印刷、ディスペンスなどの方法で供給され、この導電性
材料１６を介して、ヴィアホール３の導体層５と、配線
基板１５の配線層１４とが電気的に接続されている。
に示すように、第２の実施例と同じ構造のヴィアホール
３を有し、矢印ａで示す面側に素子領域が形成された半
導体素子構造体チップ１３が、樹脂含浸ガラスクロス配
線基板のような配線基板１５の上に、素子領域形成面を
上向きにして搭載されている。そして、半導体素子構造
体チップ１３の裏面に形成されたヴィアホール３突出部
の開口部に、はんだやペースト状の導電性材料１６が、
印刷、ディスペンスなどの方法で供給され、この導電性
材料１６を介して、ヴィアホール３の導体層５と、配線
基板１５の配線層１４とが電気的に接続されている。
【００４６】さらに、第１２の実施例においては、図１
６に示すように、第５の実施例と同じ構造のバンプ９を
有し、矢印ａで示す面側に素子領域が形成された半導体
素子構造体チップ１３が、樹脂含浸ガラスクロス配線基
板のような配線基板１５の上に、素子領域形成面を下向
きにして搭載されている。そして、半導体素子構造体チ
ップ１３のバンプ９と、対向配置された配線基板１５の
配線層１４とが、はんだバンプや金バンプのような接続
バンプ１１を介して電気的に接続されている。なお、図
１４乃至図１６において、符号１７は、ソルダーレジス
ト層のような絶縁保護層を示す。
６に示すように、第５の実施例と同じ構造のバンプ９を
有し、矢印ａで示す面側に素子領域が形成された半導体
素子構造体チップ１３が、樹脂含浸ガラスクロス配線基
板のような配線基板１５の上に、素子領域形成面を下向
きにして搭載されている。そして、半導体素子構造体チ
ップ１３のバンプ９と、対向配置された配線基板１５の
配線層１４とが、はんだバンプや金バンプのような接続
バンプ１１を介して電気的に接続されている。なお、図
１４乃至図１６において、符号１７は、ソルダーレジス
ト層のような絶縁保護層を示す。
【００４７】このように構成される第１０乃至第１２の
実施例の半導体装置においては、半導体素子構造体チッ
プ１３の電極端子にはんだ等のバンプをメッキ等により
形成しておく必要がなく、接続部材として、はんだや導
電性ペーストを印刷やディスペンス等の方法で供給する
ことにより、良好な接続を行なうことが可能である。な
お、実装用の配線基板１５として、セラミック配線基板
や樹脂含浸ガラスクロス配線基板に代って、半導体素子
構造体チップ１３と同材質のシリコン等の半導体基板を
用いる場合には、熱膨張率の差はさらに小さくなるの
で、周期的な熱負荷に対する接続部の信頼性をさらに高
めることができる。
実施例の半導体装置においては、半導体素子構造体チッ
プ１３の電極端子にはんだ等のバンプをメッキ等により
形成しておく必要がなく、接続部材として、はんだや導
電性ペーストを印刷やディスペンス等の方法で供給する
ことにより、良好な接続を行なうことが可能である。な
お、実装用の配線基板１５として、セラミック配線基板
や樹脂含浸ガラスクロス配線基板に代って、半導体素子
構造体チップ１３と同材質のシリコン等の半導体基板を
用いる場合には、熱膨張率の差はさらに小さくなるの
で、周期的な熱負荷に対する接続部の信頼性をさらに高
めることができる。
【００４８】第１３乃至第１５の実施例の半導体装置で
は、図１７乃至図１９にそれぞれ示すように、第１の実
施例または第２の実施例に記載したヴィアホール３と、
第５の実施例に記載したバンプ９の少なくとも一方を有
し、かつ半導体基板１の配線層と同じ面側に素子領域が
形成された半導体素子構造体（例えば、ロジックチップ
やメモリーチップ）が、第１の実施例に記載したヴィア
ホール構造と、第５の実施例に記載したバンプ構造の少
なくとも一方を有し、かつ半導体基板の配線層形成面と
同じ面側に素子領域が形成された半導体素子構造体チッ
プ１３（例えば、ロジックチップやメモリーチップ）の
複数個が、厚さ方向に積み重ねて配置され、ヴィアホー
ル３またはバンプ９を介して相互に電気的に接続されて
いる。
は、図１７乃至図１９にそれぞれ示すように、第１の実
施例または第２の実施例に記載したヴィアホール３と、
第５の実施例に記載したバンプ９の少なくとも一方を有
し、かつ半導体基板１の配線層と同じ面側に素子領域が
形成された半導体素子構造体（例えば、ロジックチップ
やメモリーチップ）が、第１の実施例に記載したヴィア
ホール構造と、第５の実施例に記載したバンプ構造の少
なくとも一方を有し、かつ半導体基板の配線層形成面と
同じ面側に素子領域が形成された半導体素子構造体チッ
プ１３（例えば、ロジックチップやメモリーチップ）の
複数個が、厚さ方向に積み重ねて配置され、ヴィアホー
ル３またはバンプ９を介して相互に電気的に接続されて
いる。
【００４９】これらの実施例の半導体装置では、半導体
素子の超高密度実装が実現され、極めて薄く小型で接続
信頼性の高いマルチチップモジュールが実現される。ま
た、半導体素子間の配線長が大幅に短縮されるため、信
号遅延やインダクタンスを著しく低減することができ、
超高速化が可能となる。特に、多数のメモリーチップを
積層した場合には、大容量のメモリーモジュールを得る
ことができる。
素子の超高密度実装が実現され、極めて薄く小型で接続
信頼性の高いマルチチップモジュールが実現される。ま
た、半導体素子間の配線長が大幅に短縮されるため、信
号遅延やインダクタンスを著しく低減することができ、
超高速化が可能となる。特に、多数のメモリーチップを
積層した場合には、大容量のメモリーモジュールを得る
ことができる。
【００５０】なお、以上の実施例では、半導体基板とし
てシリコン基板を使用した例について説明したが、他の
半導体材料から成る基板、例えばＧａＡｓ等の化合物半
導体の基板においても、同様にしてヴィアホール構造と
バンプ構造の少なくとも一方を形成し、これらを用いて
電気的接続を行なうことで、信頼性が高く低コストの半
導体装置を得ることができる。
てシリコン基板を使用した例について説明したが、他の
半導体材料から成る基板、例えばＧａＡｓ等の化合物半
導体の基板においても、同様にしてヴィアホール構造と
バンプ構造の少なくとも一方を形成し、これらを用いて
電気的接続を行なうことで、信頼性が高く低コストの半
導体装置を得ることができる。
【００５１】
【発明の効果】以上の説明から明らかなように、本発明
の半導体構造体によれば、半導体基板に設けられたヴィ
アホールまたはバンプを用いることで、高密度で信頼性
の高い接続を実現することができる。また、このような
半導体構造体を、半導体素子搭載用の基板として使用し
た半導体装置においては、半導体素子と基板との間の熱
膨張率の差異がほとんどないので、これらの接続部に加
わる熱応力が小さく、ボール状などのはんだバンプを設
ける必要がない。したがって、コストの大幅な低減が可
能である。
の半導体構造体によれば、半導体基板に設けられたヴィ
アホールまたはバンプを用いることで、高密度で信頼性
の高い接続を実現することができる。また、このような
半導体構造体を、半導体素子搭載用の基板として使用し
た半導体装置においては、半導体素子と基板との間の熱
膨張率の差異がほとんどないので、これらの接続部に加
わる熱応力が小さく、ボール状などのはんだバンプを設
ける必要がない。したがって、コストの大幅な低減が可
能である。
【図１】本発明の第１の実施例の半導体構造体を示す断
面図。
面図。
【図２】第１の実施例の半導体構造体の製造方法を示す
フローチャート。
フローチャート。
【図３】図２に示す製造フローの各工程での構造体の断
面図。
面図。
【図４】本発明の第２の実施例の半導体構造体を示す断
面図。
面図。
【図５】本発明の第３の実施例の半導体構造体を示す断
面図。
面図。
【図６】本発明の第４の実施例の半導体構造体を示す断
面図。
面図。
【図７】本発明の第５の実施例の半導体構造体を示す断
面図。
面図。
【図８】第５の実施例の半導体構造体の製造方法を示す
フローチャート。
フローチャート。
【図９】図８に示す製造フローの各工程での構造体の断
面図。
面図。
【図１０】本発明の第６の実施例の半導体装置の構造を
示す断面図。
示す断面図。
【図１１】本発明の第７の実施例の半導体装置の構造を
示す断面図。
示す断面図。
【図１２】本発明の第８の実施例の半導体装置の構造を
示す断面図。
示す断面図。
【図１３】本発明の第９の実施例の半導体装置の構造を
示す断面図。
示す断面図。
【図１４】本発明の第１０の実施例の半導体装置の構造
を示す断面図。
を示す断面図。
【図１５】本発明の第１１の実施例の半導体装置の構造
を示す断面図。
を示す断面図。
【図１６】本発明の第１２の実施例の半導体装置の構造
を示す断面図。
を示す断面図。
【図１７】本発明の第１３の実施例の半導体装置の構造
を示す断面図。
を示す断面図。
【図１８】本発明の第１４の実施例の半導体装置の構造
を示す断面図。
を示す断面図。
【図１９】本発明の第１５の実施例の半導体装置の構造
を示す断面図。
を示す断面図。
【符号の説明】 １………半導体基板、２………貫通孔、３………ヴィア
ホール、４………中間絶縁層、５………導体層、６……
…凹孔、７………配線層、８………突起部、９………バ
ンプ、１０………半導体チップ、１１………接続バン
プ、１２、１７………絶縁保護層、１５………配線基
板、１６………導電性材料
ホール、４………中間絶縁層、５………導体層、６……
…凹孔、７………配線層、８………突起部、９………バ
ンプ、１０………半導体チップ、１１………接続バン
プ、１２、１７………絶縁保護層、１５………配線基
板、１６………導電性材料
Claims (7)
- 【請求項１】 半導体基板と、該半導体基板の表裏を貫
通して設けられたヴィアホールとを備え、前記ヴィアホ
ールが、前記半導体基板に設けられた貫通孔の内周面に
接して形成された中間絶縁層と、該中間絶縁層の内側に
積層・形成された導体層とを有する半導体構造体であ
り、 前記ヴィアホールの一端が前記半導体基板の一方の主面
より突出して形成され、かつこのヴィアホールの突出部
の側周面において、前記導体層の外側に前記中間絶縁層
が形成された構造を有することを特徴とする半導体構造
体。 - 【請求項２】 半導体基板と、該半導体基板の少なくと
も一方の主面に配設されたバンプとを備え、前記バンプ
が、前記半導体基板と同じ半導体材料から成る突起部
と、この突起部の上に被覆・形成された中間絶縁層と、
該中間絶縁層の上に形成された導体層とを有することを
特徴とする半導体基板構造体。 - 【請求項３】 請求項１記載の半導体構造体において、 前記半導体基板の少なくとも一方の主面に配設されたバ
ンプを備え、前記バンプが、前記半導体基板と同じ半導
体材料から成る突起部と、その上に被覆・形成された中
間絶縁層と、該中間絶縁層の上に形成された導体層とを
有することを特徴とする半導体構造体。 - 【請求項４】 前記半導体基板が、所定の主面に半導体
素子領域が形成された半導体素子であることを特徴とす
る請求項１乃至３のいずれか１項記載の半導体構造体。 - 【請求項５】 請求項１乃至３のいずれか１項記載の半
導体構造体の上に、半導体素子を搭載し、電気的に接続
したことを特徴とする半導体装置。 - 【請求項６】 請求項４記載の半導体構造体を、配線基
板の上に搭載し、前記ヴィアホールまたは前記バンプを
介して電気的に接続したことを特徴とする半導体装置。 - 【請求項７】 請求項４記載の半導体構造体の複数を、
厚さ方向に積重し、前記ヴィアホールまたは前記バンプ
を介して相互に電気的に接続したことを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11108551A JP2000299408A (ja) | 1999-04-15 | 1999-04-15 | 半導体構造体および半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11108551A JP2000299408A (ja) | 1999-04-15 | 1999-04-15 | 半導体構造体および半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000299408A true JP2000299408A (ja) | 2000-10-24 |
Family
ID=14487714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11108551A Withdrawn JP2000299408A (ja) | 1999-04-15 | 1999-04-15 | 半導体構造体および半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000299408A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009295659A (ja) * | 2008-06-03 | 2009-12-17 | Oki Semiconductor Co Ltd | 基板厚み測定方法、基板、半導体装置、及び半導体装置の製造方法 |
| JP2011204979A (ja) * | 2010-03-26 | 2011-10-13 | Oki Electric Industry Co Ltd | 半導体チップ、半導体多層回路、及び、半導体チップの製造方法 |
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| JP2014504451A (ja) * | 2010-12-08 | 2014-02-20 | テッセラ，インコーポレイテッド | ウェハでのコンプライアントな相互接続 |
| US9548254B2 (en) | 2006-11-22 | 2017-01-17 | Tessera, Inc. | Packaged semiconductor chips with array |
| US9620437B2 (en) | 2010-12-02 | 2017-04-11 | Tessera, Inc. | Stacked microelectronic assembly with TSVS formed in stages and carrier above chip |
| US9640437B2 (en) | 2010-07-23 | 2017-05-02 | Tessera, Inc. | Methods of forming semiconductor elements using micro-abrasive particle stream |
| US10354942B2 (en) | 2010-09-17 | 2019-07-16 | Tessera, Inc. | Staged via formation from both sides of chip |
| JP2020178002A (ja) * | 2019-04-17 | 2020-10-29 | ローム株式会社 | 半導体装置、および半導体装置の製造方法 |
-
1999
- 1999-04-15 JP JP11108551A patent/JP2000299408A/ja not_active Withdrawn
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| JP7254602B2 (ja) | 2019-04-17 | 2023-04-10 | ローム株式会社 | 半導体装置、および半導体装置の製造方法 |
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