JP2020178002A - 半導体装置、および半導体装置の製造方法 - Google Patents
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Abstract
【課題】 多段配置された複数の半導体素子を備える構成としつつ、装置の低背化を図ることが可能な半導体装置およびその製造方法を提供する。【解決手段】 厚さ方向ｚを向く主面１０１を有する絶縁膜１０と、絶縁膜１０に配置された複数の配線２０と、複数の配線２０に接合された複数の半導体素子３０と、を備え、絶縁膜１０は、厚さ方向ｚにおいて主面１０１から離れる向きに突出し、かつ所定の方向に延びる延在区間１１１を含む堰部１１をさらに有し、複数の配線２０の各々は、主面１０１に配置された第１配線２１と、第１配線２１につながり、かつ堰部１１に配置された第２配線２２と、を有し、複数の半導体素子３０は、複数の配線２０の第１配線２１に接合された第１素子３０１と、複数の配線２０の第２配線２２に接合された第２素子３０２と、を含み、厚さ方向ｚに沿って視て、第２素子３０２は、第１素子３０１の少なくとも一部と重なっている。【選択図】 図５
Description
本発明は、多段配置された複数の半導体素子を備える半導体装置およびその製造方法に関する。
近年においては、半導体装置に要求される機能の高度化に伴い、複数の半導体素子を多段配置させた半導体装置が知られている。特許文献１には、多段配置された複数の半導体素子を備える半導体装置（特許文献１の図８参照）が知られている。これにより、当該半導体装置を対象となる配線基板に実装する際、実装面積が縮小されるという利点がある。
しかしながら、特許文献１に開示されている半導体装置は、複数の半導体素子の各々は、個々の基板に搭載された構成となっている。このため、当該半導体装置の厚さ方向において隣り合う２つの半導体素子の間には、１つの基板が介在する状態となっている。したがって、当該半導体装置においては、当該基板の存在により、半導体装置の厚さ（高さ）が増加するという課題がある。
本発明は上述の事情に鑑み、多段配置された複数の半導体素子を備える構成としつつ、装置の低背化を図ることが可能な半導体装置およびその製造方法を提供することをその課題とする。
本発明の第１の側面によれば、厚さ方向を向く主面を有する絶縁膜と、前記絶縁膜に配置された複数の配線と、前記複数の配線に接合された複数の半導体素子と、を備え、前記絶縁膜は、前記厚さ方向において前記主面から離れる向きに突出し、かつ所定の方向に延びる延在区間を含む堰部をさらに有し、前記複数の配線の各々は、前記主面に配置された第１配線と、前記第１配線につながり、かつ前記堰部に配置された第２配線と、を有し、前記複数の半導体素子は、前記複数の配線の前記第１配線に接合された第１素子と、前記複数の配線の前記第２配線に接合された第２素子と、を含み、前記厚さ方向に沿って視て、前記第２素子は、前記第１素子の少なくとも一部と重なっていることを特徴とする半導体装置が提供される。
本発明の実施において好ましくは、前記複数の半導体素子の各々は、前記主面に対向する裏面と、前記裏面に設けられた複数の電極と、を有し、前記複数の電極が、前記複数の配線に接合されている。
本発明の実施において好ましくは、前記堰部の前記延在区間は、前記厚さ方向において前記主面から離れて位置する頂面を有し、前記第２配線は、前記頂面に配置された頂部を有し、前記第２素子の前記複数の電極が、前記複数の配線の前記第２配線の前記頂部に接合されている。
本発明の実施において好ましくは、前記堰部の前記延在区間は、前記主面と前記頂面とにつながる一対の側面をさらに有し、前記一対の側面の各々は、前記主面に対して傾斜している。
本発明の実施において好ましくは、前記主面と、前記一対の側面の各々と、のなす２つの角は、ともに鈍角である。
本発明の実施において好ましくは、前記主面と、前記一対の側面の各々と、のなす２つの角の大きさは、ともに同一である。
本発明の実施において好ましくは、前記第１素子は、前記絶縁膜において前記堰部よりも内方に位置する。
本発明の実施において好ましくは、前記第１素子は、前記複数の配線の前記第１配線のいずれかを跨いでいる。
本発明の実施において好ましくは、前記堰部は、前記厚さ方向に沿って視て枠状であり、前記第１素子は、前記堰部に囲まれている。
本発明の実施において好ましくは、前記頂面の外縁は、前記厚さ方向に沿って視て矩形状であり、前記厚さ方向に沿って視て、前記第２素子は、前記第１素子の全部と重なっている。
本発明の実施において好ましくは、前記主面および前記堰部に接する封止樹脂をさらに備え、前記複数の配線、および前記複数の半導体素子は、前記封止樹脂に覆われている。
本発明の実施において好ましくは、前記絶縁膜は、前記厚さ方向に貫通し、かつ前記複数の配線の前記第１配線のいずれかの一部が埋め込まれた複数の開口をさらに有し、前記複数の開口に埋め込まれた前記複数の配線の前記第１配線の一部に個別につながる複数の端子をさらに備える。
本発明の実施において好ましくは、前記複数の端子は、前記絶縁膜において前記堰部よりも外方に位置する複数の第１端子と、前記絶縁膜において前記堰部よりも内方に位置する複数の第２端子と、を含み、前記厚さ方向に沿って視て、前記複数の第１端子は、前記絶縁膜の周縁に沿って配列されている。
本発明の実施において好ましくは、前記厚さ方向に沿って視て、前記複数の第１端子は、前記絶縁膜において前記周縁よりも内方に位置する。
本発明の実施において好ましくは、前記厚さ方向に沿って視て、前記第１素子は、前記複数の第２端子のいずれかと重なっている。
本発明の第２の側面によれば、厚さ方向を向く基面を有する基材に、前記厚さ方向において前記基面から離れる向きに突出し、かつ所定の方向に延びる区間を含む突条を形成する工程と、前記基面と同じ側を向く主面、および前記厚さ方向において前記主面から離れる向きに突出し、かつ所定の方向に延びる区間を含む堰部を有する絶縁膜を前記基材の上に形成する工程と、前記主面に配置された第１配線、および前記第１配線につながり、かつ前記堰部に配置された第２配線を有する複数の配線を形成する工程と、前記複数の配線の前記第１配線に第１素子を接合する工程と、前記複数の配線の前記第２配線に第２素子を接合する工程と、前記絶縁膜から前記基材を剥離する工程と、を備え、前記絶縁膜を形成する工程では、前記基面および前記突条に絶縁材料を付着させることにより前記堰部が形成されることを特徴とする半導体装置の製造方法が提供される。
本発明の実施において好ましくは、前記基材は、単結晶の真性半導体材料からなり、前記突条は、異方性エッチングにより形成される。
本発明にかかる半導体装置およびその製造方法によれば、多段配置された複数の半導体素子を備える構成としつつ、装置の低背化を図ることが可能となる。
本発明のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。
本発明を実施するための形態（以下「実施形態」という。）について、添付図面に基づいて説明する。
図１〜図１１に基づき、本発明の一実施形態にかかる半導体装置Ａ１０について説明する。半導体装置Ａ１０は、絶縁膜１０、複数の配線２０、複数の半導体素子３０、封止樹脂４０、複数の端子５１、および複数のダミー端子５２を備える。これらの図が示す半導体装置Ａ１０は、音響機器などの制御に用いられる。半導体装置Ａ１０は、制御対象となる音響機器などの配線基板に表面実装される樹脂パッケージ形式によるものである。当該パッケージ形式は、ＱＦＮ（quad flat non-leaded package）である。ここで、図１は、理解の便宜上、封止樹脂４０を透過している。図２は、理解の便宜上、図１に対して複数の半導体素子３０の第２素子３０２（詳細は後述）を透過している。図３は、理解の便宜上、図１に対して複数の半導体素子３０を透過している。図２および図３において透過した複数の半導体素子３０をそれぞれ想像線（二点鎖線）で示している。また、図３において、Ｖ−Ｖ線およびＶＩ−ＶＩ線をそれぞれ一点鎖線で示している。
半導体装置Ａ１０の説明においては、半導体装置Ａ１０の厚さ（高さ）に沿った方向を「厚さ方向ｚ」と呼ぶ。厚さ方向ｚに対して直交する方向を「第１方向ｘ」と呼ぶ。厚さ方向ｚおよび第１方向ｘの双方に対して直交する方向を「第２方向ｙ」と呼ぶ。図１に示すように、半導体装置Ａ１０は、厚さ方向ｚに沿って視て矩形状である。
絶縁膜１０は、図１〜図６に示すように、主面１０１、実装面１０２、周縁１０３、堰部１１を有する。絶縁膜１０は、図５および図６に示すように、複数の開口１２、および複数のダミー開口１３をさらに有する。絶縁膜１０は、たとえばポリイミドを含む材料からなる。
図５および図６に示すように、主面１０１は、厚さ方向ｚにおいて一方側を向く。主面１０１は、複数の半導体素子３０、および封止樹脂４０に対向している。実装面１０２は、厚さ方向ｚにおいて他方側を向く。このため、主面１０１および実装面１０２は、厚さ方向ｚにおいて互いに反対側を向く。実装面１０２は、半導体装置Ａ１０の外部に対して露出している。半導体装置Ａ１０を配線基板に表面実装させた際、実装面１０２は、当該配線基板に対向する。図１〜図４に示すように、周縁１０３は、厚さ方向ｚに沿って視て絶縁膜１０の外周に位置する縁を指す。半導体装置Ａ１０においては、周縁１０３は、矩形状をなしている。
図５および図６に示すように、堰部１１は、厚さ方向ｚにおいて主面１０１から離れる向きに突出している。実装面１０２から視て、堰部１１は、実装面１０２から凹む溝をなしている。図１〜図３に示すように、堰部１１は、所定の方向に延びる延在区間１１１を含む。半導体装置Ａ１０においては、延在区間１１１は、一対の第１区間１１１Ａ、および一対の第２区間１１１Ｂにより構成されている。一対の第１区間１１１Ａは、ともに第１方向ｘに延び、かつ第２方向ｙにおいて互いに離間している。一対の第２区間１１１Ｂは、ともに第２方向ｙに延び、かつ第１方向ｘにおいて互いに離間している。これにより、堰部１１は、厚さ方向ｚに沿って視て枠状である。
図９および図１１に示すように、堰部１１の延在区間１１１は、頂面１１２、および一対の側面１１３を有する。頂面１１２は、厚さ方向ｚにおいて主面１０１から離れて位置する。頂面１１２は、主面１０１に対して平行である。半導体装置Ａ１０においては、頂面１１２の外縁は、厚さ方向ｚに沿って視て矩形状である。一対の側面１１３は、主面１０１と頂面１１２とにつながっている。一対の側面１１３は、延在区間１１１が延びる方向に対して互いに離間している。一対の側面１１３の各々は、主面１０１に対して傾斜している。主面１０１と、一対の側面１１３の各々とのなす２つの角αは、ともに鈍角である。当該２つの角αの大きさは、ともに同一である。半導体装置Ａ１０においては、当該２つの角αの各々の大きさは、約１２５°である。
図５、図６、図９および図１１に示すように、複数の開口１２は、絶縁膜１０を厚さ方向ｚに貫通している。複数の開口１２の各々は、厚さ方向ｚに沿って視て矩形状である。複数の開口１２は、絶縁膜１０において堰部１１よりも外方および内方の双方に位置する。
図６に示すように、複数のダミー開口１３は、絶縁膜１０を厚さ方向ｚに貫通している。複数のダミー開口１３の各々は、厚さ方向ｚに沿って視て矩形状である。複数のダミー開口１３は、絶縁膜１０において堰部１１よりも外方および内方の双方に位置する。
複数の配線２０は、図５および図６に示すように、絶縁膜１０に配置されている。複数の絶縁膜１０は、複数の半導体素子３０と、半導体装置Ａ１０が実装される配線基板との導電経路の一部を構成している。図９〜図１１に示すように、複数の配線２０の各々は、下地層２０１およびめっき層２０２から構成される。下地層２０１は、絶縁膜１０の主面１０１に接している。下地層２０１は、主面１０１に接するバリア層と、当該バリア層に積層されたシード層とから構成される。バリア層は、たとえばチタン（Ｔｉ）からなる。シード層は、たとえば銅（Ｃｕ）からなる。めっき層２０２は、下地層２０１に積層されている。複数の配線２０の各々において、めっき層２０２が主たる導電経路となる。めっき層２０２は、たとえば銅からなる。
図３、および図５〜図８に示すように、複数の配線２０の各々は、第１配線２１および第２配線２２を有する。
図３、および図５〜図８に示すように、第１配線２１は、絶縁膜１０の主面１０１に配置されている。複数の配線２０の第１配線２１は、絶縁膜１０において堰部１１よりも外方および内方の双方に位置する。図５、図６、図９および図１１に示すように、複数の配線２０の第１配線２１のいずれかの一部は、絶縁膜１０の複数の開口１２のいずれかに埋め込まれている。
図３、および図５〜図７に示すように、第２配線２２は、絶縁膜１０の堰部１１に配置されている。第２配線２２は、第１配線２１につながっている。図９および図１１に示すように、第２配線２２は、頂部２２１および側部２２２を有する。頂部２２１は、堰部１１の頂面１１２に配置されている。側部２２２は、堰部１１の一対の側面１１３の少なくともいずれかに配置されている。側部２２２の厚さ方向ｚの一端は、頂部２２１につながっている。あわせて、側部２２２の厚さ方向ｚの他端は、第１配線２１につながっている。
複数の半導体素子３０は、図５および図６に示すように、複数の配線２０に接合されている。図１、図２、および図４〜図６に示すように、複数の半導体素子３０の各々は、裏面３１、および複数の電極３２を有する。裏面３１は、絶縁膜１０の主面１０１に対向している。図９〜図１１に示すように、複数の電極３２は、裏面３１に設けられている。
図３、および図５〜図１１に示すように、複数の配線２０には、複数の電極３２の配置形態に対応した複数の接合層２９が設けられている。複数の接合層２９は、いずれも導電材料からなる。複数の接合層２９の各々は、たとえば、複数の配線２０のめっき層２０２に接する方からニッケル（Ｎｉ）層、錫（Ｓｎ）を含む合金層の順に積層された複数の金属層から構成される。当該合金層は、たとえば、錫−銀（Ａｇ）系合金、または錫−アンチモン（Ｓｂ）系合金からなる。図９〜図１１に示すように、複数の電極３２は、複数の接合層２９を介して複数の配線２０に接合されている。これにより、複数の半導体素子３０は、複数の配線２０に接合された構成となる。すなわち、複数の半導体素子３０は、いずれもフリップチップ実装型の素子である。
図１〜図６に示すように、半導体装置Ａ１０においては、複数の半導体素子３０は、２つの第１素子３０１と、第２素子３０２とを含む。２つの第１素子３０１と、第２素子３０２とには、いずれも集積回路が構成されている。
図５に示すように、２つの第１素子３０１の各々は、複数の配線２０の第１配線２１に接合されている。半導体装置Ａ１０においては、２つの第１素子３０１は、ＤＲＡＭ（Dynamic Random Access Memory）が構成された第１素子３０１と、デジタルシグナルプロセッサが構成された第１素子３０１とからなる。図１〜図４に示すように、２つの第１素子３０１は、いずれも絶縁膜１０において堰部１１よりも内方に位置する。半導体装置Ａ１０においては、２つの第１素子３０１は、厚さ方向ｚに沿って視て枠状である堰部１１に囲まれている。また、図３、図５および図６に示すように、２つの第１素子３０１の各々は、複数の配線２０の第１配線２１のいずれかを跨いでいる。
図９および図１１に示すように、第２素子３０２は、複数の配線２０の第２配線２２の頂部２２１に接合されている。半導体装置Ａ１０においては、第２素子３０２には、ＣＰＵ（Central Processing Unit）が構成されている。図１および図４に示すように、厚さ方向ｚに沿って視て、第２素子３０２は、２つの第１素子３０１の少なくとも一部と重なっている。半導体装置Ａ１０においては、厚さ方向ｚに沿って視て、第２素子３０２は、２つの第１素子３０１の全部と重なっている。
封止樹脂４０は、図５および図６に示すように、絶縁膜１０の主面１０１および堰部１１に接している。封止樹脂４０は、複数の配線２０、および複数の半導体素子３０を覆っている。封止樹脂４０は、たとえば黒色のエポキシ樹脂を含む絶縁材料からなる。
複数の端子５１は、図５、図６、図９および図１１に示すように、絶縁膜１０の複数の開口１２に埋め込まれた複数の配線２０の第１配線２１の一部に個別につながっている。これにより、複数の端子５１の各々は、複数の配線２０を介して、複数の半導体素子３０の少なくともいずれかに導通している。複数の端子５１は、半導体装置Ａ１０の外部に対して露出している。複数の端子５１がハンダを介して配線基板に接合されることによって、半導体装置Ａ１０は、当該配線基板に実装される。複数の端子５１の各々は、たとえば、複数の配線２０の第１配線２１に接する方からニッケル層、パラジウム（Ｐｄ）層、金（Ａｕ）層の順に積層された複数の金属層から構成される。
図２〜図６に示すように、複数の端子５１は、複数の第１端子５１１、および複数の第２端子５１２を含む。複数の第１端子５１１は、絶縁膜１０において堰部１１よりも外方に位置する。厚さ方向ｚに沿って視て、複数の第１端子５１１は、絶縁膜１０の周縁１０３よりも内方に位置する。複数の第１端子５１１は、周縁１０３に沿って配列されている。複数の第２端子５１２は、絶縁膜１０において堰部１１よりも内方に位置する。半導体装置Ａ１０においては、複数の第２端子５１２は、厚さ方向ｚに沿って視て枠状である堰部１１に囲まれている。厚さ方向ｚに沿って視て、２つの第１素子３０１の各々は、複数の第２端子５１２のいずれかと重なっている。
複数のダミー端子５２は、図３、図４および図６に示すように、絶縁膜１０の複数のダミー開口１３に個別に配置されている。複数のダミー端子５２の各々は、複数の配線２０のつながっていない。このため、複数のダミー端子５２の各々は、複数の半導体素子３０のいずれにも導通していない。複数のダミー端子５２は、封止樹脂４０に接している。複数のダミー端子５２は、半導体装置Ａ１０の外部に対して露出している。複数のダミー端子５２の各々は、たとえば、封止樹脂４０に接する方から、銅層、チタン層、ニッケル層、パラジウム層、金層の順に積層された複数の金属層から構成される。
次に、図１２〜図２４に基づき、半導体装置Ａ１０の製造方法の一例について説明する。なお、図１２〜図２４の断面位置は、図５の断面位置と同一である。また、半導体装置Ａ１０の製造方法の説明においては、後述する基材８０の厚さに沿った方向を「厚さ方向ｚ」と呼ぶ。
最初に、図１２に示すように、基材８０の基面８０１および裏面８０２にマスク層８９を形成する。基材８０は、単結晶の真性半導体材料からなる。本製造方法の一例においては、基材８０は、シリコン（Ｓｉ）ウエハである。基面８０１および裏面８０２は、厚さ方向ｚにおいて互いに反対側を向く。基材８０の結晶構造に基づく基面８０１および裏面８０２の面方位は、ともに（１００）面である。マスク層８９は、厚さが０．５μｍ〜１．０μｍの酸化膜（ＳｉＯ2）からなる。基面８０１に形成されたマスク層８９には、厚さ方向ｚに貫通する開口８９１が設けられている。マスク層８９の形成にあたっては、まず、基面８０１および裏面８０２に、熱酸化法により酸化膜を形成する。次いで、リソグラフィパターニングと、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）とにより、基面８０１に形成された酸化膜を部分除去する。ここで除去された部分が、開口８９１となる。最後に、リソグラフィパターニングで用いたレジストを除去する。これにより、基面８０１および裏面８０２にマスク層８９が形成される。
次いで、図１３に示すように、厚さ方向ｚにおいて基面８０１から離れる向きに突出し、かつ所定の方向に延びる区間を含む突条８０３を基材８０に形成する。図１３においては、突条８０３は、第１方向ｘに延びている。突条８０３は、異方性エッチングにより形成される。当該異方性エッチングには、水酸化カリウム（ＫＯＨ）水溶液が用いられる。突条８０３を形成した後、図１２に示す工程において形成されたマスク層８９を全て除去する。マスク層８９は、フッ化水素酸（ＨＦ）を用いたウエットエッチングにより除去される。
次いで、図１４に示すように、基材８０の上に絶縁膜８１を形成する。絶縁膜８１は、主面８１１、堰部８１２、および複数の開口８１３を有する。主面８１１は、基材８０の基面８０１と同じ側を向く。堰部８１２は、厚さ方向ｚに主面８１１から離れる向きに突出し、かつ所定の方向に延びる区間を含む。図１４においては、堰部８１２は、第１方向ｘに延びている。複数の開口８１３は、絶縁膜８１を厚さ方向に貫通している。複数の開口８１３の各々から、基面８０１の一部の領域が露出している。絶縁膜８１の形成にあたっては、まず、基面８０１、および基材８０の突条８０３に絶縁材料を付着させる。これにより、堰部８１２が形成される。すなわち、突条８０３が堰部８１２を形成するための金型をなす。当該絶縁材料は、感光性ポリイミドである。当該絶縁材料の付着は、スピンコータを用いることでなされる。次いで、当該絶縁材料にリソグラフィパターニングを施す。これにより、複数の開口８１３が形成される。最後に、リソグラフィパターニングで用いたレジストを除去する。以上により、絶縁膜８１が形成される。
次いで、図１５〜図１８に基づき、複数の配線２０を形成する工程と、複数の接合層２９を形成する工程とを説明する。複数の配線２０の各々は、第１配線２１および第２配線２２を有する。第１配線２１は、絶縁膜８１の主面８１１に配置されている。第２配線２２は、第１配線２１につながり、かつ堰部８１２に配置されている。
まず、図１５に示すように、絶縁膜８１の主面８１１および堰部８１２を覆う下地層８２１を形成する。下地層８２１は、スパッタリング法により主面８１１および堰部８１２を覆うバリア層を成膜させた後、スパッタリング法により当該バリア層にシード層を積層させることにより形成される。なお、当該バリア層は、厚さが１００ｎｍ〜３００ｎｍのチタンからなる。当該シード層は、厚さが２００ｎｍ〜６００ｎｍの銅からなる。本工程においては、絶縁膜８１の複数の開口８１３の各々に、下地層８２１の一部が収容される。当該下地層８２１は、基材８０の基面８０１に接している。
次いで、図１６に示すように、下地層８２１の上に複数のめっき層８２２を形成する。複数のめっき層８２２は、リソグラフィパターニングを経た後、下地層８２１を導電経路とした電解めっきにより形成される。なお、複数のめっき層８２２は、厚さが２０μｍ〜３０μｍの銅からなる。
次いで、図１７に示すように、絶縁膜８１の主面８１１に位置する複数のめっき層８２２の上と、絶縁膜８１の堰部８１２に位置する複数のめっき層８２２の上とに、複数の接合層２９を形成する。複数の接合層２９は、リソグラフィパターニングを経た後、下地層８２１、および複数のめっき層８２２を導電経路とした電解めっきにより形成される。複数の接合層２９の各々の形成にあたっては、複数のめっき層８２２の上にニッケル層を析出させた後、当該ニッケル層の上に錫を含む合金層を析出させることにより形成される。
最後に、図１８に示すように、下地層８２１を部分除去する。下地層８２１の除去対象は、複数のめっき層８２２が積層されていない部分である。下地層８２１は、硫酸（Ｈ2ＳＯ4）および過酸化水素（Ｈ2Ｏ2）の混合溶液を用いたウエットエッチングにより除去される。本工程を経ることにより、絶縁膜８１の主面８１１に位置する残存した下地層８２１と、これに積層された複数のめっき層８２２とが、複数の配線２０の第１配線２１となる。あわせて、絶縁膜８１の堰部８１２に位置する残存した下地層８２１と、これに積層された複数のめっき層８２２とが、複数の配線２０の第２配線２２となる。以上により、複数の配線２０、および複数の接合層２９が形成される。
次いで、図１９に示すように、複数の配線２０の第１配線２１に２つの第１素子３０１を接合する。本工程では、フリップチップボンディングにより２つの第１素子３０１を接合する。まず、コレットを用いて、２つの第１素子３０１の各々に設けられた複数の電極３２（図１９では図示略）を、複数の配線２０の第１配線２１に配置された複数の接合層２９に仮付けする。次いで、リフローにより当該複数の接合層２９を溶融させる。最後に、冷却により当該複数の接合層２９を固化させることにより、２つの第１素子３０１の接合が完了する。
次いで、図２０に示すように、複数の配線２０の第２配線２２に第２素子３０２を接合する。本工程では、フリップチップボンディングにより第２素子３０２を接合する。まず、コレットを用いて、第２素子３０２に設けられた複数の電極３２（図２０では図示略）を、複数の配線２０の第２配線２２に配置された複数の接合層２９に仮付けする。次いで、リフローにより当該複数の接合層２９を溶融させる。最後に、冷却により当該複数の接合層２９を固化させることにより、第２素子３０２の接合が完了する。
次いで、図２１に示すように、絶縁膜８１の主面８１１および堰部８１２に接する封止樹脂８３を形成する。封止樹脂８３は、コンプレッション成型により形成される。本工程により、複数の配線２０、２つの第１素子３０１、および第２素子３０２が封止樹脂８３に覆われる。
次いで、図２２に示すように、絶縁膜８１から基材８０を剥離する。本工程では、図２０に示す基材８０の基面８０１に空気を流通させることにより、絶縁膜８１から基材８０を剥離することができる。本工程により、絶縁膜８１の複数の開口８１３から、複数の配線２０の第１配線２１の一部が露出する。
次いで、図２３に示すように、絶縁膜８１から露出する複数の配線２０の第１配線２１の一部に接する複数の端子５１を形成する。複数の端子５１は、無電解めっきにより形成される。複数の接合層２９の各々の形成にあたっては、複数の配線２０の第１配線２１の一部の上にニッケル層、パラジウム層、金層の順にそれぞれ析出させることにより形成される。
最後に、図２４に示すように、絶縁膜８１および封止樹脂８３を切断線ＣＬに沿ってダイシングブレードなどで切断することにより、複数の個片に分割する。当該個片には、２つの第１素子３０１、および第２素子３０２が含まれるようにする。本工程を経て、個片となった絶縁膜８１が絶縁膜１０となり、かつ個片となった封止樹脂８３が封止樹脂４０となる。以上の工程を経ることにより、半導体装置Ａ１０が製造される。
次に、半導体装置Ａ１０、および半導体装置Ａ１０の製造方法の作用効果について説明する。
半導体装置Ａ１０は、厚さ方向ｚにおいて主面１０１から離れる向きに突出し、かつ所定の方向に延びる延在区間１１１を含む堰部１１を有する絶縁膜１０と、第１素子３０１および第２素子３０２を含む複数の半導体素子３０とを備える。第１素子３０１は、絶縁膜１０の主面１０１に配置された複数の配線２０の第１配線２１に接合されている。第２素子３０２は、堰部１１に配置された複数の配線２０の第２配線２２に接合されている。厚さ方向ｚに沿って視て、第２素子３０２は、第１素子３０１の少なくとも一部と重なっている。これにより、第１素子３０１および第２素子３０２は、同一の絶縁膜１０において多段配置された構成となる。このため、半導体装置Ａ１０においては、厚さ方向ｚにおいて第１素子３０１と第２素子３０２との間に基板が介在する構成ではないことから、第１素子３０１と第２素子３０２との間の厚さ方向ｚの間隔を極力縮小することができる。したがって、半導体装置Ａ１０によれば、多段配置された複数の半導体素子３０を備える構成としつつ、半導体装置Ａ１０の低背化を図ることが可能となる。
複数の半導体素子３０の各々は、絶縁膜１０の主面１０１に対向する裏面３１に設けられた複数の電極３２を有する。複数の電極３２が、複数の配線２０に接合されている。これにより、複数の半導体素子３０は、複数の配線２０に対してフリップチップ実装された構成となるため、厚さ方向ｚに沿って視た半導体装置Ａ１０の寸法を極力縮小することができる。
絶縁膜１０の堰部１１の延在区間１１１は、厚さ方向ｚにおいて絶縁膜１０の主面１０１から離れて位置する頂面１１２を有する。第２素子３０２の複数の電極３２は、頂面１１２に位置する複数の配線２０の第２配線２２の頂部２２１に接合されている。これにより、第１素子３０１と第２素子３０２との間の厚さ方向ｚの間隔を極力縮小しつつ、第２素子３０２が第１素子３０１に干渉することを回避できる。
絶縁膜１０の堰部１１の延在区間１１１は、絶縁膜１０の主面１０１と、延在区間１１１の頂面１１２とにつながる一対の側面１１３を有する。一対の側面１１３は、主面１０１に対して傾斜している。主面１０１と、一対の側面１１３の各々とのなす２つの角αは、ともに鈍角である。これにより、図１５〜図１８に示す半導体装置Ａ１０の製造工程において、複数の配線２０の第２配線２２を、スパッタリング法および電解めっきにより効率よく形成することができる。
絶縁膜１０の堰部１１は、厚さ方向ｚに沿って視て枠状である。あわせて、堰部１１の延在区間１１１の頂面１１２の外縁は、厚さ方向ｚに沿って視て矩形状である。複数の半導体素子３０の各々は、一般的に厚さ方向ｚに沿って視て矩形状である。したがって、本構成により、半導体装置Ａ１０の製造工程において、より安定した状態で第２素子３０２を複数の配線２０の第２配線２２に接合することができる。
第１素子３０１は、堰部１１に囲まれている。あわせて、第２素子３０２は、第１素子３０１の全部と重なっている。本構成は、厚さ方向ｚに沿って視た半導体装置Ａ１０の寸法を極力縮小する上で効果的である。
半導体装置Ａ１０は、絶縁膜１０の複数の開口１２に埋め込まれた複数の配線２０の第１配線２１の一部に個別につながる複数の端子５１をさらに備える。複数の端子５１は、絶縁膜１０において堰部１１よりも外方に位置する複数の第１端子５１１と、絶縁膜１０において堰部１１よりも内方に位置する複数の第２端子５１２とを含む。これにより、厚さ方向ｚに沿って視た絶縁膜１０の所定の寸法において、より多くの複数の端子５１を配置することができる。また、複数の第１端子５１１は、絶縁膜１０の周縁１０３に沿って配置されている。これにより、厚さ方向ｚに沿って視た絶縁膜１０の寸法拡大を抑えることができる。
厚さ方向ｚに沿って視て、複数の第１端子５１１は、絶縁膜１０において周縁１０３よりも内方に位置する。これにより、図２４に示す半導体装置Ａ１０の製造工程において、絶縁膜８１および封止樹脂８３を切断することにより個片にする際、複数の第１端子５１１に欠損が発生することを防止できる。
絶縁膜１０において堰部１１よりも内方に位置する第１素子３０１は、厚さ方向ｚに沿って視て複数の第２端子５１２のいずれかと重なり、かつ複数の配線２０の第１配線２１のいずれかを跨いでいる。これにより、厚さ方向ｚに沿って視た堰部１１よりも内方に位置する絶縁膜１０の主面１０１の領域の面積拡大を抑えることができる。
半導体装置Ａ１０の製造方法においては、厚さ方向ｚにおいて基面８０１から離れる向きに突出し、かつ所定の方向に延びる区間を含む突条８０３を基材８０に形成する工程と、堰部８１２を有する絶縁膜８１を形成する工程とを備える。絶縁膜８１を形成する工程では、基材８０の基面８０１および突条８０３に絶縁材料を付着させることにより、厚さ方向ｚにおいて主面８１１から離れる向きに突出し、かつ所定の方向に延びる区間を含む堰部８１２が形成される。したがって、半導体装置Ａ１０の製造方法によれば、堰部１１を有する絶縁膜１０を備える半導体装置Ａ１０を製造することが可能である。また、基材８０を土台とすることにより、絶縁膜８１の厚さを極力小としつつ、複数の配線２０を形成する工程と、複数の配線２０に第１素子３０１と第２素子３０２とをそれぞれ接合する工程とを、ともに安定した状態でなすことができる。
基材８０は、単結晶の真性半導体材料からなる。基材８０の突条８０３は、異方性エッチングにより形成される。これにより、半導体装置Ａ１０の絶縁膜１０の堰部１１の延在区間１１１の一対の側面１１３は、絶縁膜１０の主面１０１に対して傾斜したものとなる。あわせて、主面１０１と、一対の側面１１３の各々とのなす２つの角αは、ともに鈍角となり、かつ２つの角αの大きさは、ともに同一となる。
本発明は、先述した実施形態に限定されるものではない。本発明の各部の具体的な構成は、種々に設計変更自在である。
Ａ１０：半導体装置
１０：絶縁膜
１０１：主面
１０２：実装面
１０３：周縁
１１：堰部
１１１：延在区間
１１１Ａ：第１区間
１１１Ｂ：第２区間
１１２：頂面
１１３：側面
１２：開口
１３：ダミー開口
２０：配線
２０１：下地層
２０２：めっき層
２１：第１配線
２２：第２配線
２２１：頂部
２２２：側部
２９：接合層
３０：半導体素子
３０１：第１素子
３０２：第２素子
３１：裏面
３２：電極
４０：封止樹脂
５１：端子
５１１：第１端子
５１２：第２端子
５２：ダミー端子
８０：基材
８０１：基面
８０２：裏面
８０３：突条
８１：絶縁膜
８１１：主面
８１２：堰部
８１３：開口
８２１：下地層
８２２：めっき層
８３：封止樹脂
８９：マスク層
８９１：開口
α：角
ＣＬ：切断線
ｚ：厚さ方向
ｘ：第１方向
ｙ：第２方向
１０：絶縁膜
１０１：主面
１０２：実装面
１０３：周縁
１１：堰部
１１１：延在区間
１１１Ａ：第１区間
１１１Ｂ：第２区間
１１２：頂面
１１３：側面
１２：開口
１３：ダミー開口
２０：配線
２０１：下地層
２０２：めっき層
２１：第１配線
２２：第２配線
２２１：頂部
２２２：側部
２９：接合層
３０：半導体素子
３０１：第１素子
３０２：第２素子
３１：裏面
３２：電極
４０：封止樹脂
５１：端子
５１１：第１端子
５１２：第２端子
５２：ダミー端子
８０：基材
８０１：基面
８０２：裏面
８０３：突条
８１：絶縁膜
８１１：主面
８１２：堰部
８１３：開口
８２１：下地層
８２２：めっき層
８３：封止樹脂
８９：マスク層
８９１：開口
α：角
ＣＬ：切断線
ｚ：厚さ方向
ｘ：第１方向
ｙ：第２方向
Claims (17)
- 厚さ方向を向く主面を有する絶縁膜と、
前記絶縁膜に配置された複数の配線と、
前記複数の配線に接合された複数の半導体素子と、を備え、
前記絶縁膜は、前記厚さ方向において前記主面から離れる向きに突出し、かつ所定の方向に延びる延在区間を含む堰部をさらに有し、
前記複数の配線の各々は、前記主面に配置された第１配線と、前記第１配線につながり、かつ前記堰部に配置された第２配線と、を有し、
前記複数の半導体素子は、前記複数の配線の前記第１配線に接合された第１素子と、前記複数の配線の前記第２配線に接合された第２素子と、を含み、
前記厚さ方向に沿って視て、前記第２素子は、前記第１素子の少なくとも一部と重なっていることを特徴とする、半導体装置。 - 前記複数の半導体素子の各々は、前記主面に対向する裏面と、前記裏面に設けられた複数の電極と、を有し、
前記複数の電極が、前記複数の配線に接合されている、請求項１に記載の半導体装置。 - 前記堰部の前記延在区間は、前記厚さ方向において前記主面から離れて位置する頂面を有し、
前記第２配線は、前記頂面に配置された頂部を有し、
前記第２素子の前記複数の電極が、前記複数の配線の前記第２配線の前記頂部に接合されている、請求項２に記載の半導体装置。 - 前記堰部の前記延在区間は、前記主面と前記頂面とにつながる一対の側面をさらに有し、
前記一対の側面の各々は、前記主面に対して傾斜している、請求項３に記載の半導体装置。 - 前記主面と、前記一対の側面の各々と、のなす２つの角は、ともに鈍角である、請求項４に記載の半導体装置。
- 前記主面と、前記一対の側面の各々と、のなす２つの角の大きさは、ともに同一である、請求項５に記載の半導体装置。
- 前記第１素子は、前記絶縁膜において前記堰部よりも内方に位置する、請求項５または６に記載の半導体装置。
- 前記第１素子は、前記複数の配線の前記第１配線のいずれかを跨いでいる、請求項７に記載の半導体装置。
- 前記堰部は、前記厚さ方向に沿って視て枠状であり、
前記第１素子は、前記堰部に囲まれている、請求項７または８に記載の半導体装置。 - 前記頂面の外縁は、前記厚さ方向に沿って視て矩形状であり、
前記厚さ方向に沿って視て、前記第２素子は、前記第１素子の全部と重なっている、請求項９に記載の半導体装置。 - 前記主面および前記堰部に接する封止樹脂をさらに備え、
前記複数の配線、および前記複数の半導体素子は、前記封止樹脂に覆われている、請求項７ないし１０のいずれかに記載の半導体装置。 - 前記絶縁膜は、前記厚さ方向に貫通し、かつ前記複数の配線の前記第１配線のいずれかの一部が埋め込まれた複数の開口をさらに有し、
前記複数の開口に埋め込まれた前記複数の配線の前記第１配線の一部に個別につながる複数の端子をさらに備える、請求項１１に記載の半導体装置。 - 前記複数の端子は、前記絶縁膜において前記堰部よりも外方に位置する複数の第１端子と、前記絶縁膜において前記堰部よりも内方に位置する複数の第２端子と、を含み、
前記厚さ方向に沿って視て、前記複数の第１端子は、前記絶縁膜の周縁に沿って配列されている、請求項１２に記載の半導体装置。 - 前記厚さ方向に沿って視て、前記複数の第１端子は、前記絶縁膜において前記周縁よりも内方に位置する、請求項１３に記載の半導体装置。
- 前記厚さ方向に沿って視て、前記第１素子は、前記複数の第２端子のいずれかと重なっている、請求項１３または１４に記載の半導体装置。
- 厚さ方向を向く基面を有する基材に、前記厚さ方向において前記基面から離れる向きに突出し、かつ所定の方向に延びる区間を含む突条を形成する工程と、
前記基面と同じ側を向く主面、および前記厚さ方向において前記主面から離れる向きに突出し、かつ所定の方向に延びる区間を含む堰部を有する絶縁膜を前記基材の上に形成する工程と、
前記主面に配置された第１配線、および前記第１配線につながり、かつ前記堰部に配置された第２配線を有する複数の配線を形成する工程と、
前記複数の配線の前記第１配線に第１素子を接合する工程と、
前記複数の配線の前記第２配線に第２素子を接合する工程と、
前記絶縁膜から前記基材を剥離する工程と、を備え、
前記絶縁膜を形成する工程では、前記基面および前記突条に絶縁材料を付着させることにより前記堰部が形成されることを特徴とする、半導体装置の製造方法。 - 前記基材は、単結晶の真性半導体材料からなり、
前記突条は、異方性エッチングにより形成される、請求項１６に記載の半導体装置の製造方法。
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| JP2006196865A (ja) * | 2004-12-15 | 2006-07-27 | Shinko Electric Ind Co Ltd | 電子部品実装構造体及びその製造方法 |
| JP2016157901A (ja) * | 2015-02-26 | 2016-09-01 | ローム株式会社 | 電子装置 |
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|---|---|---|---|---|
| JP2000299408A (ja) * | 1999-04-15 | 2000-10-24 | Toshiba Corp | 半導体構造体および半導体装置 |
| JP2006196865A (ja) * | 2004-12-15 | 2006-07-27 | Shinko Electric Ind Co Ltd | 電子部品実装構造体及びその製造方法 |
| JP2016157901A (ja) * | 2015-02-26 | 2016-09-01 | ローム株式会社 | 電子装置 |
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