JP7326115B2 - 端子、半導体装置、およびこれらの製造方法 - Google Patents

Description

本実施形態は、端子、半導体装置、およびこれらの製造方法に関する。

近年、ＳＯＮパッケージ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｎｏｎ－ｌｅａｄｅｄ ｐａｃｋａｇｅ）及びＱＦＮパッケージ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ－ｌｅａｄｅｄ ｐａｃｋａｇｅ）などのリードレスパッケージ型の半導体装置が存在する。リードレスパッケージ型の半導体装置は、半導体素子を封止した封止樹脂から外部接続用の端子が突出していないため、半導体装置の小型化及び薄型化に有利である。

リードレスパッケージ型の半導体装置は、例えば、半導体素子と、リードフレームと、封止樹脂と、を備えており、リードフレームは、ダイパッド部及び複数のリード部を有する。ダイパッド部は、半導体素子を支持している。複数のリード部は、それぞれ、金属配線を介して半導体素子と電気的に接続され、半導体装置を電子機器などの回路基板に実装する際の上記外部接続用の端子である。封止樹脂は半導体素子を覆う。このような半導体装置の製造には、例えばＭＡＰ（Ｍｏｌｄｅｄ Ａｒｒａｙ Ｐａｃｋａｇｉｎｇ）方式が用いられる。当該ＭＡＰ方式では、リードフレーム上で複数の半導体素子を封止樹脂により一括して封止した後に、ダイシングによって半導体素子を１つずつ備えた個片に切り分ける。

特開２００１－２５７３０４号公報

外部接続用の端子であるリードフレームが、例えば、銅からなる場合、銅が酸化してしまうことではんだ等の導電性接合材との密着不良が生じることがある。また、車載用途の場合、銅を厚く形成する必要があるが銅を厚くしすぎると支持部材が反ってしまい、封止樹脂との密着不良が生じることがある。このような密着不良は、半導体装置の歩留まりの低下及び動作不良の原因となる。

本実施形態は、密着不良を抑制し、信頼性を確保した外部接続用の端子を提供する。また、本実施の他の形態は、当該端子を備えた半導体装置を提供する。さらに、本実施の他の形態は、当該端子の製造方法を提供する。

本実施形態の一態様は、第１導電層と、前記第１導電層上の配線層と、前記配線層上の第２導電層と、前記第１導電層の底面、前記配線層の側面、前記第２導電層の側面の一部、及び前記第２導電層の底面の一部と接する導電性接合層と、を備え、前記第２導電層の端部は、前記第１導電層の端部及び前記配線層の端部より突出しており、前記導電性接合層は、前記第２導電層の端部の底面と接する端子である。

また、本実施形態の他の一態様は、端子と、前記端子と電気的に接続する半導体素子と、前記端子及び前記半導体素子を覆う樹脂と、を備え、前記端子は、第１導電層と、第２導電層と、前記第１導電層及び前記第２導電層の間の配線層と、前記第１導電層、前記配線層、及び前記第２導電層と接する導電性接合層と、を備え、前記第２導電層の端部は、前記第１導電層の端部及び前記配線層の端部より突出しており、前記導電性接合層は、前記第２導電層の端部と接する半導体装置である。

また、本実施形態の他の一態様は、第１導電層を形成し、前記第１導電層を覆う第１樹脂を形成し、前記第１樹脂を研削して前記第１導電層の上面を露出させ、前記第１導電層上で接する配線層を形成し、前記配線層上に第２導電層を形成し、前記第１樹脂、前記配線層、及び前記第２導電層を覆う第２樹脂を形成し、前記第２導電層の端部が前記第１導電層の端部及び前記配線層の端部より突出するように前記第１導電層の一部、前記配線層の一部、前記第２導電層の一部、及び前記第２樹脂の一部を除去し、前記第１導電層、前記配線層、及び前記第２導電層と接する導電性接合層を形成する端子の製造方法である。

また、本実施形態の他の一態様は、上記端子の製造方法に加えて、さらに前記配線層を形成後、かつ、前記第２導電層を形成前に前記配線層と電気的に接続する半導体素子を形成する半導体装置の製造方法である。

本実施形態によれば、密着不良を抑制し、信頼性を確保した外部接続用の端子を提供することができる。また、実施の他の形態は、当該端子を備えた半導体装置を提供することができる。さらに、本実施の他の形態は、当該端子の製造方法を提供することができる。

図１は、本実施形態の一態様の端子を備える半導体装置の平面模式図である。 図２は、本実施形態の一態様の端子を備える半導体装置の底面模式図である。 図３は、本実施形態の一態様の端子を備える半導体装置の側面模式図である。 図４は、図１のＩＶ－ＩＶ線に沿う断面模式図である。 図５は、図４に示す断面模式図の一部を拡大した断面模式図である。 図６は、本実施形態の一態様の端子を備える半導体装置の製造方法を説明する断面模式図であって、それぞれ（ａ）導電層を形成する工程、（ｂ）樹脂を形成する工程、及び（ｃ）樹脂を研削する工程である。 図７は、本実施形態の一態様の端子を備える半導体装置の製造方法を説明する断面模式図であって、それぞれ（ａ）配線層を形成する工程、（ｂ）半導体素子を形成する工程、及び（ｃ）導電層を形成する工程である。 図８は、本実施形態の一態様の端子を備える半導体装置の製造方法を説明する断面模式図であって、それぞれ（ａ）樹脂を形成する工程、及び（ｂ）支持基材を切断する工程である。 図９は、本実施形態の一態様の端子を備える半導体装置の製造方法を説明する断面模式図であって、それぞれ（ａ）支持基材を研削する工程、及び（ｂ）導電性接合層を形成する工程である。 図１０は、図４に示す断面模式図の一部を拡大した断面模式図である。 図１１は、外部電極の接続面と樹脂裏面との位置関係を説明する図である。 図１２は、本実施形態の他の一態様の端子を備える半導体装置の断面模式図である。 図１３は、本実施形態の他の一態様の端子を備える半導体装置の製造方法を説明する断面模式図であって、支持基材を研削する工程である。 図１４は、本実施形態の他の一態様の端子を備える半導体装置の製造方法を説明する断面模式図であって、それぞれ（ａ）導電層１２の一部、配線層１４の一部、導電層１６の一部、及び樹脂２０の一部を除去する、及び（ｂ）導電性接合層を形成する工程である。

次に、図面を参照して、本実施形態について説明する。以下に説明する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各構成部品の厚みと平面寸法との関係等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面の相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

また、以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、各構成部品の材質、形状、構造、配置等を特定するものではない。本実施形態は、特許請求の範囲において、種々の変更を加えることができる。

本実施形態の一態様は、以下の通りである。

［１］第１導電層と、前記第１導電層上の配線層と、前記配線層上の第２導電層と、前記第１導電層の底面及び側面、前記配線層の側面、前記第２導電層の側面の一部、及び前記第２導電層の底面の一部と接する導電性接合層と、を備え、前記第２導電層の端部は、前記第１導電層の端部及び前記配線層の端部より突出しており、前記導電性接合層は、前記第２導電層の端部の底面と接する端子。

［２］前記第２導電層は、前記第１導電層より厚く、前記配線層は、前記第１導電層より薄い［１］に記載の端子。

［３］前記第１導電層の底面と前記第２導電層の端部における底面との距離は、１００μｍ以上である［１］又は［２］に記載の端子。

［４］前記第２導電層の端部は、１０～２０μｍ突出している［１］～［３］のいずれか１項に記載の端子。

［５］前記導電性接合層は、前記第１導電層の底面、前記配線層の側面、前記第２導電層の側面の一部、及び前記第２導電層の底面の一部と接するＮｉ層と、前記Ｎｉ層と重畳するＡｕ層と、を有する［１］～［４］のいずれか１項に記載の端子。

［６］前記第２導電層の上面の平均面粗さは、２～５μｍである［１］～［５］のいずれか１項に記載の端子。

［７］前記第１導電層の材料は、前記第２導電層の材料と同一である［１］～［６］のいずれか１項に記載の端子。

［８］前記第１導電層は、銅を含み、前記配線層は、チタン又は窒化タンタルを含み、前記第２導電層は、銅を含む［１］～［７］のいずれか１項に記載の端子。

［９］前記配線層の端部は、前記第１導電層の材料及び前記第２導電層の材料で覆われている［１］～［８］のいずれか１項に記載の端子。

［１０］端子と、前記端子と電気的に接続する半導体素子と、前記端子及び前記半導体素子を覆う樹脂と、を備え、前記端子は、第１導電層と、第２導電層と、前記第１導電層及び前記第２導電層の間の配線層と、前記第１導電層、前記配線層、及び前記第２導電層と接する導電性接合層と、を備え、前記第２導電層の端部は、前記第１導電層の端部及び前記配線層の端部より突出しており、前記導電性接合層は、前記第２導電層の端部と接する半導体装置。

［１１］前記第２導電層は、前記第１導電層より厚く、前記配線層は、前記第１導電層より薄い［１０］に記載の半導体装置。

［１２］前記第１導電層の底面と前記第２導電層の端部における底面との距離は、１００μｍ以上である［１０］又は［１１］に記載の半導体装置。

［１３］前記第２導電層の端部は、１０～２０μｍ突出している［１０］～［１２］のいずれか１項に記載の半導体装置。

［１４］前記導電性接合層は、前記第１導電層、前記配線層、及び前記第２導電層と接するＮｉ層と、前記Ｎｉ層と重畳するＡｕ層と、を有する［１０］～［１３］のいずれか１項に記載の半導体装置。

［１５］前記第２導電層の上面の平均面粗さは、２～５μｍである［１０］～［１４］のいずれか１項に記載の半導体装置。

［１６］前記第１導電層の材料は、前記第２導電層の材料と同一である［１０］～［１５］のいずれか１項に記載の半導体装置。

［１７］前記第１導電層は、銅を含み、前記配線層は、チタン又は窒化タンタルを含み、前記第２導電層は、銅を含む［１０］～［１６］のいずれか１項に記載の半導体装置。

［１８］前記配線層の端部は、前記第１導電層の材料及び前記第２導電層の材料で覆われている［１０］～［１７］のいずれか１項に記載の半導体装置。

［１９］前記第２導電層の外側面は露出している［１０］～［１８］のいずれか１項に記載の半導体装置。

［２０］第１導電層を形成し、前記第１導電層を覆う第１樹脂を形成し、前記第１樹脂を研削して前記第１導電層の上面を露出させ、前記第１導電層上で接する配線層を形成し、前記配線層上に第２導電層を形成し、前記第１樹脂、前記配線層、及び前記第２導電層を覆う第２樹脂を形成し、前記第２導電層の端部が前記第１導電層の端部及び前記配線層の端部より突出するように前記第１導電層の一部、前記配線層の一部、前記第２導電層の一部、及び前記第２樹脂の一部を除去し、前記第１導電層、前記配線層、及び前記第２導電層と接する導電性接合層を形成する端子の製造方法。

［２１］前記第２導電層は、前記第１導電層より厚く、前記配線層は、前記第１導電層より薄い［２０］に記載の端子の製造方法。

［２２］前記第１導電層の底面と前記第２導電層の端部における底面との距離は、１００μｍ以上である［２０］又は［２１］に記載の端子の製造方法。

［２３］前記第２導電層の外側面は露出している［２０］～［２２］のいずれか１項に記載の端子の製造方法。

［２４］［２０］～［２３］のいずれか１項に記載の端子の製造方法に加えて、さらに前記配線層を形成後、かつ、前記第２導電層を形成前に前記配線層と電気的に接続する半導体素子を形成する半導体装置の製造方法。

［第１実施形態］
本実施形態に係る端子及びその製造方法について図面を用いて説明する。

図１～５は、本実施形態の一態様の端子を備える半導体装置を示している。本実施形態の一態様の端子を備える半導体装置は、内部電極２、外部電極１８、樹脂２０、導電性接合層２２、半導体素子２４、及び絶縁層４１を備えている。

図１は本実施形態の一態様の端子を備える半導体装置の平面模式図、図２は本実施形態の一態様の端子を備える半導体装置の底面模式図、図３は本実施形態の一態様の端子を備える半導体装置の側面模式図、図４は図１のＩＶ－ＩＶ線に沿う断面模式図、図５は図４に示す断面模式図の一部を拡大した断面模式図である。

まず、本実施形態に係る端子を備える半導体装置について図１～５を用いて説明する。

本実施形態に係る端子を備える半導体装置は、端子と、当該端子と導電性接合層２２を介して電気的に接続する半導体素子２４と、当該端子及び半導体素子２４を覆う樹脂２０と、を備え、当該端子は、導電層１２と、導電層１２上の配線層１４と、配線層１４上の導電層１６と、導電層１２の底面及び側面、配線層１４の側面、導電層１６の側面の一部（側面１６ｄ）、及び導電層１６の底面の一部（底面１６ｃ）と接する外部電極１８と、を備える。なお、導電性接合層２２は、配線層１４上に接して設けられている。また、導電層１２、配線層１４、及び導電層１６をまとめて内部電極２ともいう。

なお、本明細書等では、外部電極を端子の一部として記載しているがこれに限られず、外部電極を端子の一部として含めない解釈をしてもよい。

半導体装置は、様々な電子機器などの回路基板に実装されるパッケージである。半導体装置は、図１及び図２に示すように、矩形状である。本実施形態に係る端子を備える半導体装置は、いわゆるＳＯＮパッケージ型である。

半導体素子２４は、半導体装置の機能中枢となる素子である。半導体素子２４は、例えば、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）などの集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）である。また、半導体素子２４は、ＬＤＯ（Ｌｏｗ Ｄｒｏｐ Ｏｕｔ）などの電圧制御用素子、オペアンプなどの増幅用素子、ならびに、コンデンサ、トランジスタ、及びダイオードなどのディスクリート半導体素子であってもよい。半導体素子２４は、矩形状である。半導体素子２４は、内部電極２に搭載されている。半導体素子２４は、絶縁層４１と重畳する。半導体素子２４は、ＦＣＢ（Ｆｌｉｐ Ｃｈｉｐ Ｂｏｎｄｉｎｇ）により搭載される。

半導体素子２４は、素子表面２４ａ及び素子裏面２４ｂを有する。素子表面２４ａ及び素子裏面２４ｂは、ともに平坦である。素子裏面２４ｂには、図５に示すように、複数の電極パッド１３及び絶縁層４１が形成されている。複数の電極パッド１３は、それぞれ、矩形状である。各電極パッド１３は、図５に示すように、導電性接合層２２の一部である導電性接合材４４とシード層４２からなり、導電性接合材４４に接合される。各電極パッド１３は、第１導電部１３１及び第２導電部１３２を含む。

第１導電部１３１は、例えば、アルミニウムから構成される。第２導電部１３２は、互いに積層されたＴｉ（チタン）層及びＣｕ（銅）層から構成される。第２導電部１３２において、Ｃｕ層が第１導電部１３１に接する。電極パッド１３において、第２導電部１３２を設けることで、アルミニウムからなる第１導電部１３１が導電性接合材４４に浸透することを抑制することができる。

絶縁層４１は、素子裏面２４ｂを覆うように形成される半導体素子２４の保護膜である。絶縁層４１は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成される窒化シリコン層と、塗布により形成されるポリイミド樹脂層又はポリベンゾオキサゾール（ＰＢＯ）樹脂層とが互いに積層されたものである。絶縁層４１は、複数の部分において開口しており、当該開口している部分からそれぞれ電極パッド１３が露出している。なお、電極パッド１３の位置は、上記したものに限定されず、例えば、電極パッド１３が絶縁層４１内に埋没して素子裏面２４ｂと接していてもよい。

シード層４２は、例えば、主成分がチタン又は窒化タンタルであり、厚さが１００～８００ｎｍであるものを用いることができる。導電性接合材４４は、シード層４２と半導体素子２４との間に介在する導電部材である。本実施形態においては、導電性接合材４４は、シード層４２に接する側からＮｉ層、はんだ層、Ｎｉ層、Ｃｕ層の順に設けられて構成されている。はんだ層は、Ｓｎ（スズ）を含む合金からなる。このような合金は、例えば、Ｓｎ－Ｓｂ系合及びＳｎ－Ａｇ系合金などの鉛フリーはんだ、ならびに、鉛含有はんだなどが挙げられる。

導電層１２は、例えば、主成分が銅であり、厚さが２０～５０μｍであるものを用いることができる。導電層１２は、スパッタリング法等のＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などにより形成することができる。導電層１２の側面１２ａは、外部電極１８と接している。また、シード層上に導電層１２を形成することもできる。当該シード層は、例えば、主成分がチタン又は窒化タンタルであり、厚さが１００～８００ｎｍであるものを用いることができる。なお、導電層１２及びシード層の材料、厚さ、及び形成方法は、上記したものに限定されない。

配線層１４は、導電層１６のシード層として機能する。配線層１４は、ＰＶＤ法などにより形成することができる。配線層１４は、例えば、主成分がチタン又は窒化タンタルであり、厚さが１００～８００ｎｍである層と当該層上にさらにＣｕ層を積層したものを用いることができる。なお、配線層１４の材料、厚さ、及び形成方法は、上記したものに限定されない。

導電層１６は、例えば、主成分が銅であり、導電層１２よりも厚く、厚さが４０～１００μｍであるものを用いることができる。導電層１６は、めっき法等により形成することができる。また、導電層１６の材料は、導電層１２の材料と同一であってもよい。

また、導電層１６の一方の端部は、導電層１２の端部及び配線層１４の端部より突出している。つまり、本実施形態に係る端子は、段差を有する構成となっている。このような構成は、導電層１６の一部が突出している端部側の導電層１２の側面１２ａ、配線層１４の側面、及び突出していない領域の導電層１６の側面１６ｄ（以降、端面ともいう）が酸化等により凹凸になっても外部電極１８が当該端面及び導電層１６の端部における底面１６ｃに接して形成されるため、はんだ等の導電性接合材との密着不良を抑制して信頼性を確保しつつ、端面が端子や当該端子を備える半導体装置の外部から視認されない構成となる。

さらに、導電層１６の上面１６ａは、外側面１６ｂより粗い。導電層１６の上面１６ａは、樹脂２０で覆われるため平坦にする必要がなく、例えば、導電層１６の上面１６ａの平均面粗さが２～５μｍであると好ましい。導電層１６の上面１６ａが粗い場合、樹脂２０が導電層１６の上面の微細な凹凸に入り込んで硬化することで密着性が向上する。なお、平均面粗さは、例えば、ＪＩＳ Ｂ ０６０１：２０１３やＩＳＯ ２５１７８に準拠して求めることができる。

また、本実施形態に係る端子において、導電層１２の底面と導電層１６の端部における底面との距離Ｄは１００μｍ以上であり、当該Ｄは１００～１５０μｍであってもよい。さらに、本実施形態に係る端子において、導電層１６の突出している端部の幅Ｗは１０μｍ以上であり、コスト面の観点から、１０～２０μｍであることが好ましい。

外部電極１８は、導電層１２、配線層１４、及び導電層１６と接して電気的に接続し、接続面１８ａが外部に露出する。外部電極１８は、半導体装置を回路基板に実装する際に使用する端子として機能する。外部電極１８は、めっき法などにより形成することができる。本実施形態に係る端子において、外部電極１８は、Ｎｉ層、Ｐｄ層、及びＡｕ層から構成される。Ｎｉ層は、上記端面と接し、厚さは３μｍである。導電層１２及び導電層１６の主成分が銅である場合、外部の装置と電気的に接続するために使用するはんだを直接接着すると銅とはんだが合金を形成し、ボイドが生じてしまう。銅とはんだとの合金化を抑制するためバリア層として機能するＮｉ層を設けることが好ましい。Ａｕ層は、接続面１８ａとして外部に露出し、厚さは０．０１～０．０２μｍである。Ａｕ層は、はんだとの密着性に優れているため好ましい。また、Ｐｄ層は、Ｎｉ層とＡｕ層との間に位置し、厚さは０．０１～０．０２μｍである。Ｐｄ層も銅とはんだとの合金化を抑制するためバリア層として機能するがＮｉ層のみで銅とはんだとの合金化を十分に抑制できている場合、Ｐｄ層は設けなくてもよい。なお、外部電極１８の材料、厚さ、及び形成方法は、上記したものに限定されない。

樹脂２０は、例えば、エポキシ樹脂を主剤とした合成樹脂、及びポリイミド樹脂等を用いることができる。図４に示すように、樹脂２０は、本実施形態に係る端子の構成要素である、導電層１２、配線層１４、及び導電層１６を覆っている。

樹脂２０は、樹脂表面２０ｃ、樹脂裏面２０ｄ１、樹脂裏面２０ｄ２、樹脂界面２０ｅ、及び樹脂側面２０ｆを有する。樹脂表面２０ｃ、樹脂裏面２０ｄ１、樹脂裏面２０ｄ２、及び樹脂界面２０ｅは、ともに平坦である。なお、樹脂界面２０ｅは、樹脂２０ａ及び樹脂２０ｂからなる界面である。

ここで、本実施形態に係る端子の製造方法及び当該端子を備える半導体素子の製造方法について、図６～９を用いて説明する。

まず、図６（ａ）に示すように、支持基材１０を用意し、支持基材１０上に導電層１２を形成する。支持基材１０は、例えば、ガラス基板、及びシリコン基板等を用いることができる。本実施形態において、支持基材１０として、シリコン基板を用いる。導電層１２は、銅を主成分とし、スパッタリング法により形成される。導電層１２を形成する工程においては、まず、導電層１２となる導電膜上にレジストをフォトリソグラフィによりパターン形成する。パターン形成したレジストを用いて導電層１２となる導電膜の一部を除去して導電層１２を形成する。その後、レジストを除去することで図６（ａ）に示す導電層１２が形成される。

次に、図６（ｂ）に示すように、支持基材１０及び導電層１２を覆う樹脂２０ａを形成する。当該樹脂２０ａは、前述した樹脂２０の一部に相当する。本実施形態における樹脂２０ａは、電気絶縁性を有する樹脂、例えば、エポキシ樹脂を主剤とした合成樹脂、及びポリイミド樹脂等を用いることができる。

次に、図６（ｃ）に示すように、砥石等を用いて樹脂２０ａを研削して、導電層１２の上面を露出させる。研削した樹脂２０ａの上面が後に形成する樹脂２０ｂとの樹脂界面２０ｅとなる。

次に、図７（ａ）に示すように、導電層１２の上面全体及び研削された樹脂２０ａの上面（樹脂界面２０ｅ）の一部と接するように配線層１４を形成する。本実施形態において、配線層１４は、チタンを主成分とし、スパッタリング法により形成される。配線層１４を形成する工程においては、まず、配線層１４となる導電膜上にレジストをフォトリソグラフィによりパターン形成する。パターン形成したレジストを用いて配線層１４となる導電膜の一部を除去して配線層１４を形成する。その後、レジストを除去することで図７（ａ）に示す配線層１４が形成される。

次に、図７（ｂ）に示すように、配線層１４上に導電性接合層２２を形成する。本実施形態において、導電性接合層２２は、前述したようにシード層と導電性接合材からなる。導電性接合層２２中のシード層は、例えば、主成分がチタン又は窒化タンタルであり、厚さが１００～８００ｎｍであるものを用いることができる。導電性接合層２２中の導電性接合材は、Ｎｉ層及び当該Ｎｉ層に接するＳｎ－Ｓｂ系合又はＳｎ－Ａｇ系合金などの鉛フリーはんだ層からなり、メッキ法により形成される。導電性接合層２２を形成する工程においては、まず、導電性接合層２２となる導電膜上にレジストをフォトリソグラフィによりパターン形成する。パターン形成したレジストを用いて導電性接合層２２となる導電膜の一部を除去して導電性接合層２２を形成する。その後、レジストを除去することで図７（ｂ）に示す導電性接合層２２が形成される。

次に、導電性接合層２２に接する半導体素子２４を搭載する。半導体素子２４の素子裏面２４ｂが導電性接合層２２と接する。本実施形態において、半導体素子２４を搭載する工程は、ＦＣＢにより行う。半導体素子２４の電極パッド１３にフラックスを塗布した後、フリップチップボンダーを用いて、半導体素子２４を配線層１４に対向させた状態で導電性接合層２２に仮付けする。このとき、導電性接合層２２は、配線層１４と半導体素子２４との双方に挟まれた状態となる。次に、リフローにより導電性接合層２２を溶融させた後、冷却により導電性接合層２２を固化させることによって、半導体素子２４の搭載が完了する。

次に、図７（ｃ）に示すように、配線層１４上に導電層１６を形成する。本実施形態において、導電層１６は、銅を主成分とし、めっき法により形成される。導電層１６を形成する工程においては、まず、導電層１６となる導電膜上にレジストをフォトリソグラフィによりパターン形成する。パターン形成したレジストを用いて導電層１６となる導電膜の一部を除去して導電層１６を形成する。その後、レジストを除去することで図７（ｃ）に示す導電層１６が形成される。

なお、図７（ｃ）に示す導電層１６の側面は、導電層１２の側面と概略そろっているがこれに限られない。後の工程において、導電層１２の側面及び導電層１６の側面に加工を施すため、導電層１６の側面と導電層１２の側面とは、そろっていなくてもよく、例えば、導電層１６の一方の側面が導電層１２と重畳しない構成（後述する導電層１６の一部が突出している端部側の導電層１６の外側面１６ｂが導電層１２の側面１２ａより突出する構成）であってもよい。

なお、導電層１６を形成する際、上面に微細な凹凸が形成されることがある。この微細な凹凸によって、後の工程で形成される樹脂２０ｂに入り込んで硬化することで密着性が向上する。

導電層１２及び導電層１６を分けて形成することで厚さが１００μｍ以上の導電層を形成することができ、導電層を形成する際に支持基材１０が反ることを抑制することができる。これにより、本実施形態に係る端子と樹脂との密着不良を抑制することができる。

次に、図８（ａ）に示すように、樹脂２０ａ、配線層１４、導電層１６、導電性接合層２２、及び半導体素子２４を覆う樹脂２０ｂを形成する。当該樹脂２０ｂは、前述した樹脂２０の一部に相当する。つまり、前述した樹脂２０ａ及び当該樹脂２０ｂを合わせたものが樹脂２０に相当する。また、本工程において、樹脂界面２０ｅが形成される。本実施形態における樹脂２０ｂは、電気絶縁性を有する樹脂、例えば、エポキシ樹脂を主剤とした合成樹脂、及びポリイミド樹脂等を用いることができる。

次に、図８（ｂ）に示すように、支持基材１０を切削ブレード等によるサークルカットによって切断する。

次に、図９（ａ）に示すように、支持基材１０を除去する。支持基材１０は、例えば、砥石等により研削して除去することができる。なお、当該除去後に樹脂２０上にダイシングテープ（図示せず）を張り付ける。

次に、図９（ｂ）に示すように、導電層１６の端部が導電層１２の端部及び配線層１４の端部より突出するように導電層１２の一部、配線層１４の一部、導電層１６の一部、及び樹脂２０の一部を除去する。当該除去には、ブレードダイシング等により行うことができる。なお、この際、ダイシングテープをブレードダイシング等により完全に切断しない。これにより、図示していないが樹脂が半導体素子ごとに個片化されても、ダイシングテープによって繋がっているため、バラバラにならない。

次に、端子の端面（導電層１６の一部が突出している端部側の導電層１２の側面１２ａ、配線層１４の側面、及び突出していない領域の導電層１６の側面１６ｄ）、及び導電層１６の端部における底面１６ｃに接する外部電極１８を形成する。なお、外部電極１８を形成する前に導電層１２及び導電層１６を０．５～３μｍエッチングするため図１１に示すように外部電極１８の接続面１８ａは、樹脂２０の樹脂裏面２０ｄ１及び樹脂裏面２０ｄ２より下に位置し、かつ、外部に露出する。本実施形態において、外部電極１８は、めっき法により形成される。具体的には、外部電極１８は、Ｎｉ層、Ｐｄ層、及びＡｕ層の順に各々を析出させる。

以上の工程により、本実施形態に係る端子を備える半導体装置を製造することができる。

また、ブレードダイシングにより導電層１２、配線層１４、導電層１６、及び樹脂２０の一部を除去する際、図４に示す領域３０において、配線層１４の材料である金属の硬度より小さい導電層１２の材料および導電層１６の材料である金属が延びて図１０に示すような配線層１４の端部１４ａを覆う領域１５が形成されることがある。

本実施形態によれば、密着不良を抑制し、信頼性を確保した半導体装置を提供することができる。本実施形態のような構成にすることで、半導体装置の側面に形成された外部電極１８と端子の端面との接触部分の距離Ｄを十分確保することができる。半導体装置を回路基板などに実装する際、はんだを用いるが、仮に距離Ｄを十分確保できなかった場合、はんだフィレットの形成が困難になる。本実施形態に係る半導体装置は、距離Ｄを十分確保することができているため、半導体装置を回路基板などに実装する際、はんだフィレットを容易に形成することができる。これにより、半導体装置の回路基板への実装強度を高めることができる。また、はんだの接続状態について外観検査を行い、半導体装置の良品判定を容易に行うことができる。これにより、半導体装置の歩留まりを向上させることができ、また、信頼性を向上させることができる。

［第２実施形態］
本実施形態では、第１実施形態と異なる、端子を備える半導体素子の製造方法について図面を用いて説明する。

本実施形態では、第１実施形態と異なる部分について説明する。つまり、本実施形態において、特に言及していない部分は第１実施形態の説明を援用することができるものとする。

本実施形態に係る端子を備える半導体装置は、図１２に示すように、端子と、当該端子と導電性接合層２２を介して電気的に接続する半導体素子２４と、当該端子及び半導体素子２４を覆う樹脂２０と、を備え、当該端子は、導電層１２と、導電層１２上の配線層１４と、配線層１４上の導電層１６と、導電層１２の底面及び側面、配線層１４の側面、導電層１６の側面の一部（側面１６ｄ）、及び導電層１６の底面の一部（底面１６ｃ）と接する外部電極１８と、を備える。なお、導電性接合層２２は、配線層１４上に接して設けられている。また、導電層１６の外側面１６ｂは、露出しており、樹脂側面２０ｆと外側面１６ｂは概略そろっている。

導電層１６の外側面１６ｂが露出し、樹脂側面２０ｆと外側面１６ｂは概略そろっていることにより、外観検査を行う際に樹脂２０ｂが当該検査の妨げにならない。このため、半導体装置の良品判定をより容易に行うことができる。これにより、半導体装置の歩留まりを向上させることができ、また、信頼性を向上させることができる。

ここで、本実施形態に係る端子を備える半導体素子の製造方法について、図１３～１４を用いて説明する。

前述の実施形態１の図６～図８（ａ）に示す工程に従った後、図１３に示すように、支持基材１０を除去する。支持基材１０は、例えば、砥石等により研削して除去することができる。なお、当該除去後に樹脂２０上にダイシングテープ（図示せず）を張り付ける。

次に、図１４（ａ）に示すように、導電層１６の端部が導電層１２の端部及び配線層１４の端部より突出するように導電層１２の一部、配線層１４の一部、導電層１６の一部、及び樹脂２０の一部を除去する。当該除去には、ブレードダイシング等により行うことができる。なお、この際、導電層１６の外側面１６ｂが露出するように樹脂２０の一部を除去する。これにより、図示していないが樹脂が半導体素子ごとに個片化される。

次に、図１４（ｂ）に示すように、端子の端面（導電層１６の一部が突出している端部側の導電層１２の側面１２ａ、配線層１４の側面、及び突出していない領域の導電層１６の側面１６ｄ）、及び導電層１６の端部における底面１６ｃに接する外部電極１８を形成する。

以上の工程により、本実施形態に係る端子を備える半導体装置を製造することができる。

また、第１実施形態と同様、ブレードダイシングにより図１０に示すような配線層１４の端部１４ａを覆う領域１５が形成されることがある。

本実施形態によれば、密着不良を抑制し、信頼性を確保した半導体装置を提供することができる。本実施形態のような構成にすることで、半導体装置の側面に形成された外部電極１８と端子の端面との接触部分の距離Ｄを十分確保することができる。半導体装置を回路基板などに実装する際、はんだを用いるが、仮に距離Ｄを十分確保できなかった場合、はんだフィレットの形成が困難になる。本実施形態に係る半導体装置は、距離Ｄを十分確保することができているため、半導体装置を回路基板などに実装する際、はんだフィレットを容易に形成することができる。これにより、半導体装置の回路基板への実装強度を高めることができる。導電層１６の外側面１６ｂが露出し、樹脂側面２０ｆと外側面１６ｂは概略そろっていることにより、外観検査を行う際に樹脂２０ｂが当該検査の妨げにならない。このため、半導体装置の良品判定をより容易に行うことができる。これにより、半導体装置の歩留まりを向上させることができ、また、信頼性を向上させることができる。

［その他の実施形態］
上記のように、いくつかの実施形態について記載したが、開示の一部をなす論述及び図面は例示的なものであり、限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。このように、本実施形態は、ここでは記載していない、各実施形態のそれぞれを組み合わせた構成等様々な実施形態等を含む。

本実施形態に係る端子及び半導体装置は、車載機器、生活家電、及び医療機器、等の各種の分野において利用することができる。特に、本実施形態に係る端子及び半導体装置は、車載用のウエッタブルフランクパッケージに利用することができ、機能、性能、品質、信頼性、及び利便性を向上することが可能である。

２…内部電極、１０…支持基材、１２…導電層、１２ａ…側面、１３…電極パッド、１４…配線層、１５…領域、１５ａ…導電層、１６…導電層、１６ａ…上面、１６ｂ…外側面、１６ｃ…底面、１６ｄ…側面、１８…外部電極、１８ａ…接続面、２０…樹脂、２０ａ…樹脂、２０ｂ…樹脂、２０ｃ…樹脂表面、２０ｄ１…樹脂裏面、２０ｄ２…樹脂裏面、２０ｅ…樹脂界面、２０ｆ…樹脂側面、２２…導電性接合層、２４…半導体素子、２４ａ…素子表面、２４ｂ…素子裏面、３０…領域、４１…絶縁層、４２…シード層、４４…導電性接合材、１３１…第１導電部、１３２…第２導電部

Claims (24)

1. 第１導電層と、
   前記第１導電層上の配線層と、
   前記配線層上の第２導電層と、
   前記第１導電層の底面及び側面、前記配線層の側面、前記第２導電層の側面の一部、及び前記第２導電層の底面の一部と接する導電性接合層と、を備え、
   前記第２導電層の端部は、前記第１導電層の端部及び前記配線層の端部より突出しており、
   前記導電性接合層は、前記第２導電層の端部の底面と接する端子。
2. 前記第２導電層は、前記第１導電層より厚く、
   前記配線層は、前記第１導電層より薄い請求項１に記載の端子。
3. 前記第１導電層の底面と前記第２導電層の端部における底面との距離は、１００μｍ以上である請求項１又は２に記載の端子。
4. 前記第２導電層の端部は、１０～２０μｍ突出している請求項１～３のいずれか１項に記載の端子。
5. 前記導電性接合層は、前記第１導電層の底面、前記配線層の側面、前記第２導電層の側面の一部、及び前記第２導電層の底面の一部と接するＮｉ層と、前記Ｎｉ層と重畳するＡｕ層と、を有する請求項１～４のいずれか１項に記載の端子。
6. 前記第２導電層の上面の平均面粗さは、２～５μｍである請求項１～５のいずれか１項に記載の端子。
7. 前記第１導電層の材料は、前記第２導電層の材料と同一である請求項１～６のいずれか１項に記載の端子。
8. 前記第１導電層は、銅を含み、
   前記配線層は、チタン又は窒化タンタルを含み、
   前記第２導電層は、銅を含む請求項１～７のいずれか１項に記載の端子。
9. 前記配線層の端部は、前記第１導電層の材料及び前記第２導電層の材料で覆われている請求項１～８のいずれか１項に記載の端子。
10. 端子と、
    前記端子と電気的に接続する半導体素子と、
    前記端子及び前記半導体素子を覆う樹脂と、を備え、
    前記端子は、
    第１導電層と、
    第２導電層と、
    前記第１導電層及び前記第２導電層の間の配線層と、
    前記第１導電層、前記配線層、及び前記第２導電層と接する導電性接合層と、を備え、
    前記第２導電層の端部は、前記第１導電層の端部及び前記配線層の端部より突出しており、
    前記導電性接合層は、前記第２導電層の端部と接する半導体装置。
11. 前記第２導電層は、前記第１導電層より厚く、
    前記配線層は、前記第１導電層より薄い請求項１０に記載の半導体装置。
12. 前記第１導電層の底面と前記第２導電層の端部における底面との距離は、１００μｍ以上である請求項１０又は１１に記載の半導体装置。
13. 前記第２導電層の端部は、１０～２０μｍ突出している請求項１０～１２のいずれか１項に記載の半導体装置。
14. 前記導電性接合層は、前記第１導電層、前記配線層、及び前記第２導電層と接するＮｉ層と、前記Ｎｉ層と重畳するＡｕ層と、を有する請求項１０～１３のいずれか１項に記載の半導体装置。
15. 前記第２導電層の上面の平均面粗さは、２～５μｍである請求項１０～１４のいずれか１項に記載の半導体装置。
16. 前記第１導電層の材料は、前記第２導電層の材料と同一である請求項１０～１５のいずれか１項に記載の半導体装置。
17. 前記第１導電層は、銅を含み、
    前記配線層は、チタン又は窒化タンタルを含み、
    前記第２導電層は、銅を含む請求項１０～１６のいずれか１項に記載の半導体装置。
18. 前記配線層の端部は、前記第１導電層の材料及び前記第２導電層の材料で覆われている請求項１０～１７のいずれか１項に記載の半導体装置。
19. 前記第２導電層の外側面は露出している請求項１０～１８のいずれか１項に記載の半導体装置。
20. 第１導電層を形成し、
    前記第１導電層を覆う第１樹脂を形成し、
    前記第１樹脂を研削して前記第１導電層の上面を露出させ、
    前記第１導電層上で接する配線層を形成し、
    前記配線層上に第２導電層を形成し、
    前記第１樹脂、前記配線層、及び前記第２導電層を覆う第２樹脂を形成し、
    前記第２導電層の端部が前記第１導電層の端部及び前記配線層の端部より突出するように前記第１導電層の一部、前記配線層の一部、前記第２導電層の一部、及び前記第２樹脂の一部を除去し、
    前記第１導電層、前記配線層、及び前記第２導電層と接する導電性接合層を形成する端子の製造方法。
21. 前記第２導電層は、前記第１導電層より厚く、
    前記配線層は、前記第１導電層より薄い請求項２０に記載の端子の製造方法。
22. 前記第１導電層の底面と前記第２導電層の端部における底面との距離は、１００μｍ以上である請求項２０又は２１に記載の端子の製造方法。
23. 前記第２導電層の外側面は露出している請求項２０～２２のいずれか１項に記載の端子の製造方法。
24. 請求項２０～２３のいずれか１項に記載の端子の製造方法に加えて、さらに前記配線層を形成後、かつ、前記第２導電層を形成前に前記配線層と電気的に接続する半導体素子を形成する半導体装置の製造方法。
    

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