JP2019102651A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【課題】小型化を図った半導体装置および半導体装置の製造方法を提供する。【解決手段】厚さ方向zにおいて互いに反対側を向く装置第1面F1および装置第2面F2を有する半導体装置A1であって、装置第1面F1と同じ方向を向く素子第1面11、および、素子第1面11と反対側を向く素子第2面12を有する半導体素子1と、半導体素子1に導通し、素子第1面11に対向する配線層2と、配線層2に導通し、外部基板に実装するための端子3と、半導体素子1を覆う封止樹脂6と、を備えており、装置第1面F1には、筋状の研削痕F11が形成されている。【選択図】図4
Description
本開示は、半導体素子を搭載した半導体装置および当該半導体装置の製造方法に関する。
近年、Si(シリコン)基板を微細加工し、このSi基板に各種半導体素子を搭載した、いわゆるマイクロマシン(MEMS:Micro Electro Mechanical Systems)が普及しつつある。たとえば、特許文献1には、Si基板に凹部を形成し、この凹部内に各種半導体素子を搭載した半導体装置が開示されている。このような半導体装置は、たとえば電子機器の回路基板などに実装されており、電子機器の小型化のために、小型化が求められている。
本開示は、このような事情のもとで考え出されたものであり、その目的は、小型化を図った半導体装置および半導体装置の製造方法を提供することにある。
本開示の第1の側面によって提供される半導体装置は、厚さ方向において互いに反対側を向く装置第1面および装置第2面を有する半導体装置であって、前記装置第1面と同じ方向を向く素子第1面、および、前記素子第1面と反対側を向く素子第2面を有する半導体素子と、前記半導体素子に導通し、前記素子第1面に対向する配線層と、前記配線層に導通し、外部基板に実装するための端子と、前記半導体素子を覆う封止樹脂と、を備えており、前記装置第1面には、筋状の研削痕が形成されていることを特徴とする。
前記半導体装置の好ましい実施の形態においては、前記装置第2面において、前記封止樹脂が露出している。
前記半導体装置の好ましい実施の形態においては、前記装置第2面には、筋状の研削痕が形成されている。
前記半導体装置の好ましい実施の形態においては、互いに反対側を向く基板第1面および基板第2面を有し、前記基板第2面上に前記配線層が形成された支持基板をさらに備えており、前記装置第1面は、前記基板第1面からなる。
前記半導体装置の好ましい実施の形態においては、前記支持基板は、シリコンからなる。
前記半導体装置の好ましい実施の形態においては、前記支持基板と前記配線層との間に介在する下地層をさらに備えている。
前記半導体装置の好ましい実施の形態においては、前記配線層は、前記素子第1面と同じ方向を向く配線層第1面を有し、前記封止樹脂は、前記素子第1面と同じ方向を向く樹脂第1面を有し、前記装置第1面は、前記配線層第1面および前記樹脂第1面を含む。
前記半導体装置の好ましい実施の形態においては、前記装置第1面は、露出している。
前記半導体装置の好ましい実施の形態においては、絶縁体である保護層をさらに備えており、前記端子は、前記配線層第1面の一部に接する第1面パッド部を有しており、前記保護層は、前記装置第1面を構成する前記配線層第1面のうち、前記厚さ方向視において前記第1面パッド部に離間した部分を、少なくとも覆う。
前記半導体装置の好ましい実施の形態においては、前記端子は、前記配線層から前記装置第2面まで前記厚さ方向に繋がる柱状部、および、当該柱状部に当接し、かつ、前記装置第2面の一部を覆う第2面パッド部を有している。
前記半導体装置の好ましい実施の形態においては、前記半導体素子は、ホール素子である。
前記半導体装置の好ましい実施の形態においては、前記素子第1面は、外部の磁束変化を検出する感磁面である。
前記半導体装置の好ましい実施の形態においては、前記素子第1面と前記配線層との間に介在する接合層をさらに備えている。
前記半導体装置の好ましい実施の形態においては、前記接合層は、はんだである。
前記半導体装置の好ましい実施の形態においては、前記接合層の周囲を取り囲み、かつ、絶縁体である包囲層をさらに備えている。
前記半導体装置の好ましい実施の形態においては、前記包囲層は、ポリイミドから構成される。
前記半導体装置の好ましい実施の形態においては、前記配線層は、Cuを含む。
本開示の第2の側面によって提供される半導体装置の製造方法は、厚さ方向において互いに反対側を向く基板第1面および基板第2面を有する支持基板を用意する工程と、前記基板第2面上に導電性を有する配線層を形成する工程と、素子第1面を有する半導体素子を、前記素子第1面を前記配線層に対向させて、前記配線層上に導通接合する工程と、前記半導体素子を覆う封止樹脂を形成する工程と、前記基板第1面から前記基板第2面の方向に向かって前記支持基板を研削する工程とを備えることを特徴とする。
前記半導体装置の製造方法の好ましい実施の形態においては、前記研削する工程において、前記支持基板をすべて削り取り、前記配線層を露出させる。
本開示の半導体装置および半導体装置の製造方法によれば、半導体装置を小型化することができる。
本開示の半導体装置および半導体装置の製造方法の好ましい実施の形態について、図面を参照して、以下に説明する。
図1〜図4は、第1実施形態に係る半導体装置A1を示している。半導体装置A1は、様々な電子機器の回路基板に表面実装される樹脂パッケージ形式のものである。本実施形態においては、半導体装置A1は、図1〜図4に示すように、半導体素子1、複数の配線層2、複数の端子3、複数の接合層4、複数の包囲層5、および、封止樹脂6を備えている。
図1は、半導体装置A1の斜視図である。図2は、半導体装置A1の平面図である。図3は、半導体装置A1の底面図である。図4は、図2のIV−IV線に沿う断面図である。なお、図1〜図3において、封止樹脂6を想像線(二点鎖線)で示している。また、図2および図3において、一部の構成要素を隠れ線(破線)で示している。ここで、説明の便宜上、平面図の左右方向を第1方向x、第1方向xに対して直交する、平面図の上下方向を第2方向y、第1方向xおよび第2方向yの両方に直交する方向を厚さ方向zと定義する。本実施形態に係る半導体装置A1の形状は、厚さ方向z視である平面視において矩形状であるが、これに限定されない。
半導体素子1は、半導体装置A1の本体部である。本実施形態に係る半導体素子1はホール素子である。よって、半導体装置A1は磁気センサである。なお、半導体素子1は、ホール素子に限定されず、たとえば集積回路などであってもよい。また、本実施形態においては、半導体素子1は、GaAs型ホール素子である。GaAs型ホール素子は、磁束の変化に対するホール電圧の直線性に優れるとともに、温度変化の影響を受けにくいという利点を有する。なお、ホール素子として、GaAs型に限らず、InSb型、InAs型など他の材料のものであってもよい。半導体素子1は、図1〜図4に示すように、接合層4を介して、配線層2に導通接合されている。半導体素子1は、厚さ方向zにおいて互いに反対側を向く素子第1面11および素子第2面12を有する。
本実施形態においては、素子第1面11および素子第2面12はともに、平坦である。素子第1面11には、半導体装置A1の外部における磁束変化を検出する感磁面(図示略)が形成されている。また、素子第1面11には、平面視矩形状の電極バンプ(図示略)が形成されている。電極バンプは、たとえばAlからなるが、これに限定されない。
複数の配線層2は、複数の端子3とともに、半導体装置A1と各種電子回路基板との導通経路を構成する部材である。各配線層2は、導電性を有する素材からなる。本実施形態においては、この素材はCuであるが、これに限定されない。各配線層2の一部は、平面視において、半導体素子1に重なる。各配線層2の厚さは、たとえば5〜10μmである。なお、各配線層2の厚さは、これに限定されず、必要な電流量などに応じて、適宜変えればよい。各配線層2は、厚さ方向zにおいて互いに反対側を向く配線層第1面21および配線層第2面22を有する。
各配線層第1面21は、封止樹脂6から露出している。各配線層第2面22は、素子第1面11に対向している。各配線層第2面22には、端子3、接合層4、および、包囲層5が配置されている。
複数の端子3は、半導体装置A1を各種電子機器の回路基板に実装するために用いられる部材である。各端子3は、導電性を有する素材からなる。各端子3はいずれも、複数の配線層2のそれぞれに繋がっている。本実施形態においては、各端子3は、平面視において、各配線層2にそれぞれ重なる。各端子3は、配線層2および接合層4を介して半導体素子1に導通している。本実施形態においては、各端子3は、図1および図4に示すように、柱状部31およびパッド部32を有する。
各柱状部31は、導電性を有する素材からなる。本実施形態においては、この素材はCuであるが、これに限定されない。各柱状部31は、平面視において各配線層2のそれぞれに重なる。各柱状部31は、各配線層2から厚さ方向zに沿って起立して形成されている。各柱状部31は、各配線層2と各パッド部32との間に介在する。本実施形態においては、各柱状部31は、直方体状であり、平面視において矩形状である。なお、各柱状部31の形状は、直方体状に限らず、円柱や多角柱などであってもよい。複数の柱状部31は、平面視において、半導体素子1を取り囲んでおり、各々が半導体素子1から離間している。各柱状部31は、厚さ方向zにおいて互いに反対側を向く柱状部第1面311および柱状部第2面312を有する。
各柱状部第1面311は、各配線層2にそれぞれ接している。各柱状部第2面312は、封止樹脂6から露出する。本実施形態においては、各柱状部第1面311および各柱状部第2面312はともに、平面視において、矩形状であり、かつ、互いに重なる。
各パッド部32は、回路基板と電気的な接続を行う部位である。各パッド部32は、封止樹脂6から露出している。本実施形態においては、各パッド部32は、図2に示すように、平面視において矩形状であるが、これに限定されない。各パッド部32は、各柱状部第2面312のそれぞれを覆っている。各パッド部32は、平面視において、各柱状部第2面312にそれぞれ重なっている。各パッド部32は、互いに積層されたNi層、Pd層およびAu層から構成される。積層の順は、各柱状部31に近い方から、Ni層、Pd層、Au層である。なお、各パッド部32の構造は、これに限定されず、回路基板と電気的な接続が可能であればよい。本実施形態においては、パッド部32は、特許請求の範囲に記載の「第2面パッド部」に相当する。
各接合層4は、導電性を有する素材からなる。各接合層4は、図4に示すように、半導体素子1の電極バンプと各配線層2との間に介在する。よって、各接合層4は、半導体素子1の電極バンプおよび各配線層2に接して、導通している。本実施形態においては、この素材は、Snを含む合金からなるが、これに限定されない。当該合金として具体的には、Sn−Pb系合金などのはんだ、あるいは、Sn−Sb系合金またはSn−Ag系合金などの鉛フリーはんだである。各接合層4により、半導体素子1は各配線層2に固着によって搭載され、かつ、半導体素子1と配線層2の導通が確保される。
各包囲層5は、図4に示すように、各配線層2のそれぞれに形成され、図2および図3に示すように、平面視において各接合層4を囲んでいる。本実施形態においては、各包囲層5は、平面視において、中央に開口を有した枠状であり、かつ、各包囲層5の平面視中央を向く内縁に各接合層4がそれぞれ接している。各包囲層5は、電気絶縁性を有し、かつ熱に強い素材からなる。本実施形態においては、各包囲層5の素材は、ポリイミド樹脂であるが、ポリイミド樹脂以外であってもよい。本実施形態においては、各包囲層5の厚さは、0.3μm〜5μmである。ただし、各包囲層5の厚さは、各接合層4の厚さを超えない。なお、本実施形態においては、各包囲層5が枠状である場合を示すが、枠状でなくてもよい。また、本実施形態においては、複数の包囲層5を備える場合を示すが、備えていなくてもよい。ただし、複数の包囲層5を備えることで、半導体素子1のマウント時(後述の製造方法参照)に、リフローによって各接合層4(接合材94)が溶融し、各接合層4が広がってしまうことを防止することができる。したがって、複数の包囲層5を備えておくことで、各接合層4が意図せぬ部分に形成されるのを防止することができる。
封止樹脂6は、図1〜図4に示すように、半導体素子1を覆う部材である。封止樹脂6は、電気絶縁性を有する素材からなる。本実施形態においては、この素材は、たとえば黒色のエポキシ樹脂であるが、これに限定されない。封止樹脂6は、厚さ方向zにおいて互いに反対側を向く樹脂第1面61および樹脂第2面62を有する。
樹脂第1面61および樹脂第2面62は、半導体装置A1においていずれも露出している。樹脂第2面62は、半導体装置A1が回路基板に実装された際、回路基板に対向する。
以上のように構成された半導体装置A1は、厚さ方向zにおいて互いに反対側を向く装置第1面F1および装置第2面F2を有する。
装置第1面F1は、素子第1面11と同じ方向を向く。本実施形態においては、複数の配線層第1面21および樹脂第1面61が面一となって、装置第1面F1をなしている。また、本実施形態においては、複数の配線層第1面21および樹脂第1面61が、第1方向x視および第2方向y視の両方において重なることで、これらが面一になっている。なお、複数の配線層第1面21および樹脂第1面61が、第1方向x視および第2方向y視の少なくともいずれかにおいて重なることで、これらが面一になっていてもよい。装置第1面F1には、筋状の研削痕F11が形成されている。筋状の研削痕F11は、複数の配線層第1面21および樹脂第1面61に跨って形成されている。
装置第2面F2は、素子第2面12と同じ方向を向く。本実施形態においては、複数の柱状部第2面312および樹脂第2面62が面一となって、装置第2面F2をなしている。また、本実施形態においては、複数の柱状部第2面312および樹脂第2面62が、第1方向x視および第2方向y視の両方において重なることで、これらが面一になっている。なお、複数の柱状部第2面312および樹脂第2面62が、第1方向x視および第2方向y視の少なくともいずれかにおいて重なることで、これらが面一になっていてもよい。上記するように、各パッド部32は、各柱状部第2面312を覆っているので、装置第2面F2を覆っている。装置第2面F2には、筋状の研削痕F21が形成されている。筋状の研削痕F21は、複数の柱状部第2面312および樹脂第2面62に跨って形成されている。装置第2面F2は、半導体装置A1を回路基板に実装したとき、当該回路基板に向き合う。
研削痕F11,F21はともに、研削加工により形成された加工痕である。本実施形態においては、研削痕F11,F21はともに、砥石などで削り取られたあとであり、研削によって生じる微小な凹凸である。よって、装置第1面F1および装置第2面F2は、それぞれ研削痕F11および研削痕F21により粗面である。研削痕F11,F21はそれぞれ、複数の筋状に形成される。そして、特定の方向に延伸しており、この延伸する方向が略平行に配置されている。特定の方向は、後述する半導体装置A1の製造工程における研削時の方向に依存する。研削痕F11,F21に起因した装置第1面F1および装置第2面F2の表面粗さは、砥石の粒子の大きさによって決まる。すなわち、砥粒の大きさが同じ砥石で研削された場合には、装置第1面F1の表面粗さと装置第2面F2の表面粗さとは略同じであり、砥粒の大きさが異なる砥石で研削された場合には、それらは異なる。
次に、半導体装置A1の製造方法の一例について、説明する。以下に示す製造方法は、複数の半導体装置A1を製造する場合を示す。
図5〜図22は、半導体装置A1の製造方法を説明するための図である。図5〜図22のうち、図5、図19、および、図22を除く図は、半導体装置A1の製造方法に係る工程を示す断面図である。該断面図は、図4に示す断面と同じである。図5、図19、および、図22は、半導体装置A1の製造方法に係る工程を示す平面図であり、図22は、一部を拡大したものである。なお、以下の説明において、「上」「下」などの表現を行う場合があるが、これは図中における「上」「下」を示すものであり、各製造工程における半導体装置A1の姿勢を限定するものではない。
まず、支持基板90を用意する。支持基板90は、単結晶材料である半導体材料からなり、本実施形態においては、Siの単結晶材料である。たとえば、支持基板90として、図5に示す平面視円形状のSiウエハを用いる。本実施形態における支持基板90の厚さは、たとえば725〜775μmである。
次いで、図6に示すように、支持基板90に絶縁層901を形成する。絶縁層901は、SiO2からなり、その厚さは1〜2μmである。具体的には、図5に示す支持基板90を、熱酸化法により酸化させる。これにより、絶縁層901が支持基板90の主面(図6において上を向く面)に形成される。なお、絶縁層901の素材および厚さは、上記したものに限定されない。
次いで、図7に示すように、絶縁層901に接する下地層921を形成する。下地層921の形成範囲は、絶縁層901と同一である。下地層921は、スパッタリング法により形成される。本実施形態に係る下地層921は、互いに積層されたTi層およびCu層から構成される。下地層921の形成にあたっては、絶縁層901に接するTi層を形成した後、Ti層に接するCu層を形成する。本実施形態においては、Ti層の厚さは10〜30nmであり、Cu層の厚さは200〜300nmである。なお、下地層921の素材および厚さは、上記したものに限定されない。
次いで、下地層921に接するめっき層922を形成する。めっき層922が半導体装置A1の配線層2に対応する。めっき層922の形成には、まず、図8に示すように、第1レジスト層991をフォトリソグラフィにより形成する。具体的には、下地層921の全面を覆うように感光性レジストを塗布した後、この感光性レジストに対して露光・現像を行うことにより、第1レジスト層991を形成する。感光性レジストは、たとえばスピンコータを用いて塗布されるが、これに限定されない。このとき、第1レジスト層991から下地層921の一部が露出する。続いて、第1レジスト層991から露出した下地層921に接するめっき層922を形成する。本実施形態に係るめっき層922は、下地層921を導電経路とした電解めっきにより形成される。また、本実施形態に係るめっき層922は、Cuから構成され、その厚さは15〜20μmであるが、これに限定されない。めっき層922を形成した後は、図9に示すように、第1レジスト層991をすべて除去する。以上の工程を経ることで、めっき層922が形成される。
次いで、めっき層922に接する包囲層95を形成する。包囲層95が半導体装置A1の包囲層5に対応する。包囲層95の形成には、まず、図10に示すように、第2レジスト層992をフォトリソグラフィにより形成する。具体的には、下地層921およびめっき層922の全面を覆うように感光性レジストを塗布した後、この感光性レジストに対して露光・現像を行うことにより、第2レジスト層992を形成する。感光性レジストは、たとえばスピンコータを用いて塗布されるが、これに限定されない。第2レジスト層992の素材および形成方法は、いずれも第1レジスト層991と同一である。このとき、第2レジスト層992からめっき層922の一部が露出する。続いて、第2レジスト層992から露出しためっき層922に接する包囲層95を形成する。本実施形態に係る包囲層95は、下地層921を活用した電着法によって、たとえばポリイミド樹脂を析出させることで形成される。なお、包囲層95の素材は、電気絶縁性を有し、かつ、熱に強い材料であればポリイミド樹脂以外であってもよい。また、本実施形態においては、包囲層95の厚さは0.3〜5μmである。包囲層95を形成した後は、図11に示すように、第2レジスト層992をすべて除去する。以上の工程を経ることで、包囲層95が形成される。このとき形成された包囲層95は、平面視において枠状であり、開口部951を有する。開口部951は、平面視において矩形である。この開口部951によりめっき層922の一部が露出する。
次いで、包囲層95の開口部951内に接合材94を形成する。接合材94が半導体装置A1の接合層4に対応する。接合材94の形成には、まず、図12に示すように、第3レジスト層993をフォトリソグラフィにより形成する。具体的には、下地層921、めっき層922および包囲層95の全面を覆うように感光性レジストを塗布した後、この感光性レジストに対して露光・現像を行うことにより、第3レジスト層993を形成する。感光性レジストは、たとえばスピンコータを用いて塗布されるが、これに限定されない。また、第3レジスト層993の素材および形成方法は、いずれも第1レジスト層991と同一である。このとき、第3レジスト層993からめっき層922の一部が露出する。この第3レジスト層993からめっき層922が露出した部分は、平面視において、包囲層95の開口部951と一致する。続いて、第3レジスト層993から露出しためっき層922に接する接合材94を形成する。本実施形態に係る接合材94は、下地層921を活用した電解めっきによって、第3レジスト層993から露出した部分に、たとえばSnを含む合金を析出させることで形成される。この合金としては、具体的には、Sn−Sb系合金、またはSn−Ag系合金などの鉛フリーはんだである。接合材94を形成した後は、図13に示すように、第3レジスト層993をすべて除去する。以上の工程を経ることで、開口部951内に配置された接合材94が形成される。
次いで、めっき層922に接する複数の柱状導電体931を形成する。柱状導電体931が、半導体装置A1の端子3の柱状部31に相当する。柱状導電体931の形成には、まず、図14に示すように、第4レジスト層994をフォトリソグラフィにより形成する。具体的には、下地層921、めっき層922、包囲層95、接合材94の全面を覆うように感光性レジストを塗布した後、この感光性レジストに対して露光・現像を行うことにより、第4レジスト層994を形成する。感光性レジストは、たとえばスピンコータを用いて塗布されるが、これに限定されない。第4レジスト層994の素材および形成方法は、いずれも第1レジスト層991と同一である。このとき、第4レジスト層994に複数の貫通孔994aが形成され、この貫通孔994aにより、めっき層922の一部が第4レジスト層994から露出する。貫通孔994aの形状は直方体形状である。続いて、第4レジスト層994から露出しためっき層922に接する柱状導電体931を形成する。本実施形態に係る柱状導電体931は、下地層921を導電経路とした電解めっきによって、たとえばCuを含む材料を析出させることで形成される。柱状導電体931は、貫通孔994a内に埋設されている。柱状導電体931を形成した後は、図15に示すように、第4レジスト層994をすべて除去する。以上の工程を経ることで、複数の柱状導電体931が形成される。
次いで、図16に示すように、半導体素子91を支持基板90に搭載(マウント)する。半導体素子91が、半導体装置A1の半導体素子1に対応する。半導体素子91の搭載は、フリップチップボンディングにより行う。具体的には、半導体素子91にフラックスを塗布した後、たとえばフリップチップボンダを用いて半導体素子91を接合材94上に仮付けする。このとき、接合材94は、めっき層922と、半導体素子91の下面(図16における下面)に形成された電極バンプ(図示略)との間に介在した状態となる。その後、リフローにより接合材94を溶融させてから、冷却により接合材94を固化させる。これにより、半導体素子91が支持基板90に搭載される。
次いで、図17に示すように、半導体素子91を覆う封止樹脂96を支持基板90に形成する。封止樹脂96が、半導体装置A1の封止樹脂6に対応する。封止樹脂96は、たとえば電気絶縁性を有する黒色のエポキシ樹脂からなる。封止樹脂96の形成は、たとえばトランスファ成形によって行われる。このとき形成される封止樹脂96の上面(図17における上面)は、厚さ方向zにおいて、各柱状導電体931の上面(図17における上面)よりも上方に位置する。すなわち、各柱状導電体931は、図17に示す製造工程時には、封止樹脂96に覆われている。
次いで、図18に示すように、封止樹脂96の上部を研削し、複数の柱状導電体931を封止樹脂96から露出させる。研削の方法は、特に限定されないが、本実施形態においては、たとえば、機械研削盤を用いて行われ、封止樹脂96が砥石で削られる。このとき、封止樹脂96の上面が樹脂主面961となる。樹脂主面961が半導体装置A1の樹脂第2面62に対応する。そして、複数の柱状導電体931の上面はそれぞれ樹脂主面961と面一となり、半導体装置A1の装置第2面F2となる。また、研削したことで、装置第2面F2(柱状導電体931の上面および樹脂主面961)には、研削痕F21が形成される。このとき形成される研削痕F21は、封止樹脂96の研削方法あるいは研削条件によって、様々な態様となる。たとえば、支持基板90の厚さ方向zに直交するある一方向に向かって研削すると、研削痕F21は、図19(a)に示すように、各々が一方向に延伸し、かつ、互いに平行する複数の筋状の凹凸となる。また、支持基板90や砥石を回転させながら研削すると、研削痕F21は、図19(b)あるいは図19(c)に示すように、各々が平面視中央から外側に放射状に延伸した、複数の筋状の凹凸となる。なお、本実施形態に係る研削痕F21は、図19(a)〜図19(c)に示した例に限定されるものではなく、研削によって形成される様々な加工痕が含まれる。
次いで、図20に示すように、樹脂主面961から露出した複数の柱状導電体931のそれぞれに接するパッド層932を形成する。パッド層932が、半導体装置A1の端子3のパッド部32に対応する。本実施形態においては、パッド層932は、無電解めっきによりNiめっき層、Pdめっき層およびAuめっき層の順に各めっき層を析出させることで形成される。
次いで、図21に示すように、支持基板90を下面から研削する。このときの研削の方法は、特に限定されないが、本実施形態においては、上記封止樹脂96の研削と同様に、機械研削盤を用いて行われる。本実施形態においては、この研削によって、支持基板90、絶縁層901、および、下地層921を完全に削り取り、めっき層922および封止樹脂96を露出させる。また、本実施形態においては、研削により、厚さ方向zにおいてめっき層922をたとえば10μm程度削り取る。これにより、めっき層922は、上記した半導体装置A1の配線層2と同じ厚さ(5〜10μm)となる。このとき、封止樹脂96の下面が樹脂裏面962となる。樹脂裏面962が半導体装置A1の樹脂第1面61に対応する。そして、複数のめっき層922の下面はそれぞれ樹脂裏面962と面一となり、半導体装置A1の装置第1面F1となる。また、研削したことにより、装置第1面F1(めっき層922の下面および樹脂裏面962)には、研削痕F11が形成される。このとき形成される研削痕F11は、研削痕F21と同様に、支持基板90、絶縁層901、および、下地層921の研削方法あるいは研削条件によって、図19(a)〜図19(c)に示す態様を含む様々な態様となる。なお、本実施形態に係る研削痕F21は、上記研削痕F21と同様に、図19(a)〜図19(c)に示した例に限定されるものではなく、研削によって形成される様々な加工痕が含まれる。
最後に、半導体素子91を1つの単位とした個片に分割する。分割にあたっては、図22に示す切断線CLに沿って、切断する。切断の方法は、特に限定されないが、本実施形態においては、たとえばプラズマダイシングにより行う。なお、図22において、封止樹脂6を透過させている。この分割された個片の各々が半導体装置A1となる。以上の工程を経ることによって、複数の半導体装置A1が製造される。なお、研削痕F11,F21は、上記研削加工後には、図19(b)または図19(c)に示すように延伸方向が全体としては平行していなくても、複数の半導体装置A1に分割されることにより、各半導体装置A1において略平行であるとみなせる。以上に示した半導体装置A1の製造方法は一例であって、これに限定されるものではない。
次に、半導体装置A1および半導体装置A1の製造方法の作用効果について説明する。
特許文献1に記載の半導体装置においては、半導体素子1を収容する凹部を有しており、凹部の内側面が傾斜している。この傾斜によって、半導体装置の平面視寸法が大きくならざるを得ず、平面視寸法を小さくするのに制約があった。本実施形態によれば、半導体装置A1の製造時において支持基板90を全て研削したので、半導体装置A1は支持基板90を備えていない。したがって、凹部を有する支持基板90を備えていないので上記のような制約がなく、半導体装置A1の平面視寸法を小さくできる。すなわち、半導体装置A1を小型化することができる。
本実施形態によれば、半導体装置A1の製造時において、支持基板90を研削したため、半導体装置A1は支持基板90を備えていない。したがって、特許文献1に記載の半導体装置と比較して、半導体装置A1の厚みを抑えることができる。すなわち、半導体装置A1を小型化(薄型化)することができる。また、本実施形態によれば、支持基板90を研削するときに、めっき層922(配線層2)の一部も研削した。したがって、さらに、半導体装置A1を小型化(薄型化)することができる。
本実施形態によれば、半導体素子1はホール素子であり、素子第1面11には感磁面が形成されている。また、本実施形態によれば、支持基板90を備えていない。したがって、素子第1面11(感磁面)と装置第1面F1との距離を短くできる。この距離が短いほど、ホール素子の磁束変化に対する感度が向上するので、半導体装置A1の感度の向上を図ることが可能となる。
次に、第2実施形態に係る半導体装置A2について説明する。図23は、半導体装置A2を示す断面図であり、図4に示す断面図に対応する。以下の説明において、第1実施形態と同一あるいは類似の要素については、同一の符号を付している。
半導体装置A2は、半導体装置A1と比較して、半導体素子1の素子第2面12が封止樹脂6から露出している点で異なる。本実施形態においては、半導体装置A2の装置第2面F2は、図23に示すように、素子第2面12、複数の柱状部第2面312、および、樹脂第2面62により構成されている。よって、素子第2面12、複数の柱状部第2面312、および、樹脂第2面62は、面一であり、研削痕F21は、これらに跨って形成されている。また、素子第2面12は、装置第2面F2において露出している。
このような半導体装置A2を製造するには、図18に示す封止樹脂96の研削加工時において、さらに、半導体素子91の上面が封止樹脂6から露出するまで、研削することで実現される。それ以外は、半導体装置A1の製造方法と同じである。
本実施形態によれば、半導体装置A1と同様に、支持基板90を備えていない。したがって、第1実施形態と同様に、従来の半導体装置における制約、すなわち、支持基板に形成された凹部による制約をうけない。したがって、半導体装置A2の平面視寸法を小さくできる。すなわち、半導体装置A2を小型化することができる。
本実施形態によれば、図18に示す封止樹脂96の研削加工時に、半導体素子91の上面が封止樹脂6から露出するまで研削している。したがって、半導体装置A2は、半導体装置A1よりもさらに厚さ方向z寸法を小さくできる。すなわち、半導体装置A2を小型化(薄型化)することができる。
第1および第2実施形態においては、装置第1面F1が露出している場合を示したが、装置第1面F1を絶縁体で覆ってもよい。このようにすることで、各配線層2が露出しないため、複数の配線層2同士の意図せぬ短絡を防止することができる。
次に、第3実施形態に係る半導体装置A3について説明する。図24は、半導体装置A3を示す断面図であり、図4に示す断面図に対応する。以下の説明において、第1実施形態と同一あるいは類似の要素については、同一の符号を付している。
半導体装置A3は、半導体装置A1と比較して、次の点で異なる。それは、支持基板71および下地層72をさらに備える点である。
支持基板71は、半導体装置A3の基礎となる部材である。支持基板71は、単結晶材料である半導体材料からなり、本実施形態においては、Siの単結晶材料である。なお、支持基板71の素材は、これに限定されない。本実施形態においては、支持基板71は、平面視において矩形状である。支持基板71は、厚さ方向zにおいて互いに反対側を向く基板第1面711および基板第2面712を有する。
基板第1面711は、半導体装置A3において露出している。本実施形態においては、装置第1面F1は、基板第1面711から構成されている。したがって、研削痕F11は、装置第1面F1に形成されている。
基板第2面712は、図24において上側を向く。基板第2面712は、複数の下地層72および封止樹脂6(樹脂第1面61)に接する。支持基板71において基板第2面712側の表層は、絶縁層(たとえばSiO2)である。当該絶縁層は、上記した製造工程における絶縁層901に対応する。
下地層72は、互いに積層されたTi層およびCu層から構成される。下地層72は、支持基板71に接する側がTi層であり、配線層2に接する側がCu層である。なお、下地層72のCu層と配線層2(Cu)とは一体的に結合されていてもよい。下地層72は、平面視において、配線層2と重なる。本実施形態においては、Ti層の厚さは10〜30nmであり、Cu層の厚さは200〜300nmである。なお、下地層72の素材および厚さは上記したものに限定されない。
このような半導体装置A3を製造するには、図21に示す支持基板90の研削加工時において、支持基板90が残るように、すなわち、支持基板90を薄くする程度に研削する。これにより、支持基板71および下地層72を備える半導体装置A3を形成できる。なお、半導体装置A3の製造工程において、めっき層922は研削されない。そのため、半導体装置A3の各配線層2は、半導体装置A1に係る配線層2と比較して、厚い。また、図7に示す製造工程で形成した下地層921を、半導体素子1をマウントするまでに、平面視において、めっき層922と同様の形状となるように、エッチングをする。たとえば、図14および図15に示す柱状導電体931を形成した後に、めっき層922から露出した下地層921をエッチングにより除去することで実現される。これにより、下地層72を備える半導体装置A3を形成できる。それ以外は、半導体装置A1の製造方法と同じである。
本実施形態によれば、半導体装置A3は支持基板71を有しているが、この支持基板71は、特許文献1に記載の凹部を有していない。したがって、第1実施形態と同様に、従来の半導体装置における制約、すなわち、凹部に起因した制約をうけない。したがって、半導体装置A3の平面視寸法を小さくできる。すなわち、半導体装置A3を小型化することができる。
本実施形態によれば、半導体装置A3は支持基板71を有しており、複数の配線層2は、支持基板71の基板第2面712に形成されている。したがって、半導体装置A3において、各配線層2は露出していない。これにより、複数の配線層2同士の意図せぬ短絡を防止することができる。
本実施形態によれば、半導体装置A3の製造工程において、封止樹脂96を形成した後に、支持基板90を研削している。このように、支持基板90を研削する前に、支持基板90の全面を封止樹脂96で覆うことで、支持基板90が薄くしたときに生じる支持基板90の反りを抑制することができる。すなわち、支持基板71の反りを抑制することができる。
次に、第4実施形態に係る半導体装置A4について説明する。図25は、半導体装置A4を示す断面図であり、図4に示す断面図に対応する。以下の説明において、第1実施形態と同一あるいは類似の要素については、同一の符号を付している。
半導体装置A4は、半導体装置A1と比較して、次の点で異なる。それは、各端子3が柱状部31を有していない点、複数のパッド部32の配置、および、保護層8をさらに備える点である。
本実施形態においては、各端子3は、パッド部32により構成されている。本実施形態において、複数のパッド部32の各々は、各配線層2の配線層第1面21にそれぞれ接している。よって、各パッド部32は、各配線層第1面21をそれぞれ覆っており、装置第1面F1を覆っている。本実施形態においては、パッド部32は、特許請求の範囲に記載の「第1面パッド部」に相当する。
保護層8は、電気絶縁性を有する素材からなる。本実施形態においては、この素材は、ポリイミド樹脂であるが、これに限定されない。保護層8は、装置第1面F1の一部を覆っている。本実施形態においては、保護層8は、装置第1面F1のうち、複数のパッド部32が覆っていない部分を覆う。よって、平面視において、保護層8と複数のパッド部32とは重ならない。
このような半導体装置A4を製造するには、図5〜図21に示す製造工程において、図14および図15に示す複数の柱状導電体931の形成および図20に示す複数のパッド層932の形成を除いて行う。これにより、複数のパッド部32および保護層8を備えていない半導体装置A4が形成される。この後に、複数のパッド部32の形成(図20に示すパッド層932の製造工程参照)および保護層8の形成を行うことで、図25に示す半導体装置A4が形成される。なお、複数のパッド部32および保護層8を形成する順序は、どちらを先に行ってもよい。
本実施形態によれば、半導体装置A1と同様に、支持基板90(支持基板71)を備えていない。したがって、第1実施形態と同様に、従来の半導体装置における制約、すなわち、支持基板に形成された凹部による制約をうけない。したがって、半導体装置A4の平面視寸法を小さくできる。すなわち、半導体装置A4を小型化することができる。
本実施形態によれば、半導体装置A4は、複数の柱状部31を有していない。したがって、半導体素子1の周囲に複数の柱状部31を形成する必要がないため、さらに平面視寸法を小さくできる。すなわち、半導体装置A4を小型化することができる。
本実施形態においては、半導体装置A4が複数の柱状部31を有していない場合を示したが、複数の柱状部31を有していてもよい。そして、各柱状部31の柱状部第2面312を覆う各パッド部32を形成することで、厚さ方向zを向く各面(装置第1面F1および装置第2面F2)に複数のパッド部32が配置されるため、半導体装置A4を両面電極型にすることができる。
第1ないし第4実施形態においては、1つの半導体素子1を備えた場合を示したが、半導体素子1の数は限定されず、複数の半導体素子1を備えていてもよい。また、複数の半導体素子1を積層させて搭載したパッケージ・オン・パッケージ(POP:Package on Package)形式の半導体装置にも適用可能である。
本開示に係る半導体装置およびその製造方法は、上記した実施形態に限定されるものではない。本開示の半導体装置の各部の具体的な構成、および、本開示の半導体装置の製造方法の各工程の具体的な処理は、種々に設計変更自在である。
A1〜A4:半導体装置
F1 :装置第1面
F2 :装置第2面
F11,F21:研削痕
1 :半導体素子
11 :素子第1面
12 :素子第2面
2 :配線層
21 :配線層第1面
22 :配線層第2面
3 :端子
31 :柱状部
311 :柱状部第1面
312 :柱状部第2面
32 :パッド部
4 :接合層
5 :包囲層
6 :封止樹脂
61 :樹脂第1面
62 :樹脂第2面
71 :支持基板
711 :基板第1面
712 :基板第2面
72 :下地層
8 :保護層
90 :支持基板
901 :絶縁層
91 :半導体素子
921 :下地層
922 :めっき層
931 :柱状導電体
932 :パッド層
94 :接合材
95 :包囲層
951 :開口部
96 :封止樹脂
961 :樹脂主面
962 :樹脂裏面
991 :第1レジスト層
992 :第2レジスト層
993 :第3レジスト層
994 :第4レジスト層
994a :貫通孔
F1 :装置第1面
F2 :装置第2面
F11,F21:研削痕
1 :半導体素子
11 :素子第1面
12 :素子第2面
2 :配線層
21 :配線層第1面
22 :配線層第2面
3 :端子
31 :柱状部
311 :柱状部第1面
312 :柱状部第2面
32 :パッド部
4 :接合層
5 :包囲層
6 :封止樹脂
61 :樹脂第1面
62 :樹脂第2面
71 :支持基板
711 :基板第1面
712 :基板第2面
72 :下地層
8 :保護層
90 :支持基板
901 :絶縁層
91 :半導体素子
921 :下地層
922 :めっき層
931 :柱状導電体
932 :パッド層
94 :接合材
95 :包囲層
951 :開口部
96 :封止樹脂
961 :樹脂主面
962 :樹脂裏面
991 :第1レジスト層
992 :第2レジスト層
993 :第3レジスト層
994 :第4レジスト層
994a :貫通孔
Claims (19)
- 厚さ方向において互いに反対側を向く装置第1面および装置第2面を有する半導体装置であって、
前記装置第1面と同じ方向を向く素子第1面、および、前記素子第1面と反対側を向く素子第2面を有する半導体素子と、
前記半導体素子に導通し、前記素子第1面に対向する配線層と、
前記配線層に導通し、外部基板に実装するための端子と、
前記半導体素子を覆う封止樹脂と、を備えており、
前記装置第1面には、筋状の研削痕が形成されている、
ことを特徴とする半導体装置。 - 前記装置第2面において、前記封止樹脂が露出している、
請求項1に記載の半導体装置。 - 前記装置第2面には、筋状の研削痕が形成されている、
請求項1または請求項2に記載の半導体装置。 - 互いに反対側を向く基板第1面および基板第2面を有し、前記基板第2面上に前記配線層が形成された支持基板をさらに備えており、
前記装置第1面は、前記基板第1面からなる、
請求項1ないし請求項3のいずれか一項に記載の半導体装置。 - 前記支持基板は、シリコンからなる、
請求項4に記載の半導体装置。 - 前記支持基板と前記配線層との間に介在する下地層をさらに備えている、
請求項4または請求項5に記載の半導体装置。 - 前記配線層は、前記素子第1面と同じ方向を向く配線層第1面を有し、
前記封止樹脂は、前記素子第1面と同じ方向を向く樹脂第1面を有し、
前記装置第1面は、前記配線層第1面および前記樹脂第1面を含む、
請求項1ないし請求項3のいずれか一項に記載の半導体装置。 - 前記装置第1面は、露出している、
請求項7に記載の半導体装置。 - 絶縁体である保護層をさらに備えており、
前記端子は、前記配線層第1面の一部に接する第1面パッド部を有しており、
前記保護層は、前記装置第1面を構成する前記配線層第1面のうち、前記厚さ方向視において前記第1面パッド部に離間した部分を、少なくとも覆う、
請求項7または請求項8に記載の半導体装置。 - 前記端子は、前記配線層から前記装置第2面まで前記厚さ方向に繋がる柱状部、および、当該柱状部に当接し、かつ、前記装置第2面の一部を覆う第2面パッド部を有している、
請求項1ないし請求項9のいずれか一項に記載の半導体装置。 - 前記半導体素子は、ホール素子である、
請求項1ないし請求項10のいずれか一項に記載の半導体装置。 - 前記素子第1面は、外部の磁束変化を検出する感磁面である、
請求項11に記載の半導体装置。 - 前記素子第1面と前記配線層との間に介在する接合層をさらに備えている、
請求項1ないし請求項12のいずれか一項に記載の半導体装置。 - 前記接合層は、はんだである、
請求項13に記載の半導体装置。 - 前記接合層の周囲を取り囲み、かつ、絶縁体である包囲層をさらに備えている、
請求項13または請求項14に記載の半導体装置。 - 前記包囲層は、ポリイミドから構成される、
請求項15に記載の半導体装置。 - 前記配線層は、Cuを含む、
請求項1ないし請求項16のいずれか一項に記載の半導体装置。 - 厚さ方向において互いに反対側を向く基板第1面および基板第2面を有する支持基板を用意する工程と、
前記基板第2面上に導電性を有する配線層を形成する工程と、
素子第1面を有する半導体素子を、前記素子第1面を前記配線層に対向させて、前記配線層上に導通接合する工程と、
前記半導体素子を覆う封止樹脂を形成する工程と、
前記基板第1面から前記基板第2面の方向に向かって前記支持基板を研削する工程と、
を備えることを特徴とする半導体装置の製造方法。 - 前記研削する工程において、前記支持基板をすべて削り取り、前記配線層を露出させる、
請求項18に記載の半導体装置の製造方法。
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JP2017232253A Pending JP2019102651A (ja) | 2017-12-04 | 2017-12-04 | 半導体装置および半導体装置の製造方法 |
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JP (1) | JP2019102651A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2022085319A1 (ja) * | 2020-10-21 | 2022-04-28 | 株式会社村田製作所 | 磁気センサパッケージ |
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2017
- 2017-12-04 JP JP2017232253A patent/JP2019102651A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2022085319A1 (ja) * | 2020-10-21 | 2022-04-28 | 株式会社村田製作所 | 磁気センサパッケージ |
JP7501654B2 (ja) | 2020-10-21 | 2024-06-18 | 株式会社村田製作所 | 磁気センサパッケージ |
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