KR20070092120A - 반도체 장치 및 그 제조 방법 - Google Patents

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시게끼 오쯔까
유이찌 모리따
가즈오 오까다
히로시 야마다
가쯔히꼬 기따가와
노보루 오꾸보
신조 이시베
히로유끼 시노기
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Abstract

패키지형의 반도체 장치 및 그 제조 방법에서, 제조 공정의 간소화, 코스트의 삭감, 박형화, 소형화를 도모한다. 반도체 기판(2) 상에 디바이스 소자(1)가 형성되고, 그 디바이스 소자(1)와 전기적으로 접속된 패드 전극(4)이 형성되어 있다. 반도체 기판(2)의 표면에는, 접착층(6)을 개재하여 지지체(7)가 접착되어 있다. 그리고, 패드 전극(4)과 대응하는 위치가 개구되고, 반도체 기판(2)의 측면 및 이면을 피복한 보호층(11)이 형성되어 있다. 보호층(11)에 형성된 해당 개구의 위치의 패드 전극(4) 상에 도전 단자(12)가 형성되어 있다. 반도체 기판(2)의 이면 상에는 배선층이나 도전 단자를 형성하지 않고, 지지체(7)의 외주부 상으로서, 반도체 기판(2)의 측벽의 외측에 인접하도록 도전 단자(12)를 형성한다.
패드 전극, 보호층, 반도체 기판, 도전 단자, 지지체, 접착층, 관통 구멍

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 제1 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하는 단면도.
도 2는 본 발명의 제1 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하는 단면도.
도 3은 본 발명의 제1 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하는 평면도.
도 4는 본 발명의 제1 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하는 단면도.
도 5는 본 발명의 제1 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하는 단면도.
도 6은 본 발명의 제1 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하는 단면도.
도 7은 본 발명의 제1 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하는 단면도.
도 8은 본 발명의 제1 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하 는 단면도.
도 9는 본 발명의 제1 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하는 단면도.
도 10은 본 발명의 제1 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하는 단면도.
도 11은 본 발명의 제1 실시예에 따른 반도체 장치의 실장 상태를 설명하는 평면도 및 단면도.
도 12는 본 발명의 제1 실시예에 따른 반도체 장치의 실장 상태를 설명하는 평면도 및 단면도.
도 13은 본 발명의 제1 실시예에 따른 반도체 장치의 실장 상태를 설명하는 단면도.
도 14는 본 발명의 제1 실시예에 따른 반도체 장치의 실장 상태를 설명하는 평면도 및 단면도.
도 15는 본 발명의 제2 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하는 단면도.
도 16은 본 발명의 제2 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하는 단면도.
도 17은 본 발명의 제2 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하는 단면도.
도 18은 본 발명의 제2 실시예에 따른 반도체 장치를 이용한 적층 구조를 설 명하는 단면도.
도 19는 본 발명의 제2 실시예에 따른 반도체 장치를 설명하는 단면도.
도 20은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하는 단면도.
도 21은 본 발명의 변경예의 반도체 장치를 설명하는 단면도 및 평면도.
도 22는 종래의 반도체 장치를 설명하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 디바이스 소자
2 : 반도체 기판
3 : 제1 절연막
4 : 패드 전극
5 : 패시베이션막
6 : 접착층
7 : 지지체
8 : 개구부
9 : 금속층
10 : V자형 홈
11 : 보호층
12 : 도전 단자
13 : 전극 접속부
14 : 캐비티
15 : MEMS 소자
16 : 단차 저부
17 : 오목부
20 : 반도체 장치
30A, 30B, 30C : 회로 기판
31 : 전극
32 : 끼워 맞춤부
33 : 배선층
34 : 도전 단자
35 : 금속층
36 : 방열층
37 : 끼워 맞춤부
38 : 언더필
40 : 회로 기판
41 : 관통 구멍
42 : 금속층
43 : 도전 단자
50, 50a, 50b : 반도체 장치
65 : 반도체 장치
100 : 반도체 기판
101 : 디바이스 소자
102 : 패드 전극
103 : 제1 절연막
104 : 글래스 기판
105 : 수지층
106 : 제2 절연막
107 : 배선층
108 : 보호층
109 : 도전 단자
110 : 반도체 장치
[특허 문헌 1] 일본 특표 2002-512436호 공보
본 발명은, 반도체 장치에 관한 것으로, 특히, 패키지형의 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 새로운 패키지 기술로서, CSP(Chip Size Package)가 주목받고 있다. CSP란, 반도체 칩의 외형 치수와 대략 동일한 사이즈의 외형 치수를 갖는 소형 패키지를 말한다.
종래부터, CSP의 일종으로서, BGA(Ball Grid Array)형의 반도체 장치가 알려져 있다. 이 BGA형의 반도체 장치는, 반도체 기판 상에 형성된 패드 전극과 전기적으로 접속된 볼 형상의 도전 단자가 복수 설치되어 있다.
그리고, 이 BGA형의 반도체 장치를 전자 기기에 내장할 때에는, 각 도전 단자를 프린트 기판 상의 배선 패턴에 실장함으로써, 반도체 칩과 프린트 기판 상에 탑재되는 외부 회로를 전기적으로 접속하고 있다.
이러한 BGA형의 반도체 장치는, 측부에 돌출된 리드 핀을 갖는 SOP(Small 0utline Package)나 QFP(Quad Flat Package) 등의 다른 CSP형의 반도체 장치에 비하여, 다수의 도전 단자를 설치할 수 있고, 또한 소형화할 수 있다고 하는 장점을 갖기 때문에, 폭 넓게 이용되고 있다.
도 22는, 종래의 BGA형의 반도체 장치(110)의 개략 구성을 도시하는 단면도이다. 실리콘(Si) 등으로 이루어지는 반도체 기판(100)의 표면에는, CCD(Charge Coupled Device)형 이미지 센서나 CMOS형 이미지 센서 등의 디바이스 소자(101)가 설치되고, 또한, 패드 전극(102)이 제1 절연막(103)을 개재하여 형성되어 있다. 또한, 반도체 기판(100)의 표면에는, 예를 들면 글래스 기판(104)이 에폭시 수지 등으로 이루어지는 수지층(105)을 개재하여 접착되어 있다. 또한, 반도체 기판(100)의 측면 및 이면에는 실리콘 산화막 혹은 실리콘 질화막 등으로 이루어지는 제2 절연막(106)이 형성되어 있다.
제2 절연막(106) 상에는, 패드 전극(102)과 전기적으로 접속된 배선층(107)이 형성되어 있다. 배선층(107)은, 반도체 기판(100)의 측면 및 이면에 형성되어 있다. 또한, 제2 절연막(106) 및 배선층(107)을 피복하여, 솔더 레지스트 등으로 이루어지는 보호층(108)이 형성되어 있다. 배선층(107) 상의 보호층(108)의 소정 영역에는 개구부가 형성되고, 이 개구부를 통하여 배선층(107)과 전기적으로 접속된 볼 형상의 도전 단자(109)가 형성되어 있다.
상술한 기술은, 예를 들면 상기한 특허 문헌에 기재되어 있다.
그러나, 상술한 바와 같은 패키지형의 반도체 장치에서, 한층 더한 제조 공정의 간소화, 제조 코스트의 저감이 요구되었다. 또한, 실장 밀도를 높이기 위해서도 반도체 장치의 박형화·소형화가 요구되었다.
또한, 고밀도로 소형의 적층 구조를 얻기에 적합한 반도체 장치가 요구되었다.
본 발명은 상기 과제를 감안하여 이루어진 것으로, 그 주된 특징은 이하와 같다. 즉, 본 발명의 반도체 장치는, 반도체 기판과, 적어도 일부의 외주부가 상기 반도체 기판의 단부보다도 비어져 나오도록 하여, 상기 반도체 기판의 표면 상에 접합된 지지체와, 상기 지지체의 하방에 형성된 전극 접속부와, 상기 전극 접속부 상에 개구를 갖고, 상기 반도체 기판의 측면을 피복하는 보호층을 가지며, 상기 반도체 기판의 이면 상에는 배선층이 형성되어 있지 않은 것을 특징으로 한다.
또한, 본 발명의 반도체 장치는, 표면으로부터 이면에 걸쳐 관통하는 개구부를 갖는 반도체 기판과, 상기 반도체 기판의 표면 상에 접합된 지지체와, 상기 지 지체의 하방에 형성된 전극 접속부와, 상기 전극 접속부 상에 개구를 갖고, 상기 반도체 기판의 측면을 피복하는 보호층을 가지며, 상기 반도체 기판의 이면 상에는 배선층이 형성되어 있지 않은 것을 특징으로 한다.
또한, 본 발명의 반도체 장치는, 상기 지지체가, 그 표면으로부터 이면에 걸쳐 관통하는 관통 구멍을 갖는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치는, 상기 반도체 장치가 복수 적층되어 구성된 적층형의 반도체 장치로서, 각 반도체 장치의 상호간의 전기적인 접속이 상기 관통 구멍을 통하여 행하여지고 있는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법의 주된 특징은, 이하와 같다. 즉, 표면 상에 절연막을 개재하여 전극 접속부가 형성된 반도체 기판을 준비하고, 상기 반도체 기판의 표면 상에 지지체를 접착하는 공정과, 상기 반도체 기판 및 상기 절연막을 제거하여 상기 전극 접속부를 노출시키는 공정과, 상기 전극 접속부 상에 개구부를 갖는 보호층을 형성하는 공정을 갖고, 상기 반도체 기판의 이면에 배선층을 형성하는 공정을 갖지 않는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법은, 상기 지지체를 관통하는 관통 구멍을 형성하는 공정을 갖는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법은, 상기 관통 구멍 내에 도전 단자를 형성하는 공정을 갖는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법은, 다이싱 라인을 따라 개개의 반도체 칩으로 분할하는 공정과, 상기 관통 구멍에 형성된 도전 단자를 통하여 상기 개개의 반도체 칩을 적층하는 공정을 갖는 것을 특징으로 한다.
<실시예>
다음으로, 본 발명의 제1 실시예에 대하여 도면을 참조하면서 설명한다. 도 1~도 6은 각각, 제조 공정순으로 도시한 단면도이다. 또한, 이하에 설명하는 제조 공정은 웨이퍼 형상의 반도체 기판을 이용하여 행하여지는 것으로서, 다수의 반도체 장치가 다이싱 라인 DL을 경계로 하여 매트릭스 형상으로 형성되게 되지만, 편의상 그 중 하나의 반도체 장치가 형성되는 공정을 설명한다.
우선, 도 1에 도시하는 바와 같이, 그 표면에 디바이스 소자(1)(예를 들면, CCD나 적외선 센서 등의 수광 소자나 발광 소자 또는 그 밖의 반도체 소자)가 형성된 실리콘(Si) 등으로 이루어지는 반도체 기판(2)을 준비한다. 반도체 기판(2)은, 예를 들면 300㎛~700㎛ 정도의 두께로 되어 있다. 그리고, 반도체 기판(2)의 표면에 제1 절연막(3)(예를 들면, 열 산화법이나 CVD법 등에 의해 형성된 실리콘 산화막)을 예를 들면 2㎛의 막 두께로 형성한다.
다음으로, 스퍼터링법이나 도금법, 그 밖의 성막 방법에 의해 알루미늄(Al)이나 알루미늄 합금이나 구리(Cu) 등의 금속층을 형성하고, 그 후 도시하지 않은 레지스트층을 마스크로 하여 해당 금속층을 에칭하고, 제1 절연막(3) 상에 패드 전극(4)을 예를 들면 1㎛의 막 두께로 형성한다. 패드 전극(4)은, 디바이스 소자(1)나 그 주변 소자와 도시하지 않은 배선을 통하여 전기적으로 접속된 외부 접속용 전극이다. 또한, 도 1에서는 디바이스 소자(1)의 양측에 패드 전극(4)이 배치되어 있지만, 그 위치에 한정은 없고, 디바이스 소자(1) 상에 배치할 수도 있다.
다음으로, 반도체 기판(2)의 표면에 패드 전극(4)의 일부 상 혹은 전부를 피복하는 패시베이션막(5)(예를 들면, CVD법에 의해 형성된 실리콘 질화막)을 형성한다. 도 1에서는, 패드 전극(4)의 일부 상을 피복하도록 하여 패시베이션막(5)이 형성되어 있다.
다음으로, 패드 전극(4)을 포함하는 반도체 기판(2)의 표면 상에, 에폭시 수지, 폴리이미드(예를 들면 감광성 폴리이미드), 레지스트, 아크릴 등의 접착층(6)을 개재하여 지지체(7)를 접합한다.
지지체(7)는, 예를 들면 필름 형상의 보호 테이프이어도 되고, 글래스나 석영, 세라믹, 금속, 수지 등으로 이루어지는 것이어도 된다. 또한, 지지체(7)는 강성의 기판인 것이, 박형화되는 반도체 기판(2)을 강고하게 지지하여, 사람 손에 의하지 않는 반송의 자동화를 도모하는 데에 바람직하다. 지지체(7)는, 반도체 기판(2)을 지지함과 함께 그 소자 표면을 보호하는 기능을 갖는 것이다. 또한, 디바이스 소자(1)가 수광 소자나 발광 소자인 경우에는, 지지체(7)는 투명 혹은 반투명의 재료로 이루어져, 광을 투과시키는 성상을 갖는 것이다.
다음으로, 반도체 기판(2)의 이면에 대하여 이면 연삭 장치(그라인더)를 이용하여 백 그라인드를 행하여, 반도체 기판(2)의 두께를 소정의 두께(예를 들면 50㎛ 정도)로 얇게 한다. 또한, 해당 연삭 공정은 에칭 처리이어도 되고, 그라인더와 에칭 처리의 병용이어도 된다. 또한, 최종 제품의 용도나 사양, 준비한 반도체 기판(2)의 당초의 두께에 따라서는, 해당 연삭 공정을 행할 필요가 없는 경우도 있다.
다음으로, 도 2에 도시하는 바와 같이, 반도체 기판(2) 중 패드 전극(4)에 대응하는 소정의 영역만을, 반도체 기판(2)의 이면측으로부터 선택적으로 에칭하여, 제1 절연막(3)을 일부 노출시킨다. 이하, 이 노출 부분을 개구부(8)로 한다.
그 반도체 기판(2)의 선택적인 에칭에 대하여, 도 3a, 도 3b를 참조하여 설명한다. 도 3a, 도 3b는, 하방(반도체 기판(2)측)으로부터 본 개략 평면도이고, 도 2는 도 3a, 도 3b의 P-P선을 따라 취한 단면도에 대응하는 것이다.
도 3a에 도시하는 바와 같이, 반도체 기판(2)을 지지체(7)의 폭보다도 좁은, 대략 장방형의 형상으로 에칭할 수 있다. 또한, 도 3b에 도시하는 바와 같이, 패드 전극(4)이 형성된 영역만을 에칭함으로써, 반도체 기판(2)의 외주가 요철 형상으로 되도록 구성해도 된다. 후자 쪽이, 반도체 기판(2)과 지지체(7)가 중첩되는 면적이 커서, 지지체(7)의 외주 근방까지 반도체 기판(2)이 남는다. 그 때문에, 반도체 기판(2)에 대한 지지체(7)의 지지 강도가 향상되는 관점에서는, 후자의 구성이 바람직하다. 또한, 후자의 구성에 따르면, 반도체 기판(2)과 지지체(7)의 열 팽창률의 차이에 의한 지지체(7)의 휘어짐을 방지할 수 있기 때문에, 반도체 장치의 크랙이나 박리를 방지할 수 있다. 또한, 도 3a, 도 3b에서 도시한 평면 형상과는 다른 형상으로 반도체 기판(2)을 디자인하는 것도 가능하다.
또한, 본 실시예에서는 반도체 기판(2)의 폭이 표면측으로 갈수록 넓어지도록, 반도체 기판(2)의 측벽이 비스듬하게 에칭되어 있지만, 반도체 기판(2)의 폭이 일정하여, 그 측벽이 지지체(7)의 주면에 대하여 수직으로 되도록 에칭해도 된다.
다음으로, 도 4에 도시하는 바와 같이, 반도체 기판(2)을 마스크로 하여 제1 절연막(3)을 선택적으로 에칭한다. 이 에칭에 의해, 반도체 기판(2)의 단부로부터 소정의 다이싱 라인에 이르는 영역의 제1 절연막(3)이 제거되어, 개구부(8)의 저부에서 패드 전극(4)의 한쪽의 면(반도체 기판(2)측의 면)이 노출된다. 또한, 레지스트층을 형성하고, 그 레지스트층을 마스크로서 이용함으로써 제1 절연막(3)을 선택적으로 에칭할 수도 있다.
다음으로, 도 5에 도시하는 바와 같이, 노출된 패드 전극(4) 상에 금속층(9)을 형성한다. 금속층(9)은, 예를 들면 니켈(Ni)층과 금(Au)층을 순서대로 적층한 층으로서, 레지스트층을 마스크로 하여 이들 금속을 순차적으로 스퍼터링하고, 그 후 레지스트층을 제거한다고 하는 리프트-오프법이나, 도금법에 의해 형성할 수 있다.
또한, 금속층(9)의 재질은, 그 후에 형성되는 도전 단자(12)나, 다른 장치의 전극의 재질에 따라서 적절히 변경할 수 있다. 즉, 니켈층과 금층 이외에 티탄(Ti)층, 텅스텐(W)층, 구리(Cu)층, 주석(Sn)층 등으로 구성되어 있어도 된다. 금속층(9)은, 패드 전극(4)과 도전 단자(12)나 다른 장치의 전극과의 전기적인 접속을 개재하고, 패드 전극(4)을 보호하는 기능을 갖는 것이면 그 재질은 특별히 한정되지 않고, 그들의 단층 혹은 적층이어도 된다. 적층 구조의 예로서는, 니켈층/금층, 티탄층/니켈층/구리층, 티탄층/니켈 바나듐층/구리층 등이다.
다음으로, 다이싱 블레이드나 에칭에 의해, 반도체 기판(2)측으로부터 지지체(7)를 일부 제거함으로써, 다이싱 라인 DL을 따라 V자형 홈(10)(절결 홈)을 형성한다.
다음으로, 패드 전극(4) 및 금속층(9)에 대응하는 위치에 개구부를 갖는 보호층(11)을, 예를 들면 10㎛의 두께로 형성한다. 해당 개구부는, 패드 전극(4)의 주면 중 반도체 기판(2)측의 주면 상에 형성된다.
보호층(11)의 형성은 예를 들면 이하와 같이 행한다. 우선, 도포·코팅법에 의해 폴리이미드계 수지, 솔더 레지스트 등의 유기계 재료를 전체면에 도포하고, 열처리(프리베이크)를 실시한다. 다음으로, 도포된 유기계 재료를 노광·현상하여 금속층(9)의 표면을 노출시키는 개구부를 형성하고, 그 후 이것에 열처리(포스트베이크)를 실시함으로써 패드 전극(4) 및 금속층(9)에 대응하는 위치에 개구부를 갖는 보호층(11)을 얻는다.
다음으로, 도 6에 도시하는 바와 같이, 보호층(11)의 상기 개구에서 노출되는 금속층(9)에 도전 재료(예를 들면 땜납)를 스크린 인쇄하고, 이 도전 재료를 열처리로 리프로우시킴으로써 볼 형상의 도전 단자(12)를 형성한다. 본 실시예에서의 도전 단자(12)는 패드 전극(4)의 위치에 대응하며, 지지체(7)의 외주를 따라 형성되어 있다. 또한, 도전 단자(12)는 반도체 기판(2)의 측벽과 인접하고, 지지체(7)에 대하여 수직 방향으로 돌출된 전극이다. 또한, 도전 단자(12)는 반도체 기판(2)의 높이(두께)와 거의 동등하거나, 그것보다도 약간 높게 형성되어 있다.
또한, 도전 단자(12)의 형성 방법은 상기에 한정되는 것이 아니라, 금속층(9)을 도금 전극으로서 이용한 전해 도금법이나, 디스펜서를 이용하여 땜납 등을 도포하는 소위 디스펜스법(도포법) 등으로 형성할 수도 있다. 또한, 도전 단자(12)는 금이나 구리, 니켈을 재료로 한 것이어도 되고, 그 재료는 특별히 한정되 지 않는다. 또한, 이하에 설명하는 바와 같이 도전 단자(12)를 형성시키지 않는 경우도 있다. 이 경우에는, 금속층(9) 혹은 패드 전극(4)이 보호층(11)의 개구로부터 외부에 노출된 상태로 된다.
마지막으로, 다이싱 라인 DL을 따라 지지체(7)를 분단하여, 개개의 반도체 장치(20)로 분할한다. 또한, 개개의 반도체 장치(20)로 분할하는 방법으로서는, 다이싱법, 에칭법, 레이저 컷트법 등이 있다. 이와 같이 하여, 본 실시예에 따른 반도체 장치가 완성된다.
완성된 반도체 장치(20)는, 외부 전극이 패턴 형성된 회로 기판 등에 실장된다. 이 실장 시에, 도전 단자(12)는 회로 기판 상의 전극과 전기적으로 접속된다. 또한, 도전 단자(12)가 형성되어 있지 않은 경우에는, 금속층(9) 혹은 패드 전극(4)이 회로 기판 상의 전극과 직접 접속되거나, 또는 본딩 와이어 등의 도전성 물질을 개재하여 접속된다. 반도체 장치(20)에 도전 단자(12)가 형성되지 않고, 패드 전극(4)이 회로 기판 상의 전극과 접속되어 있는 구성은, 후술하는 도 12 및 도 13에서 도시된다.
제1 실시예에 따르면, 종래의 반도체 장치(도 22)에서 나타낸 바와 같은 반도체 기판의 측면 및 이면으로 연장된 배선층(107) 및 제2 절연막(106)을 형성하는 공정이 불필요하다. 그 때문에, 제조 공정이 간소화되어 생산성이 향상됨과 함께, 제조 코스트를 낮게 억제할 수 있다.
또한, 본 실시예의 반도체 장치는, 도전 단자(12)가 반도체 기판(2)의 이면 상에 형성되지 않고, 지지체(7)의 외주부 상으로서, 반도체 기판(2)의 측벽의 외측 에 인접하도록 형성되어 있다. 그 때문에, 도전 단자(12)의 높이가 종래의 것과 동일한 것으로 한 경우, 반도체 기판의 이면에 도전 단자를 형성하였던 종래의 구조에 비하여 도전 단자의 높이만큼 반도체 장치의 두께를 얇게 할 수 있어, 반도체 장치의 박형화·소형화를 실현할 수 있다.
또한, 이상의 설명에서는 반도체 기판(2)의 단부와 패드 전극(4)의 단부가 이격되어 있지만, 반도체 기판(2)의 표면의 일부 상에 패드 전극(4)의 단부가 배치되도록 반도체 기판(2)을 에칭할 수도 있다. 즉, 패드 전극(4) 중, 후에 형성되는 금속층(9) 혹은 도전 단자(12)에 대응하는 부위, 또는 다른 장치의 전극에 대응하는 부위(이하, 전극 접속부(13)로 칭함)가 반도체 기판(2)과 중첩하지 않으면 된다. 따라서, 패드 전극(4)의 면적이 컸던 경우 등, 패드 전극(4)의 일부가 전극 접속부(13)로 되는 것이면 도 7에 도시하는 바와 같이 반도체 기판(2)의 단부와 패드 전극(4)의 단부가 중첩되도록 반도체 기판(2)을 에칭할 수도 있다.
또한, 이상의 설명에서는 반도체 기판(2)과 지지체(7) 사이에 접착층(6)이 똑같이 형성되어 있지만, 부분적으로 접착층(6)을 형성해도 된다. 예를 들면 링 형상으로 접착층(6)을 형성시킴으로써, 반도체 기판(2)과 지지체(7) 사이에 도 8에 도시하는 바와 같은 캐비티(14)(Cavity)를 형성할 수도 있다. 캐비티(14)는, 반도체 기판(2)과 지지체(7) 사이의 내부 공간을 말한다. 그리고, 도 8에서는 해당 캐비티(14)를 이용하여 반도체 기판(2) 상에 절연막(3)을 개재하여 MEMS(Micro Electro Mechanical Systems) 소자(15) 등의 전자 장치가 형성되어 있다. MEMS란 기계 요소 부품, 센서, 액튜에이터, 전자 회로 등을 반도체 기판 상에 집적화한 디 바이스를 말한다. MEMS 소자(15)는 도시하지 않은 배선을 통하여 패드 전극(4)과 전기적으로 접속되어 있다.
이와 같이, 디바이스 소자 상에 접착층(6)이 형성되지 않도록 함으로써, 반도체 장치의 동작 품질이 향상되는 경우가 있다. 예를 들면, 수광 소자나 발광 소자가 형성되어 있는 경우에는, 쓸데없는 물질이 개재되지 않기 때문에, 그 동작 품질이 향상된다.
또한, 캐비티(14)의 높이나 넓이는 접착층(6)의 두께로 조절하는 것이 가능하다.
또한, 에칭 등에 의해 반도체 기판(2)의 표면에 도 9에 도시하는 바와 같은 단차를 형성하고, 해당 단차에 의해 낮아진 부분(단차 저부(16))에 MEMS 소자(15)를 포함시켜 다양한 소자를 형성해도 된다. 이러한 구성에 따르면, 반도체 기판(2)과 지지체(7) 사이가 단차 분만큼 넓어지기 때문에 도 8의 구성에 비하여 두께가 있는 소자를 반도체 기판(2) 상에 형성할 수 있다. 또한, 반도체 기판(2)의 단차의 깊이의 조절과 접착층(6)의 두께의 조절을 조합함으로써 해당 공간(14)을 자유롭게 조절하는 것도 가능하다.
또한, 도 10에 도시하는 바와 같이 에칭이나 레이저 빔 조사, 마이크로 블러스트 등에 의해 지지체(7)의 한쪽의 면(반도체 기판(2)과 대향하는 면) 중, MEMS 소자(15) 등의 디바이스 소자와 대향하는 영역에 오목부(17)를 형성해도 된다. 이러한 구성에 의하면, 해당 영역에서의 반도체 기판(2)과 지지체(7) 사이를 더욱 넓히게 되기 때문에, 도 8 및 도 9의 구성에 비하여 자유롭게 공간(14)을 조절하고, 또한 두께가 있는 디바이스 소자를 반도체 기판(2) 상에 형성할 수 있다. 또한, 마이크로 블러스트란, 알루미나나 실리카 등의 미세한 입자를 대상물에 분사함으로써, 해당 대상물을 가공하는 방법이다.
또한, 제1 실시예에서는 지지체(7)가 접합되어 있지만, 다이싱 공정의 전후에서 접착층(6)에 용해제를 공급하거나 하여, 반도체 기판(2)과 지지체(7)를 분리하는 것도 가능하다. 떼어낸 지지체(7)는 재이용하는 것도 가능하다.
다음으로, 본 발명의 제1 실시예에 따른 반도체 장치가 회로 기판(모듈 기판)에 실장된 경우에 대해 도면을 참조하여 설명한다. 도 11a는, 본 실시예에 따른 반도체 장치가 실장된 장치를 상방으로부터 본 평면도이고, 도 11b는 도 11a의 X-X선을 따라 취한 단면도이다. 또한, 이미 도시된 것과 동일한 구성 요소는 동일한 부호를 이용하여 그 설명을 생략한다.
도 11a에 도시하는 바와 같이, 예를 들면 프린트 기판과 같은 회로 기판(30A) 상에 반도체 장치(20)가 재치되어 있다. 반도체 장치(20)는, 그 이면측(지지체(7)가 형성되어 있지 않은 측)이 회로 기판(30A)에 대향하도록 재치되어 있다. 회로 기판(30A)에는, 반도체 장치(20)의 도전 단자(12)와 대응하는 위치에 전극(31)이 패턴 형성되어 있다.
그리고, 도전 단자(12)와 전극(31)이 직접 전기적으로 접속되어 있다. 이미 설명한 바와 같이, 종래의 반도체 장치(110)(도 22 참조)와 달리, 반도체 기판의 이면에 도전 단자가 형성되어 있지 않기 때문에 장치 전체를 얇게 할 수 있다.
또한, 본 실시예에 따른 반도체 장치의 회로 기판에의 실장은 도 12에 도시 하는 바와 같이 행할 수도 있다. 도 12a는, 본 실시예에 따른 반도체 장치(20a)가 회로 기판(30B)에 실장된 장치를 상방으로부터 본 평면도이고, 도 12b, 도 13a는 도 12a의 Y-Y선을 따라 취한 단면도이다. 여기서, 반도체 장치(20a)는 도전 단자(12)가 형성되어 있지 않아, 패드 전극(4)이 노출된 상태를 나타내고 있다. 또한, 이미 도시된 것과 동일한 구성 요소는 동일한 부호를 이용하여 그 설명을 생략한다.
도 12b에 도시하는 바와 같이, 예를 들면 프린트 기판과 같은 회로 기판(30B)의 표면측에는 반도체 장치(20a)의 형상에 대응하는 공간(끼워 맞춤부(32))이 형성되어 있고, 그 끼워 맞춤부(32) 내에 반도체 장치(20a)가 매립되도록 재치되어 있다. 이러한 끼워 맞춤부(32)의 형성은, 예를 들면 레이저 조사에 의한 에칭이나 드릴에 의한 절삭 등에 의해 행하여진다.
회로 기판(30B)의 내부에는 배선으로서 예를 들면 구리나 알루미늄으로 이루어지는 배선층(33)이 형성되어 있다. 또한, 회로 기판(30B)측의 전극으로서의 도전 단자(34)가 배선층(33) 상에 금속층(35)을 개재하여 형성되어 있다. 그리고, 도전 단자(34)가 반도체 장치(20a)의 패드 전극(4)과 전기적으로 접속되어 있다.
또한, 회로 기판(30B)의 도전 단자(34)는 반도체 장치(20)(도 6)의 도전 단자(12)와 마찬가지의 구성이며, 금속층(35)은 반도체 장치(20)의 금속층(9)과 마찬가지의 구성이다. 또한, 반도체 장치(20a)의 패드 전극(4) 상에 금속층(9)을 형성하여, 패드 전극(4)과 도전 단자(34) 사이에 금속층(9)을 개재시켜도 된다.
또한, 도 12b에 도시하는 바와 같이 끼워 맞춤부(32)의 저부에 열 전도성이 높은 방열층(36)(예를 들면, 구리층)을 형성하는 것이 바람직하다. 이와 같이 회로 기판(30B)과 반도체 장치(20a)의 접촉면에 방열층(36)을 형성함으로써 반도체 장치(20a)의 동작 시에 발생하는 열을, 그 저부로부터 방열층(36)에 전달하여 외부로 배출할 수 있다. 그 때문에, 열에 의한 트랜지스터 등의 디바이스 소자의 열화를 효과적으로 방지할 수 있다. 또한, 암전류(Dark Current)를 저감시킬 수 있다. 특히, 디바이스 소자가 열에 의해 전기적 특성이 열화하기 쉬운 CCD 등의 소자이면 방열층(36)을 형성하지 않는 구성에 비하여 성능의 열화가 방지되어 동작 품질이 향상된다.
또한, 방열을 양호하게 하여 동작 품질을 높이는 관점에서, 도 13a에 도시하는 바와 같이 반도체 기판(2)의 이면측에 보호층(11)을 형성하지 않고 반도체 장치(20b)를 구성할 수도 있다. 본 구성은, 예를 들면 패드 전극(4) 혹은 금속층(9)을 개구시키는 개구부를 형성함과 동시에 반도체 기판(2)의 이면의 보호층을 제거함으로써 얻어진다. 이러한 구성에 따르면, 동작 시에 발생하는 열을 반도체 기판(2)의 이면으로부터 직접 방열층(36)에 전달하여 외부로 배출할 수 있기 때문에, 방열 효과가 높다.
또한, 회로 기판측의 금속층(35) 및 도전 단자(34)의 배치 위치를 도 13b에 도시하는 바와 같이 회로 기판(40)의 상부로 할 수도 있다. 끼워 맞춤부(32)의 깊은 위치에 도전 단자(34)를 배치하는 것보다도, 이와 같이 회로 기판(40)의 상부에 배치하는 쪽이 도전 단자(34)의 형성이 용이하다.
또한, 도시는 하지 않지만, 명확한 방열층(36)을 형성하지 않아도, 반도체 장치의 이면을 회로 기판으로부터 약간 이격시킴으로써 방열 효과를 얻을 수도 있다.
또한, 도 12b, 도 13a 및 도 13b에서는 끼워 맞춤부(32)에서 방열층(36)의 표면이 직접 반도체 장치(20a, 20b)와 접한 상태로 되어 있지만, 회로 기판(30B) 및 회로 기판(40)의 방열층(36) 상에 실리콘 산화막, 실리콘 질화막, 수지막 등의 절연막이 형성되어 있어도 된다.
또한, 본 실시예에 따른 반도체 장치의 회로 기판에의 실장은 도 14에 도시하는 바와 같이 행할 수도 있다. 도 14a는, 본 실시예에 따른 반도체 장치(20)가 회로 기판(30C)에 실장된 장치를 상방으로부터 본 평면도이고, 도 14b는 도 14a의 Z-Z선을 따라 취한 단면도이다. 또한, 이미 도시된 것과 동일한 구성 요소는 동일한 부호를 이용하여 그 설명을 생략한다.
도 14b에 도시하는 바와 같이, 회로 기판(30C)에는 반도체 장치(20)의 형상에 대응하는 공간(끼워 맞춤부(37))이 형성되어 있다. 끼워 맞춤부(37)는 회로 기판(30C)을 관통하고 있다. 그리고, 해당 끼워 맞춤부(37) 내에 반도체 장치(20)가 매립되도록 배치되어, 반도체 장치(20)의 이면은 회로 기판(30C)으로부터 노출되어 있다. 이러한 끼워 맞춤부(37)는, 레이저 조사에 의한 에칭이나 드릴에 의한 절삭 등에 의해 형성된다.
회로 기판(30C)의 내부에는 배선층(33)이 형성되어, 반도체 장치(20)의 도전 단자(12)와 접속되어 있다. 또한, 반도체 장치(20)를 재치할 때에 회로 기판(30C)의 끼워 맞춤부(37)에서의 측벽과, 반도체 장치(20) 사이에 공간이 존재하는 경우 에는, 예를 들면 에폭시 수지로 이루어지는 언더필(38)을 충전시킴으로써 해당 공간을 메워, 끼워 맞춤성을 양호하게 한다.
회로 기판(30C)은 상술한 회로 기판(30B)과 달리 방열층(36)을 갖지 않지만, 도 14b에 도시하는 바와 같이 반도체 장치(20)의 저부를 외부에 노출하도록 실장함으로써, 동작 시에 발생하는 열을 외부로 배출할 수 있다. 그 때문에, 동작 시의 열에 의한 디바이스 소자의 열화를 효과적으로 방지할 수 있다.
다음으로, 본 발명의 제2 실시예에 대하여 도면을 참조하면서 설명한다. 완성된 반도체 장치의 적층 구조를 실현할 때에는, 적층 시의 높이를 가능한 한 낮게 하여, 장치 전체의 소형화를 도모할 필요가 있다.
따라서, 본 발명의 제2 실시예에서는, 제1 실시예에 따른 반도체 장치의 제조 공정 외에, 또한 적층용의 반도체 장치의 제조에 적합한 제조 공정을 채용하고 있다. 이하, 상세하게 설명한다. 또한, 제1 실시예와 마찬가지의 구성에 대해서는 동일한 부호를 이용하고 있어, 그 제조 공정의 설명을 간략하거나 생략한다.
도 15에 도시하는 바와 같이, 표면에 제1 절연막(3)을 개재하여 패드 전극(4)이 형성된 반도체 기판(2)을 준비하고, 반도체 기판(2)의 표면에 접착층(6)을 개재하여 지지체(7)를 접착한다. 다음으로, 반도체 기판(2) 및 제1 절연막(3)을 반도체 기판(2)의 이면측으로부터 에칭으로 일부 제거하여, 패드 전극(4)을 노출시킨다. 다음으로, 해당 노출된 패드 전극(4) 상에 금속층(9)을 형성한다.
다음으로, 다이싱 라인 DL을 따라 반도체 기판(2)측으로부터 다이싱 블레이드나 에칭에 의해 V자형 홈(10)(절결 홈)을 형성한다. 다음으로, 금속층(9)에 대 응하는 위치에 개구부를 갖는 보호층(11)을 형성한다. 이상의 공정은 이미 설명한 제1 실시예에 따른 제조 공정과 마찬가지이다.
다음으로, 도 16에 도시하는 바와 같이, 지지체(7) 중 패드 전극(4)에 대응하는 위치에, 해당 지지체(7)를 관통하고, 패드 전극(4)을 지지체(7)측으로부터 노출시키는 관통 구멍(41)을 형성한다. 구체적으로는 예를 들면, 지지체(7)의 표면에 레지스트층을 형성하고, 레지스트층을 마스크로 하여 지지체(7)의 선택적인 에칭을 행하여, 접착층(6)을 노출시키며, 계속해서 접착층(6)을 에칭한다. 해당 관통 구멍(41)은 예를 들면 한 변이 100㎛ 정도인 대략 정방형이다.
다음으로, 해당 관통 구멍(41)의 저부에서 노출된 패드 전극(4) 상에 금속층(42)을 형성한다. 금속층(42)은 이미 상술한 금속층(9)과 마찬가지의 구성을 갖고, 예를 들면 니켈(Ni)층과 금(Au)층을 순서대로 적층한 것이다. 이에 의해, 패드 전극(4)의 양 주면에 금속층(9, 42)이 형성된다.
다음으로, 도 17에 도시하는 바와 같이 반도체 기판(2)측에서 노출되는 금속층(9)과, 지지체(7)측에서 노출되는 금속층(42)의 양자를 도금 전극으로서 이용한 전해 도금법에 의해, 금속층(9) 상에 도전 단자(12)를, 금속층(42) 상에 도전 단자(43)를 각각 동시에 형성한다. 이와 같이 도전 단자(12, 43)를 동시에 형성함으로서 제조 프로세스의 합리화가 도모되고 있다. 또한, 도전 단자(12, 43)의 형성 방법이 이것에 한정되지 않는 것은 제1 실시예와 마찬가지이다.
마지막으로, 다이싱 라인 DL을 따라 지지체(7)를 분단하여, 개개의 반도체 장치(50)로 분할한다. 이렇게 하여, 제2 실시예에 따른 반도체 장치가 완성된다. 완성된 반도체 장치(50)는, 도전 단자(12) 및 도전 단자(43), 또는 도전 단자(12) 혹은 도전 단자(43)를 통하여, 외부 전극이 패턴 형성된 회로 기판 등에 실장된다.
완성된 반도체 장치(50)에 따르면, 도 18에 도시하는 바와 같이 상하의 각 장치의 도전 단자(12, 43)가 정합하도록 복수 서로 겹쳐지고, 예를 들면 열 압착법으로 각 도전 단자를 접속함으로써 적층 구조를 실현하는 것이 가능하다. 도 18에서는, 반도체 장치(50)를 3단 겹쳐서 적층 구조로 한 것을 예로서 도시하고 있다.
이와 같이, 본 발명의 제2 실시예에서도, 종래예와 같은 배선층(107) 및 제2 절연막(106)을 형성하는 공정이 불필요하기 때문에, 생산성이 향상됨과 함께 제조 코스트를 낮게 억제할 수 있는 이점이 있다. 또한, 반도체 기판(2)의 표면이 지지체(7)에 의해 보호되기 때문에, 표면에 형성된 디바이스 소자(1)나 그 주변 소자의 열화를 방지하여, 반도체 장치의 신뢰성을 높게 할 수 있다.
그리고, 지지체(7)에 형성한 관통 구멍(41)을 통하여 상하의 반도체 장치의 도전 단자(12, 43)를 접합시킴으로써 적층 구조를 실현할 수 있으며, 또한, 그 높이를 최소한으로 억제할 수 있다. 또한, 반도체 장치(50)의 완성과 동시에 다른 장치와의 적층이 가능한 상태로 되기 때문에 작업성, 효율이 좋다. 또한, 여기서 말하는 다른 장치란, 도 18에서 도시한 바와 같이 동일한 구조를 갖는 반도체 장치(50)이어도 되고, 다른 구조를 갖는 반도체 장치이어도 되어, 장치의 구조나 기능에 한정은 없다.
또한, 제1 실시예와 마찬가지로, 반도체 기판(2)측의 도전 단자(12)와 관통 구멍(41) 내의 도전 단자(43) 중 어느 한쪽 또는 그 양방을 형성하지 않는 경우도 있다. 도전 단자(12)를 형성하고, 관통 구멍(41) 내에 도전 단자(43)를 형성하지 않는 경우에는, 도 19에 도시하는 바와 같이, 금속층(42) 혹은 패드 전극(4)이 관통 구멍(41) 내에서 노출된다. 그리고, 도전 단자(12)는 반도체 장치(50a)의 하방의 다른 장치의 전극과 접속되고, 관통 구멍(41) 내의 금속층(42) 혹은 패드 전극(4)이 반도체 장치(50)의 상방의 다른 장치의 전극과 전기적으로 접속된다.
또한, 도전 단자(12)를 형성하지 않고, 관통 구멍(41) 내에 도전 단자(43)를 형성하는 경우에는, 도 20에 도시하는 바와 같이, 도전 단자(43)가 반도체 장치(50b)의 상방의 다른 장치의 전극과 접속되고, 금속층(9) 혹은 패드 전극(4)이 반도체 장치(50b)의 하방의 다른 장치의 전극과 접속된다.
또한, 제2 실시예에서 관통 구멍(41), 금속층(42) 및 도전 단자(43)는 지지체(7) 중 패드 전극(4), 금속층(9) 및 도전 단자(12)에 대응하는 위치에 형성되어 있었지만, 반드시 해당 위치에 형성될 필요는 없고, 반도체 장치(50)의 상방의 다른 장치의 전극과의 접속을 개재할 수 있으면, 임의의 위치에 형성할 수 있다. 따라서, 칩의 기능이나 사이즈가 서로 다른 반도체 장치와 적층시키는 것도 가능하다.
또한, 이상의 실시예에서는, 볼 형상의 도전 단자(12, 43)를 갖는 BGA(Ball Grid Array)형의 반도체 장치에 대하여 설명하였지만, 본 발명은 볼 형상의 도전 단자를 갖지 않는 LGA(Land Grid Array)형이나 그 밖의 CSP형, 플립 칩형의 반도체 장치에 적용하는 것이어도 상관없다.
또한, 본 발명은 상기 실시예에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 변경이 가능한 것은 물론이다.
예를 들면, 반도체 기판(2)의 에칭 패턴 및 다이싱 라인의 위치를 변경함으로써, 도 21a에 도시하는 바와 같이, 개구부(60)를 형성해도 된다. 도 21b는, 개구부(60)에 도전 단자(12)가 형성된 상태를, 반도체 장치의 이면측으로부터 본 개략 평면도이다. 도 21a는, 도 21b의 Q-Q선을 따라 취한 단면도이다.
개구부(60)는, 그 주위가 반도체 기판(2)으로 둘러싸여 있다. 그리고, 해당 개구부(60) 내에 도전 단자(12)를 형성할 수 있다. 해당 변경예의 반도체 장치(65)의 도전 단자(12)는, 반도체 장치의 이면측으로부터는 노출되어 있지만, 측면측으로부터는 노출되어 있지 않다. 그 때문에, 부식 물자의 침입이나 기계적 데미지 등이 저감되어, 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한, 반도체 장치(65)의 도전 단자(12)도 반도체 기판(2)의 높이보다 약간 높게 형성되어 있지만, 그 높이를 임의로 변경하는 것이 가능하다. 예를 들면, 도전 단자(12)가 접속되는 다른 장치의 전극이 돌출되어 있는 형상이면, 도전 단자(12)의 높이를 반도체 기판(2)의 높이보다도 낮게 해도 된다. 또한, 도 21a, 도 21b에서는, 도전 단자(12)가 반도체 장치(65)의 외주를 따라 형성되어 있지만, 패드 전극(4)이나 금속층(9)의 위치에 따라서 개구부(60) 및 도전 단자(12)의 위치를 변경해도 된다.
또한, 반도체 장치(65)에서 도전 단자(12)를 형성하지 않는 경우에는, 금속층(9) 혹은 패드 전극(4)이 개구부(60) 내에서 노출되어, 그 개구부(60)를 통하여 다른 장치의 전극과 전기적으로 접속된다. 또한, 반도체 장치(65)에 대하여, 지지 체에 이미 설명한 관통 구멍을 형성하는 것도 물론 가능하며, 그 반도체 장치(65)를 이용하여 도 18에 도시한 바와 같은 적층형의 반도체 장치를 형성하는 것도 가능하다.
또한, 반도체 장치(65)에 나타내는 바와 같이 V자형 홈(10)을 형성하지 않아도 된다. 또한, 도 21에서는, 이미 설명한 구성과 마찬가지의 구성에 대해서는 동일한 기호를 붙이고 있어, 그 설명에 대해서는 생략한다.
또한, 도 11a, 도 12a, 도 14a의 평면도에서는, 반도체 기판(2)이 도 3a에서 도시한 바와 같이 대략 장방형으로 도시되어 있지만, 도 3b에 도시한 바와 같이 외주가 요철 형상으로 되도록 구성되어 있어도 되고, 설계에 따라서 그 형상을 변경하는 것도 가능하다.
본 발명에 따르면, 제조 공정수가 간소화됨과 함께, 배선 형성에 필요하였던 알루미늄이나 알루미늄 합금이나 구리 등의 금속 재료의 사용을 억제할 수 있기 때문에 제조 코스트를 낮게 억제할 수 있다. 또한, 반도체 장치의 박형화·소형화를 실현할 수 있다.
또한, 반도체 기판과 접합된 지지체에 관통 구멍을 형성한 경우에는, 해당 관통 구멍을 통하여 해당 반도체 장치와 다른 장치를 전기적으로 접속할 수 있다. 그 때문에, 복수의 반도체 장치의 적층 구조를 실현할 수 있음과 함께, 해당 적층 구조의 박형화·소형화를 실현할 수 있다.

Claims (20)

  1. 반도체 기판과,
    적어도 일부의 외주부가 상기 반도체 기판의 단부보다도 비어져 나오도록 하여, 상기 반도체 기판의 표면 상에 접합된 지지체와,
    상기 지지체의 하방에 형성된 전극 접속부와,
    상기 전극 접속부 상에 개구를 갖고, 상기 반도체 기판의 측면을 피복하는 보호층을 가지며, 상기 반도체 기판의 이면 상에 배선층이 형성되어 있지 않은 것을 특징으로 하는 반도체 장치.
  2. 표면으로부터 이면에 걸쳐 관통하는 개구부를 갖는 반도체 기판과,
    상기 반도체 기판의 표면 상에 접합된 지지체와,
    상기 지지체의 하방에 형성된 전극 접속부와,
    상기 전극 접속부 상에 개구를 갖고, 상기 반도체 기판의 측면을 피복하는 보호층을 가지며, 상기 반도체 기판의 이면 상에 배선층이 형성되어 있지 않은 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 보호층의 개구는, 상기 전극 접속부의 상기 반도체 기판측의 주면 상에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 전극 접속부 상에 도전 단자가 형성된 것을 특징으로 하는 반도체 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 지지체는, 그 표면으로부터 이면에 걸쳐 관통하는 관통 구멍을 갖는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 관통 구멍은, 상기 전극 접속부와 중첩하는 위치에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제5항에 있어서,
    상기 지지체의 관통 구멍 내에 도전 단자가 형성되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제1항 또는 제2항에 있어서,
    상기 반도체 기판의 이면이 상기 보호층으로 피복되지 않고 노출되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제1항 또는 제2항에 있어서,
    상기 반도체 기판과 상기 지지체는 접착층을 개재하여 접합되고, 상기 접착층은 부분적으로 형성되며, 상기 반도체 기판과 상기 지지체 사이에 캐비티가 형성되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제1항 또는 제2항에 있어서,
    상기 전극 접속부의 적어도 일부가, 패시베이션막으로 피복되어 있는 것을 특징으로 하는 반도체 장치.
  11. 제5항의 반도체 장치가 복수 적층되어 구성된 적층형의 반도체 장치로서, 각 반도체 장치의 상호간의 전기적인 접속이 상기 지지체의 관통 구멍을 통하여 행하여지고 있는 것을 특징으로 하는 적층형의 반도체 장치.
  12. 제1항 또는 제2항의 반도체 장치가 회로 기판 상에 실장되어 있는 것을 특징으로 하는 반도체 장치.
  13. 표면 상에 절연막을 개재하여 전극 접속부가 형성된 반도체 기판을 준비하고,
    상기 반도체 기판의 표면 상에 지지체를 접착하는 공정과,
    상기 반도체 기판 및 상기 절연막을 제거하여 상기 전극 접속부를 노출시키는 공정과,
    상기 전극 접속부 상에 개구부를 갖는 보호층을 형성하는 공정을 갖고,
    상기 반도체 기판의 이면에 배선층을 형성하는 공정을 갖지 않는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 보호층의 개구부를, 상기 전극 접속부의 상기 반도체 기판측의 주면 상에 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제13항 또는 제14항에 있어서,
    상기 전극 접속부를 노출시키는 공정 후에, 상기 노출된 전극 접속부 상에 도전 단자를 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제13항 또는 제14항에 있어서,
    상기 지지체를 상기 반도체 기판으로부터 분리하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제13항 또는 제14항에 있어서,
    상기 지지체를 관통하는 관통 구멍을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 관통 구멍은, 상기 전극 접속부와 중첩하는 위치에 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제17항에 있어서,
    상기 관통 구멍 내에 도전 단자를 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제19항에 있어서,
    다이싱 라인을 따라 개개의 반도체 칩으로 분할하는 공정과, 상기 관통 구멍 내에 형성된 도전 단자를 통하여 상기 개개의 반도체 칩을 적층하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
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