KR100840501B1 - 반도체 장치 및 그 제조 방법, 카메라 모듈 - Google Patents

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다까시 노마
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Abstract

패키지형의 반도체 장치 및 그 제조 방법에서, 제조 공정을 복잡화시키지 않고, 신뢰성 및 수율의 향상을 도모한다. 패드 전극(4)이 형성된 반도체 기판(2)의 표면에 수지층(6) 및 지지체(7)를 형성한다. 다음으로, 패드 전극(4)을 노출시키도록 수지층(6) 및 지지체(7)를 에칭 제거한다. 이 에칭에서는, 도 3의 (c)에 도시하는 바와 같이 다이싱 라인 DL을 사이에 두고 마주 향하는 2개의 도전 단자 형성 영역(9)과 그 사이의 연속한 영역에 위치하는 지지체(7)가 동시에 제거되어, 개구부(10)가 형성된다. 그 후, 개구부(10)에서 노출되는 패드 전극(4) 위에 금속층(11)을 형성하고, 또한 도전 단자(12)를 형성한다. 마지막으로 다이싱 라인 DL을 따라 다이싱함으로써 반도체 기판(2)을 개개의 반도체 칩으로 분할한다.
전자 디바이스, 회로 기판, 반도체 기판, 절연막, 패드 전극, 패시베이션막, 수지층, 지지체, 포토레지스트층, 도전 단자 형성 영역, 개구부

Description

반도체 장치 및 그 제조 방법, 카메라 모듈{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF, AND CAMERA MODULE}
도 1은 본 발명에 따른 반도체 장치 및 그 제조 방법을 설명하는 평면도 및 단면도.
도 2는 본 발명의 제1 실시 형태에 따른 반도체 장치 및 그 제조 방법을 설명하는 평면도.
도 3은 본 발명의 제1 실시 형태에 따른 반도체 장치 및 그 제조 방법을 설명하는 단면도.
도 4는 본 발명의 제1 실시 형태에 따른 반도체 장치 및 그 제조 방법을 설명하는 단면도.
도 5는 본 발명의 제1 실시 형태에 따른 반도체 장치 및 그 제조 방법을 설명하는 단면도.
도 6은 본 발명의 제1 실시 형태에 따른 반도체 장치가 실장된 상태를 설명하는 평면도 및 단면도.
도 7은 본 발명의 제1 실시 형태에 따른 반도체 장치가 실장된 상태를 설명하는 평면도 및 단면도.
도 8은 본 발명의 제1 실시 형태에 따른 반도체 장치가 실장된 상태를 설명 하는 평면도 및 단면도.
도 9는 본 발명의 제1 실시 형태에 따른 반도체 장치가 실장된 상태를 설명하는 단면도.
도 10은 본 발명의 제1 실시 형태에 따른 반도체 장치가 실장된 상태를 설명하는 평면도 및 단면도.
도 11은 본 발명의 제2 실시 형태에 따른 반도체 장치 및 그 제조 방법을 설명하는 단면도.
도 12는 본 발명의 제2 실시 형태에 따른 반도체 장치 및 그 제조 방법을 설명하는 단면도.
도 13은 본 발명의 제2 실시 형태에 따른 반도체 장치 및 그 제조 방법을 설명하는 단면도.
도 14는 본 발명의 제2 실시 형태에 따른 반도체 장치가 실장된 상태를 설명하는 평면도 및 단면도.
도 15는 종래의 반도체 장치를 설명하는 사시도.
도 16은 종래의 반도체 장치를 설명하는 단면도.
[도면의 주요 부분에 대한 부호 설명]
1: 전자 디바이스
1A~1E: 회로 기판
2: 반도체 기판
3: 제1 절연막
4: 패드 전극
5: 패시베이션막
6: 수지층
7: 지지체
8: 포토레지스트층
9: 도전 단자 형성 영역
10: 개구부
11: 금속층
12: 도전 단자
15: 반도체 칩
16: 수광 영역
20: 외부 전극
20m: Cu층
20n: Cu층
21: 본딩 와이어
21p: 도전성 페이스트
22: 언더 필
30: 경통부
31: 필터
32: 렌즈
40: DSP 칩
50: 포토레지스트층
55: 포토레지스트층
60: 반도체 칩
H: 회로 기판(1B)의 높이
H1: 오목부
H2: 오목부
H3: 회로 기판(1E)의 높이
101: 반도체 장치
102: 제1 글래스 기판
103: 제2 글래스 기판
104: 반도체 기판
105a, 105b: 수지층
106: 도전 단자
107: 제1 배선
108: 절연막
109: 제2 배선
110: 보호막
200: 반도체 장치
201: 전자 디바이스
202: 패드 전극
203: 반도체 칩
204: 지지체
205: 수지층
206: 절연막
207: 패시베이션막
208: 개구부
209: 도전 단자
210: 금속층
DL: 다이싱 라인
[특허 문헌 1] 일본특허공표 제2002-512436호 공보
본 발명은, 반도체 장치에 관한 것으로, 특히, 패키지형의 반도체 장치 및 그 제조 방법에 관한 것이다. 또한, 패키지형의 반도체 장치를 구비한 카메라 모듈에 관한 것이다.
최근, 새로운 패키지 기술로서, CSP(Chip Size Package)가 주목받고 있다. CSP란, 반도체 칩의 외형 치수와 대략 동일 사이즈의 외형 치수를 갖는 소형 패키 지를 말한다.
종래부터, CSP의 일종으로서, BGA(Ball Grid Array)형의 반도체 장치가 알려져 있다. 이 BGA형의 반도체 장치는, 땜납 등의 금속 부재로 이루어지는 볼 형상의 도전 단자를 패키지의 일주면 위에 복수 배열하고, 패키지의 다른 면 위에 탑재되는 반도체 칩과 전기적으로 접속한 것이다.
그리고, 이 BGA형의 반도체 장치를 전자 기기에 내장할 때에는, 각 도전 단자를 프린트 기판 위의 배선 패턴에 실장함으로써, 반도체 칩과 프린트 기판 위에 탑재되는 외부 회로를 전기적으로 접속하고 있다.
이와 같은 BGA형의 반도체 장치는, 측부에 돌출된 리드 핀을 갖는 SOP(Small Outline Package)나 QFP(Quad Flat Package) 등의 다른 CSP형의 반도체 장치에 비교하여, 다수의 도전 단자를 형성할 수 있고, 게다가 소형화할 수 있다는 장점을 갖기 때문에, 예를 들면 휴대 전화기에 탑재되는 디지털 카메라의 이미지 센서 칩 등으로서 폭 넓게 이용되고 있다.
도 15는, 종래의 BGA형의 반도체 장치의 개략 구성을 도시하는 것으로서, 도 15의 (a)는 이 BGA형의 반도체 장치의 표면측의 사시도이다. 또한, 도 15의 (b)는 이 BGA형의 반도체 장치의 이면측의 사시도이다.
이 BGA형의 반도체 장치(101)는, 제1 및 제2 글래스 기판(102, 103) 사이에 반도체 기판(104)이 에폭시 수지 등의 수지층(105a, 105b)을 개재하여 밀봉되어 있다. 제2 글래스 기판(103)의 일주면 위, 즉 BGA형의 반도체 장치(101)의 이면 위에는, 도전 단자(106)가 격자 형상으로 복수 배치되어 있다. 이 도전 단자(106) 는, 제2 배선(109)을 통해서 반도체 기판(104)에 접속된다. 복수의 제2 배선(109)에는, 각각 반도체 기판(104)의 내부로부터 인출된 알루미늄 배선이 접속되어 있어, 각 도전 단자(106)와 반도체 기판(104)과의 전기적 접속이 이루어져 있다.
이 BGA형의 반도체 장치(101)의 단면 구조에 대해서 도 16을 참조하여 더 자세하게 설명한다. 도 16은 다이싱 라인 DL을 따라, 개개의 칩으로 분할된 BGA형의 반도체 장치(101)의 단면도를 도시하고 있다.
반도체 기판(104)의 표면에 형성된 절연막(108) 위에 제1 배선(107)이 형성되어 있다. 이 반도체 기판(104)의 표면은 수지층(105a)에 의해 제1 글래스 기판(102)과 접착되어 있다. 또한, 이 반도체 기판(104)의 이면은, 에폭시 수지 등의 수지층(105b)에 의해 제2 글래스 기판(103)과 접착되어 있다.
또한, 제1 배선(107)의 일단은 제2 배선(109)과 접속되어 있다. 이 제2 배선(109)은, 제1 배선(107)의 일단으로부터 제2 글래스 기판(103)의 표면으로 연장하고 있다. 그리고, 제2 글래스 기판(103) 위로 연장된 제2 배선(109) 위에는, 볼 형상의 도전 단자(106)가 형성되어 있다. 또한, 제2 배선(109)의 표면에는 솔더레지스트 등으로 이루어지는 보호막(110)이 형성되어 있다.
전술한 기술은, 상기한 특허 문헌 1에 기재되어 있다.
그러나, 전술한 종래의 반도체 장치(101)에서는, 그 제조 공정이 복잡해진다고 하는 문제가 있었다.
또한, 상기 반도체 장치(101)는, 그 구조가 복잡하기 때문에 충분한 신뢰성 이 얻어지지 않았다. 예를 들면, 반도체 장치(101)의 제1 배선(107)과 제2 배선(109)과의 접촉 면적이 매우 작기 때문에, 제2 배선(109)은 이 접촉 부분에서 단선될 우려가 있었다. 또한, 제2 배선(109)의 스텝 커버리지(step coverage)가 나쁘다고 하는 문제가 있었다.
이와 같은 문제를 해소하는 관점에서, 반도체 장치를 이하에 설명하는 바와 같이 구성할 수 있다. 도 1의 (a)는 해당 반도체 장치(200)를 상방으로부터 본 평면도이고, 도 1의 (b)는 도 1의 (a)의 X-X선을 따라 취한 단면도이다.
반도체 장치(200)에서는, 전자 디바이스(201) 및 패드 전극(202)이 그 표면에 형성된 반도체 기판(203) 위에 글래스로 이루어지는 지지체(204)가 수지층(205)을 개재하여 접합되어 있다. 또한, 참조부호 206은 BPSG나 실리콘 산화막으로 이루어지는 절연막이고, 참조부호 207은 실리콘 질화막 등으로 이루어지고, 패드 전극(202)의 일부 위를 피복하는 패시베이션막이다.
지지체(204)의 소정 영역은 그 표면으로부터 이면에 걸쳐서 개구(관통)하고, 해당 개구부(208)의 각각에 땜납 등으로 이루어지는 복수의 도전 단자(209)가 형성되어 있다. 또한, 도전 단자(209)는 니켈이나 금으로 이루어지는 금속층(210)을 개재하여 패드 전극(202)과 전기적으로 접속되어 있다.
이러한 구성에 따르면, 지지체(204)에 형성된 복수의 개구부(208) 내에 각각 직접 도전 단자(209)를 형성하기 때문에, 종래예에서 나타낸 바와 같은 배선이 불필요하여, 제조 공정을 간소화할 수 있다는 이점이 있다. 또한, 반도체 기판(203)의 표면이 지지체(204)에 의해 보호되기 때문에, 표면의 전자 디바이스(201)나 그 주변 소자의 열화를 방지하여, 반도체 장치의 신뢰성 및 수율을 높게 할 수 있다.
그러나, 반도체 장치(200)에서의 개개의 개구부(208)는 미세(예를 들면, 한 변이 100㎛ 정도인 대략 정방형)하기 때문에, 지지체(204)의 목적의 위치에 목적의 크기의 개구부(208)를 높은 정밀도로 형성하는 것이 곤란하다고 하는 문제가 있었다.
따라서, 본 발명은 제조 공정을 간소화하여, 반도체 장치의 신뢰성 및 수율을 향상시키는 것을 목적으로 한다. 또한, 촬상 장치로서 반도체 장치가 탑재된 카메라 모듈의 소형화, 신뢰성 및 수율의 향상을 도모하는 것을 목적으로 한다.
본 발명의 주된 특징은 이하와 같다. 즉, 본 발명의 반도체 장치의 제조 방법은, 패드 전극을 구비하고, 다이싱 라인에 의해 구분된 반도체 기판의 표면에 지지체를 접합하는 공정과, 상기 지지체 중 상기 다이싱 라인을 사이에 두고 마주 향하는 외부 접속용 전극 형성 영역 및 그 사이의 연속한 영역을 선택적으로 제거함으로써, 상기 반도체 기판을 일부 노출시키는 개구부를 형성하는 공정과, 상기 다이싱 라인을 따른 다이싱에 의해, 상기 반도체 기판을 개개의 반도체 칩으로 분할하는 공정을 구비하는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법은, 상기 반도체 기판의 표면에는, 전자 디바이스가 형성되고, 상기 개구부를 형성하는 공정 전에, 상기 지지체 중 상기 전자 디바이스의 형성 영역과 중첩하지 않는 영역의 두께를 에칭하여 얇게 하는 공정을 갖는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치는, 전자 디바이스 및 상기 전자 디바이스와 전기적으로 접속된 외부 접속용 전극을 구비한 반도체 기판과, 상기 전자 디바이스의 상방에서, 상기 반도체 기판과 접합된 지지체를 구비하고, 상기 지지체의 외주에, 외측으로부터 내측의 방향으로 개구부가 형성되고, 상기 개구부에서 상기 외부 접속용 전극이 형성되어 있는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치는, 상기 지지체 중 상기 전자 디바이스의 형성 영역과 중첩하는 영역의 두께가, 상기 전자 디바이스의 형성 영역과 중첩하지 않는 영역의 일부의 두께보다도 두껍게 형성되어 있는 것을 특징으로 한다.
또한, 본 발명의 카메라 모듈은, 촬상 장치와, 외부 전극을 가지며, 상기 촬상 장치가 실장된 회로 기판과, 상기 촬상 장치의 수광 영역에 광을 유도하는 렌즈를 구비한 카메라 모듈로서, 상기 촬상 장치는, 수광 소자 및 상기 수광 소자와 전기적으로 접속된 외부 접속용 전극을 구비한 반도체 기판과, 상기 수광 소자의 상방에서, 상기 반도체 기판과 접합된 지지체와, 상기 지지체를 관통하는 개구부를 구비하고, 상기 개구부를 통하여, 상기 회로 기판의 외부 전극과 상기 외부 접속용 전극이 전기적으로 접속된 것을 특징으로 한다.
또한, 본 발명의 카메라 모듈은, 상기 개구부가, 상기 지지체의 외주에 배치되고, 외측으로부터 내측의 방향으로 개구되어 있는 것을 특징으로 한다.
또한, 본 발명의 카메라 모듈은, 상기 지지체 중 상기 수광 소자의 형성 영역과 중첩하는 영역의 두께가, 상기 수광 소자의 형성 영역과 중첩하지 않는 영역의 일부의 두께보다도 두껍게 형성되어 있는 것을 특징으로 한다.
[발명을 실시하기 위한 최량의 형태]
다음으로, 본 발명의 반도체 장치 및 그 제조 방법의 제1 실시 형태에 대해서 도면을 참조하면서 설명한다. 도 2는, 본 발명의 반도체 장치를 상방으로부터 본 개략 평면도이다. 또한, 도 3 ~ 도 5는 도 2의 Y-Y선을 따라 취한 단면도로서, 그 제조 공정 순으로 도시한 것이다.
우선, 본 발명의 제1 실시 형태에 따른 반도체 장치의 특징의 하나는, 도 2에 도시하는 바와 같이, 지지체(7)의 외주를 따라, 외측으로부터 내측의 방향으로 개구부(10)가 복수 형성되고, 이 개구부(10) 내에 다른 회로 기판과 전기적으로 접속되는 도전 단자(12)나 금속층(11)이 형성되어 있는 것이다. 이하, 그 제조 방법을 구체적으로 설명한다.
우선, 도 3의 (a)에 도시하는 바와 같이, 그 표면에 전자 디바이스(1)가 형성된 실리콘(Si) 등으로 이루어지는 반도체 기판(2)을 준비한다. 그리고, 반도체 기판(2)의 표면에 제1 절연막(3)(예를 들면, 열산화법이나 CVD법 등에 의해 형성된 실리콘 산화막이나 BPSG막)을 예를 들면 2㎛의 막 두께로 형성한다.
다음으로, 스퍼터링법이나 도금법, 그 밖의 성막 방법에 의해 알루미늄(Al)이나 구리(Cu) 등의 금속층을 형성하고, 그 후 도시되지 않은 포토레지스트층을 마스크로 하여 해당 금속층을 에칭하여, 제1 절연막(3) 위에 패드 전극(4)을 예를 들면 1㎛의 막 두께로 형성한다. 패드 전극(4)은 전자 디바이스(1)나 그 주변 소자와 전기적으로 접속되어 있다.
다음으로, 반도체 기판(2)의 표면에 패드 전극(4)의 일부 위를 피복하는 패 시베이션막(5)(예를 들면, CVD법에 의해 형성된 실리콘 질화막)을 형성한다.
다음으로, 패드 전극(4)을 포함하는 반도체 기판(2)의 표면 위에, 에폭시 수지 등의 수지층(6)을 개재하여 지지체(7)를 접합시킨다. 지지체(7)는, 예를 들면 글래스나 석영, 플라스틱 등으로 이루어져, 반도체 기판(2)을 지지할 뿐만 아니라, 그 표면을 보호하는 기능을 갖는 것이다. 또한, 전자 디바이스(1)가, CCD 등의 수광 소자인 경우에는, 지지체(7)는 투명 혹은 반투명의 재료로 이루어져, 광을 투과시키는 성질을 갖는 것이다. 또한, 필요에 따라 이후, 반도체 기판(2)의 이면의 백그라인드를 행하여, 반도체 기판(2)의 두께를 얇게 한다.
다음으로, 도 3의 (b)에 도시하는 바와 같이, 지지체(7)의 표면에 포토레지스트층(8)을 선택적으로 형성한다. 여기에서, 포토레지스트층(8)은, 다이싱 라인 DL을 사이에 두고 인접하는 2개의 도전 단자 형성 영역(9)과, 그 사이에 대응한 위치가 개구되어 형성된다.
다음으로, 도 3의 (c)에 도시하는 바와 같이, 포토레지스트층(8)을 마스크로 하여 지지체(7)의 선택적인 에칭을 행한다. 이 에칭에 의해, 다이싱 라인 DL을 사이에 두고 마주 향하는 2개의 도전 단자 형성 영역(9)과 그 사이의 연속한 영역이 하나의 단위로서 제거되어, 지지체(7)를 관통하는 개구부(10)가 형성된다. 또한, 그 개구부(10)를 상방으로부터 본 경우, 개구부(10)는 도 2에 도시하는 바와 같이 지지체(7)의 외주를 따라 균등하게 형성되어 있다.
이 선택적인 에칭은, 예를 들면 드라이 에칭이나 불산(HF)을 에칭 용액으로 한 딥 에칭으로 행할 수 있다. 에칭하는 영역의 일 단위가 1개의 도전 단자 형성 영역마다이었던 반도체 장치(200)(도 1의 (a) 참조)와 비교하면, 지지체의 에칭하는 영역의 일 단위가 2개의 도전 단자 형성 영역에 걸쳐, 2배 이상의 면적으로 넓어져 있기 때문에, 개구부를 원하는 위치에 높은 정밀도로, 또한, 용이하게 형성할 수 있다.
다음으로, 도 4의 (a)에 도시하는 바와 같이, 개구부(10)의 저부에서 노출되는 수지층(6)을 선택적으로 에칭함으로써, 패드 전극(4)의 일부 위가 노출된다. 또한, 지지체(7)의 에칭과 수지층(6)의 에칭은 1회의 에칭에 의해 행해져도 된다.
다음으로, 도 4의 (b)에 도시하는 바와 같이, 개구부(10)의 저부에서 노출된 패드 전극(4) 위에, 니켈(Ni) 및 금(Au) 등으로 이루어지는 금속층(11)을 형성한다.
다음으로, 도 4의 (c)에 도시하는 바와 같이 금속층(11)의 소정 영역 위에, 금속층(11)을 도금 전극으로서 이용한 전해 도금법에 의해, 땜납 볼을 고착하여 도전 단자(12)를 형성한다. 또한, 땜납을 스크린 인쇄하고, 이 땜납을 열처리로 리플로우시킴으로써, 마찬가지의 도전 단자(12)를 형성할 수도 있다. 또한, 도전 단자(12)의 형성 방법은 이들에 한정되는 것은 아니며, 디스펜서를 이용하여 땜납 등을 도포하는 소위 디스펜스법(도포법) 등으로 형성할 수도 있다. 또한, 도전 단자(12)는 금을 재료로 한 것이라도 되며, 그 재료는 특별히 한정되지 않는다. 또한, 이하에 설명하는 바와 같이 도전 단자(12)를 형성시키지 않는 경우도 있다. 이 경우에는, 금속층(11) 혹은 패드 전극(4)이 노출된 상태로 된다.
마지막으로, 도 5에 도시하는 바와 같이, 다이싱 라인 DL을 따라 반도체 기 판(2)을 개개의 반도체 칩(15)으로 분할한다. 이와 같이 하여, 본 실시 형태에 따른 반도체 장치가 완성된다. 완성된 반도체 장치는, 외부 전극이 패턴 형성된 회로 기판 등에 실장된다. 이 실장 시에, 도전 단자(12)는 외부 접속용 전극으로서 회로 기판 위의 외부 전극과 전기적으로 접속된다. 또한, 도전 단자(12)가 형성되어 있지 않은 경우에는, 금속층(11) 혹은 패드 전극(4)이 외부 접속용 전극으로서 회로 기판 위의 외부 전극과 본딩 와이어 등으로 전기적으로 접속된다.
제1 실시 형태에서는, 종래와 같은 복잡한 배선이 불필요하여, 제조 공정을 간소화할 수 있다고 하는 이점이 있다. 또한, 반도체 기판(2)의 표면이 지지체(7)에 의해 보호되기 때문에, 표면에 형성된 전자 디바이스(1)나 그 주변 소자의 열화를 방지하여, 반도체 장치의 신뢰성을 높게 할 수 있다. 또한, 이미 상술한 바와 같이 지지체(7)에의 개구부(10)의 형성이 용이하기 때문에, 제조 코스트를 낮게 억제하여, 결과적으로 반도체 장치의 신뢰성 및 수율이 향상된다.
다음으로, 본 실시 형태에 따른 반도체 장치가 회로 기판(모듈 기판)에 실장된 경우에 대해 도면을 참조하여 설명한다. 또한, 이하의 설명에서는, 전자 디바이스(1)가 CCD형 이미지 센서나 CMOS형 이미지 센서 등의 수광 소자이며, 반도체 칩(15)이 카메라 모듈의 촬상 장치로서 이용된 경우로 해서 설명한다. 도 6의 (a)는, 본 실시 형태에 따른 반도체 장치가 실장된 카메라 모듈을 상방으로부터 본 평면도이며, 도 6의 (b)는 도 6의 (a)의 Z-Z선을 따라 취한 단면도이다.
도 6의 (a)에 도시하는 바와 같이, 예를 들면 프린트 기판과 같은 회로 기판(1A) 위에 반도체 칩(15)이 재치되어 있다. 반도체 칩(15)은, 그 이면측(지지 체(7)가 형성되어 있지 않은 측)이 회로 기판(1A)에 대향하도록 형성되어 있다. 회로 기판(1A)에는, 외부 전극(20)이 패턴 형성되어 있다.
그리고, 반도체 칩(15)의 패드 전극(4)과 외부 전극(20)은, 예를 들면 본딩 와이어(21)를 통해서 전기적으로 접속되어 있다. 또한, 본딩 와이어(21) 대신에, 도전 패턴이 형성되어 이루어지는 플렉시블 시트나 테이프를 이용할 수도 있다. 또한, 도시는 하지 않지만 패드 전극(4) 위에 금속층(11)이 형성되고, 해당 금속층(11)과 외부 전극(20)이 본딩 와이어(21) 등을 통해서 전기적으로 접속되어도 된다.
또한, 도 6의 (b)에 도시하는 바와 같이, 회로 기판(1A)의 표면에는 반도체 칩(15)을 피복하도록 하여 경통부(30)가 설치되어 있다. 경통부(30) 중, 반도체 칩(15)의 수광 영역(16)에 대응하는 위치에는, 특정의 파장을 컷트하는 필터(31) 및 외광을 집약시키는 렌즈(32)가 설치되어 있다. 여기에서, 종래의 반도체 장치(101)(도 15 참조)와 상이하여, 반도체 칩(15)의 이면은 도전 단자가 형성되어 있지 않고 평탄화되어 있기 때문에, 반도체 칩(15)을 실장할 때의 기울기나 어긋남을 극력 없앨 수 있다. 그리고, 해당 카메라 모듈에 의한 촬상시의 상에의 악영향을 회피할 수 있다.
또한, 회로 기판(1A)의 이면에는, 수광 소자로부터의 화상 신호를 처리하는 DSP(Digital Signal Processor) 칩(40)이 배치되어도 된다. 이와 같이 반도체 칩(15)과 DSP 칩(40)을 회로 기판(1A)의 표면과 이면에 중첩시켜서 구성함으로써, 회로 기판(1A)의 면적을 작게 억제할 수 있다.
또한, 본 실시 형태에 따른 반도체 장치의 회로 기판에의 실장은 도 7에 도시하는 바와 같이 행할 수도 있다. 도 7의 (a)는, 본 실시 형태에 따른 반도체 장치가 카메라 모듈의 촬상 장치로서 실장된 상태를 상방으로부터 본 평면도이며, 도 7의 (b)는 도 7의 (a)의 O-O선을 따라 취한 단면도이다. 또한, 도 6에서 이미 도시된 것과 동일한 구성 요소는 동일 부호를 이용하고 그 설명을 생략한다.
도 7의 (a)에 도시하는 바와 같이, 예를 들면, 프린트 기판과 같은 회로 기판(1B)의 이면과 반도체 칩(15)의 표면이 대향하도록 하여, 반도체 칩(15)이 재치되어 있다. 여기에서, 도전 단자(12)는, 회로 기판(1B)의 이면에 패턴 형성된 외부 전극(20)과 직접 접속되어 있다.
또한, 회로 기판(1B)에는 수광 영역(16)과 중첩하는 영역이 개구되고, 수광창(1W)이 형성되어 있다. 그 때문에, 반도체 칩(15)이 회로 기판(1B)의 이면에 재치되어 있다고 하여도 수광할 수 있도록 되어 있다.
또한, 본 구성에서는 회로 기판(1B)의 이면에 반도체 칩(15)이 재치되어 있기 때문에, 회로 기판(1B)의 두께도 촛점 거리의 일부로 된다. 그 때문에, 도 6에 도시한 바와 같은 회로 기판의 상방으로 반도체 칩(15)을 배치한 구성에 비하여, 적어도 회로 기판(1B)의 두께 H 만큼, 경통부(30)의 높이를 낮게 하는 것이 가능해져, 카메라 모듈의 소형화를 도모할 수 있다.
그런데, 카메라 모듈에서, 촬상 장치의 수광면에 미세한 티끌이나 먼지가 부착하게 되면, 수광량이 감소하거나, 상이 희미해지는 등 품질이 열화하게 되는 경우가 있다. 그 때문에, 도 7의 (b)의 점선으로 도시한 바와 같이, 필터(31)를 회 로 기판(1B) 위에 전용의 지그를 이용하여 고정할 수 있다. 이와 같이, 필터(31)를 필터 본래의 역할(특정의 파장의 광의 컷트)로서 뿐만 아니라, 반도체 칩(15)의 표면을 밀폐하는 덮개로서 이용함으로써, 수광면(지지체(7)의 표면)에의 티끌이나 먼지의 부착을 효과적으로 방지하여, 카메라 모듈의 신뢰성을 향상시킬 수 있다.
또한, 본 실시 형태에 따른 반도체 장치의 회로 기판에의 실장은 도 8에 도시하는 바와 같이 행할 수도 있다. 도 8의 (a)는, 본 실시 형태에 따른 반도체 장치가 실장된 카메라 모듈을 상방으로부터 본 평면도이며, 도 8의 (b)는 도 8의 (a)의 P-P선을 따라 취한 단면도이다. 또한, 도 6이나 도 7에서 이미 도시된 것과 동일한 구성 요소는 동일 부호를 이용하고 그 설명을 생략한다.
도 8의 (b)에 도시하는 바와 같이, 예를 들면 프린트 기판과 같은 회로 기판(1C) 에는 오목부(H1)가 형성되어 있고, 해당 오목부(H1) 내에 매립되도록 반도체 칩(15)이 재치되어 있다. 오목부(H1)의 형성은, 예를 들면 레이저 조사에 의한 에칭이나 드릴에 의한 절삭 등에 의해 행해진다.
또한, 오목부(1)의 저부에는 방열층으로서 예를 들면 열전도성이 높은 구리로 이루어지는 Cu층(20m)이 형성되어 있고, 반도체 칩(15)의 이면과 접하고 있다. 이와 같이 구성함으로써, 반도체 칩(15)의 동작 시에 발생하는 열을, 반도체 칩(15)의 저부로부터 Cu층(20m)으로 전하여, 외부로 빠져나가게 할 수 있다.
그 때문에, 열에 의한 전자 디바이스(1)의 성능의 열화를 효과적으로 방지할 수 있다. 따라서, 전자 디바이스(1)가 열에 의해 전기적 특성이 열화하기 쉬운 CCD 등의 수광 소자이면 성능의 열화가 방지되어 동작 품질이 향상된다.
또한, 도 8의 (b)에서는 Cu층(20m)의 표면과 반도체 칩(15)의 이면이 접하고 있지만, 반드시 직접적으로 접하고 있을 필요는 없고, 실리콘 산화막이나 실리콘 질화막이나 수지막 등의 절연막이 사이에 형성되어 있어도 된다.
또한, 반도체 칩(15)을 재치할 때에, 오목부(H1)의 측벽과 반도체 칩(15) 사이에 공간이 존재하는 경우에는, 언더 필(22)(예를 들면, 에폭시 수지 등의 유기재료)을 충전시킴으로써 해당 공간을 채운다.
그리고, 패드 전극(4)과 회로 기판(1C)의 외부 전극(20)이 본딩 와이어(21)를 통해서 접속되어 있다. 또한, 도시는 하지 않지만 패드 전극(4) 위에 금속층(11)이 형성되고, 해당 금속층(11)과 외부 전극(20)이 본딩 와이어(21) 등을 통해서 전기적으로 접속되어도 된다. 또한, 와이어본딩(21) 대신으로서, 도 9에 도시하는 바와 같이, 예를 들면 은(Ag) 입자를 포함하는 도전성 페이스트(21p)로 이루어지는 배선을 이용하여도 된다. 도전성 페이스트(21p)는 패드 전극(4) 위의 개구부로부터 외부 전극(20) 위로 연장하여 형성된다.
또한, 본 실시 형태에 따른 반도체 장치의 회로 기판에의 실장은 도 10에 도시하는 바와 같이 행할 수도 있다. 도 10의 (a)는, 본 실시 형태에 따른 반도체 장치가 실장된 카메라 모듈을 상방으로부터 본 평면도이며, 도 10의 (b)는 도 10의 (a)의 Q-Q선을 따라 취한 단면도이다. 또한, 이미 도시한 것과 동일한 구성 요소는 동일 부호를 이용하여 그 설명을 생략한다.
도 10의 (b)에 도시하는 바와 같이, 프린트 기판과 같은 회로 기판(1D)의 이면측에 오목부(H2)가 형성되어 있고, 해당 오목부(H2) 내에 반도체 칩(15)이 매립 되도록 재치되어 있다. 오목부(H2)의 형성은, 예를 들면 레이저 조사에 의한 에칭이나 드릴에 의한 절삭 등에 의해 행해진다.
회로 기판(1D)의 내부에는 외부 전극용의 배선층으로서, 예를 들면 Cu층(20n)이 형성되어, 외부 접속용 전극인 도전 단자(12)와 전기적으로 접속되어 있다. 또한, 회로 기판(1D)에는 수광 영역(16)과 중첩하는 영역에 수광창(1W)이 형성되어 있다. 그 때문에, 반도체 칩(15)이 회로 기판(1D)의 이면에 재치되어 있다고 하여도 수광을 할 수 있도록 되어 있다.
또한, 본 구성에서는 회로 기판(1D)의 이면에 반도체 칩(15)이 재치되어 있기 때문에, 회로 기판(1D)의 두께의 일부가 촛점 거리의 일부로 된다. 그 때문에, 도 8에 도시한 바와 같은 회로 기판의 상방으로 반도체 칩(15)을 배치한 구성에 비하여, 경통부(30)의 높이를 낮게 하는 것이 가능해져, 카메라 모듈의 소형화를 도모할 수 있다.
또한, 반도체 칩(15)을 재치할 때에, 오목부(H2)의 측벽과 반도체 칩(15) 사이에 공간이 존재하는 경우에는, 언더 필(22)을 충전시킴으로써 해당 공간을 채운다.
다음으로, 본 발명의 제2 실시 형태에 따른 반도체 장치 및 그 제조 방법에 대해서 도면을 참조하면서 설명한다. 이하, 그 제조 방법에 대해서 설명한다. 도 11∼도 13은 제조 공정 순으로 도시한 것이다. 이미 설명한 것과 동일한 구성 요소는 동일 부호를 이용하고 그 설명을 생략하거나 간략하게 한다.
우선, 도 11의 (a)에 도시하는 바와 같이, 그 표면에 전자 디바이스(1)가 형 성된 실리콘(Si) 등으로 이루어지는 반도체 기판(2)을 준비한다. 그리고, 반도체 기판(2)의 표면에 제1 절연막(3)을 형성한다.
다음으로, 스퍼터링법이나 도금법, 그 밖의 성막 방법에 의해 알루미늄(Al)이나 구리(Cu) 등의 금속층을 형성하고, 그 후 도시되지 않은 포토레지스트층을 마스크로 하여 해당 금속층을 에칭하여, 제1 절연막(3) 위에 패드 전극(4)을 형성한다.
다음으로, 반도체 기판(2)의 표면에 패드 전극(4)의 일부 위를 피복하는 패시베이션막(5)을 형성한다. 다음으로, 패드 전극(4)을 포함하는 반도체 기판(2)의 표면 위에, 에폭시 수지 등의 수지층(6)을 개재하여 지지체(7)를 접합시킨다. 또한, 필요에 따라 이후, 반도체 기판(2)의 이면의 백그라인드를 행하여, 반도체 기판(2)의 두께를 얇게 한다.
다음으로, 도 11의 (b)에 도시하는 바와 같이, 지지체(7)의 표면에 포토레지스트층(50)을 선택적으로 형성한다. 여기서, 포토레지스트층(50)은, 적어도 전자 디바이스(1)의 형성 영역과 중첩한 영역, 보다 바람직하게는 전자 디바이스(1)의 형성 영역과 중첩한 영역에만 형성된다. 그리고, 포토레지스트층(50)을 마스크로 하여 지지체(7)의 선택적인 에칭을 행한다. 이 에칭에 의해, 지지체(7) 중 소정 영역(전자 디바이스의 형성 영역과 중첩하지 않는 영역의 일부)을 에칭하여, 그 두께를 소정량 얇게 한다. 예를 들면, 약 100㎛의 두께를 약 30㎛로 얇게 한다.
다음으로, 도 11의 (c)에 도시하는 바와 같이, 지지체(7)의 표면에 포토레지스트층(55)을 선택적으로 형성한다. 그리고, 포토레지스트층(55)을 마스크로 하여 지지체(7)의 선택적인 에칭을 행한다. 이 에칭에 의해, 다이싱 라인 DL을 사이에 두고 마주 향하는 2개의 도전 단자 형성 영역(9)과 그 사이의 연속한 영역으로 이어지는 지지체(7)가 동시에 제거되어, 지지체(7)을 관통하는 개구부(10)가 형성된다. 그리고, 지지체(7)가 볼록 형상으로 형성되어, 지지체(7) 중 전자 디바이스(1)의 형성 영역과 중첩하는 영역의 두께가, 다른 영역보다도 두껍게 되어 있다.
다음으로, 도 12의 (a)에 도시하는 바와 같이, 개구부(10)의 저부에서 노출되는 수지층(6)을 선택적으로 에칭함으로써, 패드 전극(4)의 일부 위가 노출된다. 다음으로, 도 12의 (b)에 도시하는 바와 같이, 개구부(10)의 저부에서 노출된 패드 전극(4) 위에, 니켈(Ni) 및 금(Cu) 등으로 이루어지는 금속층(11)을 형성한다.
다음으로, 도 12의 (c)에 도시하는 바와 같이 금속층(11)의 소정 영역 위에 도전 단자(12)를 형성한다. 또한, 도시는 하지 않지만 제1 실시 형태와 마찬가지로 도전 단자(12)를 형성하지 않는 경우도 있다. 마지막으로, 도 13에 도시하는 바와 같이, 다이싱 라인 DL을 따라 반도체 기판(2)을 개개의 반도체 칩(60)으로 분할한다. 이와 같이 하여, 제2 실시 형태에 따른 반도체 장치가 완성된다.
제2 실시 형태에서도, 종래와 같은 복잡한 배선이 불필요하여, 제조 공정을 간소화할 수 있다는 이점이 있다. 또한, 반도체 기판(2)의 표면이 지지체(7)에 의해 보호되기 때문에, 표면에 형성된 전자 디바이스(1)나 그 주변 소자의 열화를 방지하여, 반도체 장치의 신뢰성을 높게 할 수 있다. 또한, 제1 실시 형태와 마찬가지로 지지체(7)에의 개구부(10)의 형성이 용이하기 때문에, 제조 코스트를 낮게 억제하여, 반도체 장치의 신뢰성 및 수율이 향상된다.
다음으로, 제2 실시 형태에 따른 반도체 장치가 회로 기판 위에 실장된 경우에 대해 도면을 참조하여 설명한다. 또한, 이하의 설명에서는, 전자 디바이스(1)가 CCD형 이미지 센서나 CMOS형 이미지 센서 등의 수광 소자인 것으로 하여 설명한다. 도 14의 (a)는, 제2 실시 형태에 따른 반도체 장치가 실장된 카메라 모듈을 상방으로부터 본 평면도이며, 도 14의 (b)는 도 14의 (a)의 R-R선을 따라 취한 단면도이다.
도 14의 (a)에 도시하는 바와 같이, 예를 들면, 프린트 기판과 같은 회로 기판(1E)의 이면과 반도체 칩(60)의 표면이 대향하도록 하여, 반도체 칩(60)이 재치되어 있다. 여기에서, 도전 단자(12)는, 회로 기판(1E)의 이면에 패턴 형성된 외부 전극(20)과 직접 접속되어 있다.
또한, 회로 기판(1E)에는 수광 영역(16)과 중첩하는 영역이 개구되어, 수광창(1W)이 형성되어 있다. 그 때문에, 반도체 칩(60)이 회로 기판(1E)의 이면에 재치되어 있다고 하여도, 수광할 수 있도록 되어 있다. 여기서, 본 실시 형태에서는, 지지체(7) 중 두꺼운 부분(볼록 형상 부분)을 회로 기판(1E)의 수광창(1W)에 도시되지 않은 접착제를 이용하여 끼워 맞추고 있다. 그 때문에, 지지체(7)의 표면 중 두꺼운 부분의 영역만이 수광창(1W)에서 노출되어 있다.
이와 같이 반도체 칩의 지지체(7) 중 소정 영역의 표면을 두껍게 가공한 구성에 의하면, 상기 제1 실시 형태에 따른 반도체 장치에서 얻어지는 효과 외에 추가로, 카메라 모듈에 실장 후의 지지체(7) 중 수광 영역(16)에 걸리는 표면의 클리닝이 용이해진다. 또한, 지지체(7)의 표면과 회로 기판(1E)의 표면의 높이 위치가 대략 동등하게 되도록 구성함으로써, 클리닝의 작업성이 더욱 향상된다. 또한, 반도체 칩을 실장할 때에 이용하는 접착제가 수광 영역(16)에 걸리는 지지체(7)의 표면으로 돌아서 들어가는 것이 방지된다. 따라서, 카메라 모듈의 보수성 및 신뢰성이 향상된다는 이점이 있다. 구체적인 클리닝의 방법의 일례로서는, 경통부(30)를 제거한 후에, 면봉 등의 소정의 청소 도구로 지지체(7)의 표면을 클리닝한다.
또한, 본 구성에서는, 회로 기판(1E)의 이면에 반도체 칩(60)이 재치되어 있기 때문에, 회로 기판(1E)의 두께도 촛점 거리의 일부로 된다. 그 때문에, 도 6에 도시한 바와 같은 회로 기판의 상방으로 반도체 칩(15)을 배치한 구성에 비하여, 적어도 회로 기판(1E)의 높이 H3 만큼, 경통부(30)의 높이를 낮게 하는 것이 가능하게 되어, 카메라 모듈의 소형화를 도모할 수 있다. 또한, 필터(31)를 도 14의 (b)의 점선으로 도시하는 바와 같이 배치하고, 반도체 칩(60)의 표면을 밀폐하는 덮개로서 이용함으로써, 수광면(지지체(7)의 표면)에의 티끌이나 먼지의 부착을 효과적으로 방지하여, 카메라 모듈의 신뢰성을 향상시킬 수 있는 점은 제1 실시 형태와 마찬가지이다. 또한, 해당 반도체 칩(60)을 다양한 형식으로 회로 기판에 실장할 수 있는 것에 대해서도 제1 실시 형태와 마찬가지이다.
본 발명에 따르면, 반도체 기판의 표면이 지지체에 의해 보호되기 때문에, 표면의 전자 디바이스나 그 주변 소자의 열화를 방지하여, 반도체 장치의 신뢰성 및 수율을 높게 할 수 있다.
또한, 지지체에 대한 개구부의 형성이 용이하게 되기 때문에, 제조 코스트를 억제하여, 반도체 장치의 신뢰성 및 수율을 향상시킬 수 있다.
또한, 본 발명의 카메라 모듈에 따르면, 카메라 모듈의 소형화, 신뢰성의 향상을 도모할 수 있다.

Claims (12)

  1. 패드 전극을 구비하고, 다이싱 라인에 의해 구분된 반도체 기판상에 접착제를 통해서 지지체를 접합시키는 공정과,
    상기 지지체 중 상기 다이싱 라인을 사이에 두고 마주 향하는 외부 접속용 전극 형성 영역 및 그 사이의 연속한 영역을 선택적으로 제거함으로써, 상기 반도체 기판을 일부 노출시키는 개구부를 형성하는 공정과,
    상기 개구부 내에 상기 패드 전극과 전기적으로 접속된 도전 단자를 형성하는 공정과,
    상기 다이싱 라인을 따른 다이싱에 의해, 상기 반도체 기판을 개개의 반도체 칩으로 분할하는 공정
    을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 도전 단자를 형성하는 공정 전에, 상기 개구부 내에 상기 패드 전극과 전기적으로 접속된 금속층을 형성하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 반도체 기판의 표면에는, 전자 디바이스가 형성되며,
    상기 개구부를 형성하는 공정 전에,
    상기 지지체 중 상기 전자 디바이스의 형성 영역과 중첩하지 않는 영역의 두께를 에칭하여 얇게 하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 전자 디바이스는 수광 소자인 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 전자 디바이스 및 상기 전자 디바이스와 전기적으로 접속된 외부 접속용 전극을 구비한 반도체 기판과,
    상기 전자 디바이스의 상방에서, 상기 반도체 기판과 접착제를 통해서 접합된 지지체를 구비하며,
    상기 지지체의 외주에, 외측으로부터 내측의 방향으로 개구부가 형성되고, 상기 개구부에서 상기 외부 접속용 전극이 형성되며, 그 외부 접속용 전극 상에 도전 단자가 형성되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 지지체 중 상기 전자 디바이스의 형성 영역과 중첩하는 영역의 두께가, 상기 전자 디바이스의 형성 영역과 중첩하지 않는 영역의 일부의 두께보다도 두껍게 형성되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제5항 또는 제6항에 있어서,
    상기 전자 디바이스는 수광 소자인 것을 특징으로 하는 반도체 장치.
  8. 촬상 장치와,
    외부 전극을 가지며, 상기 촬상 장치가 실장된 회로 기판과,
    상기 촬상 장치의 수광 영역에 광을 유도하는 렌즈
    를 구비한 카메라 모듈로서,
    상기 촬상 장치는,
    수광 소자 및 상기 수광 소자와 전기적으로 접속된 외부 접속용 전극을 구비한 반도체 기판과,
    상기 수광 소자의 상방에서, 상기 반도체 기판과 접착제를 통해서 접합된 지지체와,
    상기 지지체의 외주에, 외측으로부터 내측의 방향으로 형성된 개구부를 구비하고,
    상기 개구부를 통하여, 상기 회로 기판의 외부 전극과 상기 외부 접속용 전극이 전기적으로 접속된 것을 특징으로 하는 카메라 모듈.
  9. 제8항에 있어서,
    상기 지지체 중 상기 수광 소자의 형성 영역과 중첩하는 영역의 두께가, 상기 수광 소자의 형성 영역과 중첩하지 않는 영역의 일부의 두께보다도 두껍게 형성되어 있는 것을 특징으로 하는 카메라 모듈.
  10. 제9항에 있어서,
    상기 지지체의 표면 중 두껍게 형성된 영역만이 노출되어 있는 것을 특징으로 하는 카메라 모듈.
  11. 제8항 또는 제9항에 있어서,
    소정의 파장 영역의 광을 컷트하기 위한 필터가 상기 촬상 장치와 상기 렌즈 사이에 배치되며,
    상기 필터가 상기 촬상 장치를 밀폐하는 덮개를 겸하고 있는 것을 특징으로 하는 카메라 모듈.
  12. 삭제
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8592233B2 (en) 2011-07-19 2013-11-26 Moshe Kriman Substrate for integrated modules

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008092417A (ja) * 2006-10-04 2008-04-17 Matsushita Electric Ind Co Ltd 半導体撮像素子およびその製造方法並びに半導体撮像装置および半導体撮像モジュール
JP5295783B2 (ja) 2007-02-02 2013-09-18 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置
US7855425B2 (en) * 2007-03-09 2010-12-21 Sanyo Electric Co., Ltd. Semiconductor device and method of manufacturing the same
US20080265356A1 (en) * 2007-04-27 2008-10-30 Jin-Chyuan Biar Chip size image sensing chip package
CN101562175B (zh) * 2008-04-18 2011-11-09 鸿富锦精密工业（深圳）有限公司 影像感测器封装结构及其应用的成像装置
KR20100039686A (ko) 2008-10-08 2010-04-16 주식회사 하이닉스반도체 이미지 센서 모듈 및 이의 제조 방법
JP2010161163A (ja) * 2009-01-07 2010-07-22 Disco Abrasive Syst Ltd 撮像基板の加工方法
US8193555B2 (en) * 2009-02-11 2012-06-05 Megica Corporation Image and light sensor chip packages
US8642446B2 (en) * 2010-09-27 2014-02-04 Stats Chippac, Ltd. Semiconductor device and method of forming protective structure around semiconductor die for localized planarization of insulating layer
CN102572229A (zh) * 2010-12-29 2012-07-11 鸿富锦精密工业（深圳）有限公司 摄像模组
JP5903796B2 (ja) * 2011-08-12 2016-04-13 ソニー株式会社 撮像装置およびカメラモジュール
US8513757B1 (en) * 2012-06-08 2013-08-20 Apple Inc. Cover for image sensor assembly with light absorbing layer and alignment features
TWI512961B (zh) 2013-08-16 2015-12-11 Azurewave Technologies Inc 用於降低整體厚度的影像感測模組及其製作方法
JP2016131179A (ja) 2015-01-13 2016-07-21 ソニー株式会社 半導体装置、および半導体装置の製造方法、固体撮像素子、撮像装置、並びに電子機器
US20170147857A1 (en) * 2015-11-23 2017-05-25 Xintec Inc. Chip package and method for forming the same
WO2017090223A1 (ja) * 2015-11-24 2017-06-01 ソニー株式会社 撮像素子パッケージ、撮像装置及び撮像素子パッケージの製造方法
KR101929281B1 (ko) * 2016-05-19 2019-03-15 삼성디스플레이 주식회사 전자 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040033193A (ko) * 2002-10-11 2004-04-21 (주)그래픽테크노재팬 이미지 센서용 반도체 칩 패키지 및 제조 방법
KR20050087737A (ko) * 2005-04-06 2005-08-31 한국과학기술원 이미지 센서 모듈 및 이의 제조 방법
KR20050119101A (ko) * 2005-12-07 2005-12-20 삼성전자주식회사 고체 촬상용 반도체 장치의 제조방법

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63271969A (ja) * 1987-04-29 1988-11-09 Olympus Optical Co Ltd 固体撮像素子
JPH05347394A (ja) * 1992-06-15 1993-12-27 Sony Corp 固体撮像装置及びこの固体撮像装置と取付枠との結合構造
IL123207A0 (en) 1998-02-06 1998-09-24 Shellcase Ltd Integrated circuit device
US6503780B1 (en) * 2000-07-05 2003-01-07 Amkor Technology, Inc. Wafer scale image sensor package fabrication method
US6342406B1 (en) * 2000-11-15 2002-01-29 Amkor Technology, Inc. Flip chip on glass image sensor package fabrication method
JP3778817B2 (ja) * 2001-07-11 2006-05-24 富士フイルムマイクロデバイス株式会社 固体撮像装置およびその製造方法
JP2003078120A (ja) * 2001-08-31 2003-03-14 Seiko Precision Inc 固体撮像装置
JP3675402B2 (ja) * 2001-12-27 2005-07-27 セイコーエプソン株式会社 光デバイス及びその製造方法、光モジュール、回路基板並びに電子機器
JP2003309271A (ja) * 2002-04-18 2003-10-31 Matsushita Electric Ind Co Ltd 集積回路素子の実装構造および実装方法
JP4241160B2 (ja) * 2002-04-22 2009-03-18 富士フイルム株式会社 固体撮像装置の製造方法
JP2004096033A (ja) * 2002-09-04 2004-03-25 Iwate Toshiba Electronics Co Ltd 半導体装置及びその製造方法
JP4450168B2 (ja) * 2002-11-27 2010-04-14 セイコーエプソン株式会社 半導体装置の製造方法および半導体装置用カバー
JP2004200966A (ja) * 2002-12-18 2004-07-15 Sanyo Electric Co Ltd カメラモジュール
KR100541650B1 (ko) 2003-08-12 2006-01-10 삼성전자주식회사 고체 촬상용 반도체 장치 및 그 제조방법
DE10344770A1 (de) * 2003-09-26 2005-05-04 Siemens Ag Optisches Modul und optisches System
JP3839019B2 (ja) * 2003-12-24 2006-11-01 三菱電機株式会社 撮像装置
JP2005311107A (ja) * 2004-04-22 2005-11-04 Shinko Electric Ind Co Ltd 光学半導体装置
JP2006032886A (ja) * 2004-06-15 2006-02-02 Fuji Photo Film Co Ltd 固体撮像装置及びその製造方法及びカメラモジュール
US7115961B2 (en) * 2004-08-24 2006-10-03 Micron Technology, Inc. Packaged microelectronic imaging devices and methods of packaging microelectronic imaging devices
JP4686400B2 (ja) * 2005-07-21 2011-05-25 パナソニック株式会社 光学デバイス、光学デバイス装置、カメラモジュールおよび光学デバイスの製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040033193A (ko) * 2002-10-11 2004-04-21 (주)그래픽테크노재팬 이미지 센서용 반도체 칩 패키지 및 제조 방법
KR20050087737A (ko) * 2005-04-06 2005-08-31 한국과학기술원 이미지 센서 모듈 및 이의 제조 방법
KR20050119101A (ko) * 2005-12-07 2005-12-20 삼성전자주식회사 고체 촬상용 반도체 장치의 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8592233B2 (en) 2011-07-19 2013-11-26 Moshe Kriman Substrate for integrated modules

Also Published As

Publication number Publication date
CN1988133A (zh) 2007-06-27
EP1801849A2 (en) 2007-06-27
SG133571A1 (en) 2007-07-30
US20070166955A1 (en) 2007-07-19
TW200729371A (en) 2007-08-01
EP1801849A3 (en) 2008-07-02
TWI329931B (en) 2010-09-01
CN100536111C (zh) 2009-09-02
KR20070067634A (ko) 2007-06-28
JP5427337B2 (ja) 2014-02-26
JP2007173483A (ja) 2007-07-05
US7576402B2 (en) 2009-08-18

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