KR100712159B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

패키지형의 반도체 장치 및 그 제조 방법에서, 제조 코스트를 최대한 증대시키지 않고, 신뢰성의 향상을 도모한다. 패드 전극(11)이 형성된 반도체 기판(10)의 표면에, 수지층(12) 및 지지체(13)를 형성한다. 이어서, 패드 전극(11)을 노출시키도록, 수지층(12) 및 지지체(13)를 관통하는 개구부(15)를 형성한다. 그 후, 개구부(15)에서 노출되는 패드 전극(11) 상에 금속층(16)을 형성하고, 또한 도전 단자(17)를 형성한다. 마지막으로, 다이싱에 의해, 반도체 기판(10)을 반도체 칩(10c)으로 분할한다. 이 반도체 장치를 도시되지 않은 회로 기판에 실장할 때에는, 반도체 칩(10c)의 도전 단자(17)와, 도시되지 않은 회로 기판의 외부 전극을 전기적으로 접속한다.
반도체 장치, 도전 단자, 외부 전극, 다이싱, 반도체 칩

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 2는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 3은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 4는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 5는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 6은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 7은 본 발명의 제1 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하는 단면도.
도 8은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하는 상면도.
도 9는 도 8의 X-X 선을 따라 취한 단면도.
도 10은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하는 상면도.
도 11은 도 10의 Y-Y 선을 따라 취한 단면도.
도 12는 본 발명의 제1 실시예에 따른 반도체 장치를 설명하는 상면도.
도 13은 도 18의 Z-Z 선을 따라 취한 단면도.
도 14는 본 발명의 제1 실시예에 따른 반도체 장치를 설명하는 상면도.
도 15는 도 20의 Z-Z 선을 따라 취한 단면도.
도 16은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 17은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 18은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하는 상면도.
도 19는 도 24의 Z-Z 선을 따라 취한 단면도.
도 20은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 21은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 22는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 23은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 24는 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 25는 본 발명의 제1, 제2 및 제3 실시예에 따른 반도체 장치를 설명하는 상면도.
도 26은 종래에 따른 반도체 장치를 설명하는 도면.
도 27은 종래에 따른 반도체 장치를 설명하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판
11 : 패드 전극
12 : 수지층
13 : 지지체
15 : 개구부
17 : 도전 단자
<특허 문헌1> 일본 특표2002-512436호 공보
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 패키지형의 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 패키지형의 반도체 장치로서, CSP(Chip Size Package)가 주목받고 있다. CSP란, 반도체 칩의 외형 치수와 대략 동일 사이즈의 외형 치수를 갖는 소형 패키지를 의미한다.
종래부터, CSP의 일종으로서, BGA(Ball Grid Array)형의 반도체 장치가 알려져 있다. 이 BGA형의 반도체 장치는, 땜납 등의 금속 부재로 이루어지는 볼 형상의 도전 단자를 패키지의 일 주면 상에 격자 형상으로 복수 배열하여, 패키지의 다른 면 상에 탑재되는 반도체 칩과 전기적으로 접속한 것이다.
그리고, 이 BGA형의 반도체 장치를 전자 기기에 내장할 때에는, 각 도전 단자를 회로 기판(예를 들면 프린트 기판) 상의 배선 패턴에 압착함으로써, 반도체 칩과 회로 기판 상에 탑재되는 외부 회로를 전기적으로 접속하고 있다.
이어서, 종래의 패키지형의 반도체 장치의 일례로서, 종래예에 따른 BGA형의 반도체 장치에 대하여 도면을 참조하면서 설명한다. 도 26은, 종래예에 따른 BGA형의 반도체 장치의 개략 구성을 이루는 것이고, 도 26의 (A)는, 상기 BGA형의 반도체 장치의 표면측으로부터 본 사시도이다. 또한, 도 26의 (B)는, 상기 BGA형의 반도체 장치의 이면측으로부터 본 사시도이다.
이 BGA형의 반도체 장치(101)는, 제1 및 제2 글래스 기판(102, 103) 사이에 반도체 칩(104)이 에폭시 수지(105a, 105b)를 통하여 밀봉되어 이루어진다. 여기서, 반도체 칩(104)의 일 주면인 표면 상에는, 도시되지 않은 전자 디바이스가 형성되어 있는 것으로 한다. 또한, 제2 글래스 기판(103)의 일 주면 상, 즉 BGA형의 반도체 장치(101)의 이면 상에는, 도전 단자(106)가 격자 형상으로 복수 배치되어 있다. 이 도전 단자(106)는, 제2 배선(110)을 통하여, 반도체 칩(104)과 접속된다. 복수의 제2 배선(110)에는, 각각 반도체 칩(104)의 내부로부터 인출된 제1 배선이 접속되어 있어, 각 도전 단자(106)와 반도체 칩(104)과의 전기적 접속이 이루어져 있다.
이 BGA형의 반도체 장치(101)의 단면 구조에 대하여 도 27을 참조하여 더 자세히 설명한다. 도 27은, 다이싱 라인을 따라 개개의 칩으로 분할된 BGA형의 반도체 장치(101)의 단면도를 도시하고 있다.
반도체 칩(104)의 표면에 배치된 절연막(108) 상에 제1 배선(107)이 형성되어 있다. 이 반도체 칩(104)은 수지층(105a)에 의해 제1 글래스 기판(102)과 접착되어 있다. 또한, 이 반도체 칩(104)의 이면은, 수지층(105b)에 의해 제2 글래스 기판(103)과 접착되어 있다.
그리고, 제1 배선(107)의 일단은 제2 배선(110)과 접속되어 있다. 이 제2 배선(110)은, 제1 배선(107)의 일단으로부터 제2 글래스 기판(103)의 표면으로 연장되어 있다. 그리고, 제2 글래스 기판(103) 상으로 연장된 제2 배선(110) 상에는, 볼 형상의 도전 단자(106)가 형성되어 있다.
전술한 기술은, 예를 들면 상기의 특허 문헌1에 기재되어 있다.
그러나, 전술한 종래예에 따른 패키지형의 반도체 장치(101)를 제조하는 경우, 그 제조 방법에 포함되는 공정이 복잡하게 된다고 하는 문제가 있었다. 이에 의해, 제조 코스트가 증대한다는 문제가 발생하고 있었다.
또한, 상기 반도체 장치(101)는, 그 구조가 복잡하기 때문에, 충분한 신뢰성이 얻어지고 있지 않았다. 예를 들면, 반도체 장치(101)의 제1 배선(107)과 제2 배선(110)과의 접촉 면적이 매우 작기 때문에, 제2 배선(110)은, 이 접촉 부분에서 단선할 우려가 있었다. 또한, 제2 배선(110)의 스텝 커버리지에도 문제가 있었다.
또한, 반도체 장치(101)는, 그 이면의 도전 단자(106)가 회로 기판과 대향하여 접속됨으로써 실장되기 때문에, 해당 반도체 장치의 기울기나 어긋남이 발생한다고 하는 문제가 발생하고 있었다. 그 때문에, 도시되지 않은 전자 디바이스가 CCD(Charge Coupled Deveice) 등의 수광 소자인 경우, 상기 기울기나 어긋남에 의해, 촬상 시의 상(像)에 불선명이 발생하고 있었다.
전술한 바와 같은 제조 코스트의 증대를 피하는 것이 가능한 패키지형의 반도체 장치로서는, 종래부터, 본딩 와이어를 통하여, 반도체 칩과 회로 기판을 접속한 반도체 장치가 알려져 있다. 그러나, 이러한 반도체 장치에서는, 해당 표면 상에는 보호층이 형성되지 않고, 해당 표면이 노출되어 있었다. 이 보호층은, 반도체 장치의 표면을 물리적인 손상이나 습기로부터 보호하는 것이다. 또한, 해당 보호층의 표면에 더스트가 부착되어도, 이것을 클리닝할 수 있다. 즉, 이러한 보호층이 형성되지 않기 때문에, 해당 반도체 장치에서는, 해당 표면의 도시되지 않은 전자 디바이스 등의 신뢰성이 저하한다는 문제가 발생하고 있었다.
따라서, 본 발명은, 패키지형의 반도체 장치 및 그 제조 방법에서, 제조 코스트를 최대한 증대시키지 않고, 신뢰성의 향상을 도모하면서, 또한 반도체 장치의 실장 시의 기울기를 최대한 낮게 억제한다.
본 발명의 반도체 장치는, 상기 과제를 감안하여 이루어진 것으로, 외부 전극이 형성된 회로 기판 상에 재치되는 반도체 장치로서, 반도체 칩의 표면에 형성된 전자 디바이스와, 그 전자 디바이스로부터 연장되어 반도체 칩의 표면에 형성된 제1 패드 전극과, 반도체 칩의 표면에 형성된 지지체(혹은 수지층)와, 지지체(혹은 수지층)를 관통하여 제1 패드 전극의 표면을 노출시키는 제1 개구부를 갖고, 제1 패드 전극과 외부 전극이 전기적으로 접속되는 것을 특징으로 한다. 여기서, 지지체는, 글래스 기판, 아크릴 등의 플라스틱 기판, 혹은 적외선을 투과하는 실리콘 기판 중 어느 하나로 이루어진다.
또한, 본 발명의 반도체 장치는, 상기 구성에서, 반도체 칩의 이면측이 회로 기판과 대향함과 함께, 상기 제1 개구부에서 노출되는 제1 패드 전극과 외부 전극이, 외부 접속 배선을 통하여 접속되는 것을 특징으로 한다.
혹은, 본 발명의 반도체 장치는, 상기 구성에서, 상기 제1 개구부에서 노출되는 제1 패드 전극 상에 형성된 도전 단자를 갖고, 반도체 칩의 이면측이 회로 기판과 대향함과 함께, 도전 단자와 외부 전극이, 외부 접속 배선을 통하여 접속되는 것을 특징으로 한다.
혹은, 본 발명의 반도체 장치는, 상기 구성에서, 상기 제1 개구부에서 노출되는 제1 패드 전극 상에 형성된 도전 단자를 갖고, 반도체 칩의 표면측이 회로 기판과 대향함과 함께, 도전 단자와 외부 전극이 직접 접속되는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치는, 상기 구성 외에, 반도체 칩의 표면 중, 그 반도체 칩의 제1 및 제2 변을 따른 단부에, 소정의 간격으로 이격하여 형성된 제2 패드 전극과, 반도체 칩의 표면에 형성되고, 제1 패드 전극과 제2 패드 전극을 접속하는 배선층과, 지지체(혹은 수지층)를 관통하여 제2 패드 전극의 표면을 노출시키는 제2 개구부와, 제2 개구부에서 노출되는 제2 패드 전극 상에 형성된 도전 단자를 갖는 것을 특징으로 한다. 여기서, 본 발명의 반도체 장치는, 상기 구성에서, 반도체 칩의 표면측이 회로 기판과 대향함과 함께, 도전 단자와 외부 전극이 직접 접속되는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법은, 다이싱 라인에 의해 구분되고, 또한 제1 패드 전극이 형성된 반도체 기판을 준비하며, 반도체 기판의 표면에 지지체를 접착하는(혹은 수지층을 형성하는) 공정과, 지지체를 선택적으로 제거함으로써, 지지체를 관통하여 상기 제1 패드 전극을 노출시키는 제1 개구부를 형성하는 공정과, 다이싱 라인을 따른 다이싱에 의해 반도체 기판을 개개의 반도체 칩으로 분할하는 공정을 갖는 것을 특징으로 한다. 여기서, 지지체는, 글래스 기판, 아크릴 등의 플라스틱 기판, 혹은 적외선을 투과하는 실리콘 기판 중 어느 하나로 이루어진다.
또한, 본 발명의 반도체 장치의 제조 방법은, 상기 제조 방법에서, 반도체 기판을 개개의 반도체 칩으로 분할하는 공정 전에, 제1 개구부에서 노출되는 제1 패드 전극 상에, 도전 단자를 형성하는 공정을 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법은, 상기 제조 방법에서, 제1 패드 전극이 형성된 반도체 기판을 준비한 후, 반도체 기판의 표면의 다이싱 라인의 근방을 따라, 소정의 간격으로 이격하는 제2 패드 전극을 형성하는 공정과, 반도체 기판의 표면에, 제1 패드 전극과 제2 패드 전극을 접속하도록 패터닝된 배선층을 형성하는 공정과, 지지체(혹은 수지층)를 선택적으로 제거함으로써, 지지체를 관통하여 제2 패드 전극을 노출시키는 제2 개구부를 형성하는 공정과, 제2 개구부에서 노출되는 제2 패드 전극 상에, 도전 단자를 형성하는 공정을 갖는 것을 특징으로 한다.
이어서, 본 발명의 제1 실시예에 따른 반도체 장치에 대하여 도면을 참조하여 설명한다. 본 실시예에 따른 반도체 장치의 제조 방법은, 예를 들면 이하와 같이 행해진다. 또한, 도 1 내지 도 6은, 본 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도이다. 또한, 도 7은, 본 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하는 단면도이다.
또한, 도 1 내지 도 7은, 후술하는 다이싱 공정에서 분할될 예정의 인접 칩의 경계(즉 도시되지 않은 다이싱 라인 근방)에서의 반도체 기판(10)의 단면을 도시하고 있다. 또한, 도 1 내지 도 7에서는, 반도체 기판(10)의 표면에는, 도시되지 않은 전자 디바이스가 형성되어 있다. 여기서, 도시되지 않은 전자 디바이스는, 예를 들면, CCD(Charge Coupled Device) 등의 수광 소자인 것으로 한다.
우선, 도 1에 도시한 바와 같이 반도체 기판(10)의 표면에, 도시되지 않은 층간 절연막(예를 들면 BPSG 등으로 이루어짐)을 개재하여, 패드 전극(11)을 형성한다. 이 패드 전극(11)은, 예를 들면 알루미늄, 알루미늄 합금, 구리 등의 금속 층으로 이루어진다. 또한, 패드 전극(11)을 포함하는 반도체 기판(10) 상에는, 그 패드 전극(11)의 일부를 노출시킨 상태에서, 실리콘 산화막이나 실리콘 질화막 등으로 이루어지는 도시되지 않은 패시베이션막이 형성되어 있다.
그리고, 패드 전극(11)을 포함하는 반도체 기판(10)의 표면 상에, 예를 들면 에폭시 수지로 이루어지는 수지층(12)을 도포한다. 이어서, 이 수지층(12)을 개재하여, 반도체 기판(10)의 표면에, 기판 형상 혹은 테이프 형상의 지지체(13)를 접착한다. 이 지지체(13)는, 소정의 두께를 갖고 있다. 그리고, 지지체(13)는, 반도체 기판(10)을 지지함과 함께, 반도체 기판(10)을 보호하는 기능을 갖는 것이다.
여기서, 상기 도시하지 않은 전자 디바이스가, CCD 등의 수광 소자인 경우에는, 외부로부터의 광을, 반도체 기판(10)(반도체 장치의 완성 후에는 칩(10c))의 표면의 해당 도시하지 않은 디바이스로 수광할 필요가 있다. 그 때문에, 지지체(13)는, 예를 들면 글래스 기판과 같은 투명, 혹은 반투명한 성상을 갖고 있는 것이 바람직하다. 즉, 지지체(13)는, 바람직하게는, 광학적으로 투명 혹은 반투명한 글래스 기판, 아크릴 등의 플라스틱 기판, 혹은 적외선을 투과하는 실리콘 기판 등에 의해 형성된다. 혹은, 지지체(13)는, 투명한 성상을 갖고 있으면, 그 밖의 기판 형상 혹은 테이프 형상의 것이어도 된다. 또한, 수지층(12)에 대해서도 마찬가지로, 투명, 혹은 반투명한 성상을 갖고 있는 것이 바람직하다.
도시되지 않은 전자 디바이스가 수광 소자가 아닌 경우에는, 투명 혹은 반투명한 성상을 갖는 수지층(12) 및 지지체(13)를 이용할 필요는 없으며, 불투명한 성상을 갖는 수지층(12) 및 지지체(13)를 이용해도 된다. 예를 들면, 불투명한 성상 을 갖는 금속이나 유기물로 이루어지는 기판 형상의 것, 혹은 테이프 형상의 것을 지지체(13)로서 이용해도 된다.
또한, 수광 소자인 도시되지 않은 전자 디바이스에 의한 촬상 시에, 지지체(13)의 표면에 더스트 등의 오물이 부착되었다고 해도, 상기 오물에 의한 촬상 결함은, 지지체(13)의 상기 소정의 두께에 따라, 무시할 수 있을 정도로 감소되기 때문에, 문제는 되지 않는다.
이어서, 이 지지체(13)가 접착된 상태에서, 필요에 따라 반도체 기판(10)의 이면의 에칭, 즉 소위 백 그라인드를 행한다. 그 후, 산(예를 들면, HF와 질산 등과의 혼합액)을 에천트로서 이용하여, 반도체 기판(10)의 이면을 에칭한다. 이에 의해, 백 그라인드에 의해 발생한 반도체 기판(10)의 기계적인 손상층이 제거되어, 반도체 기판(10)의 표면에 형성된 도시되지 않은 전자 디바이스의 특성이 개선된다. 본 실시예에서는, 반도체 기판(10)의 최종 완성 두께는 130㎛ 정도이지만, 이것은 도시되지 않은 전자 디바이스의 종류에 따라 적절하게 선택할 수 있다.
이어서, 도 2에 도시한 바와 같이 지지체(13)의 표면 상에, 레지스트층(14)을 선택적으로 형성한다. 즉, 레지스트층(14)은, 패드 전극(11)에 대응한 위치에 개구부를 갖고 형성된다.
이어서, 도 3에 도시한 바와 같이 레지스트층(14)을 마스크로 하여, 지지체(13)의 선택적 제거를 행한다. 이 지지체(13)의 선택적 제거는, 예를 들면, 불산(HF)을 에칭 용액으로 한 디프 에칭에 의해 행해지는 것이 바람직하다. 혹은, 지지체(13)의 선택적 제거는, 그 밖의 웨트 에칭이나 드라이 에칭에 의해 행해져도 된다. 이 지지체(13)의 선택적 제거에 의해, 지지체(13)를 관통하는 개구부가 형성된다. 여기서, 해당 개구부의 바닥부에서는 수지층(12)이 노출되고, 그것에 접하여 패드 전극(11)이 있다.
이어서, 도 4에 도시한 바와 같이 지지체(13)의 개구부에서 노출되는 수지층(12)을 선택적으로 제거한다. 이 수지층(12)의 선택적 제거에 의해, 지지체(13) 및 수지층(12)을 관통하는 개구부(15)가 형성된다. 여기서, 개구부(15)의 바닥부에서는 패드 전극(11)이 노출된다.
수지층(12)의 선택적 제거는, 예를 들면, 유기 용매를 에칭 용액으로 한 디프 에칭에 의해 행해지는 것이 바람직하다. 여기서, 상기 에칭 시에, 레지스트층(14)은 제거되어 있어도 되지만, 에칭의 마스크로서 이용되어도 된다. 레지스트층(14)이 마스크로서 이용된 경우, 레지스트층(14)은 에칭 후에 제거된다. 혹은, 수지층(12)의 선택적 제거는, 그 밖의 웨트 에칭이나 드라이 에칭에 의해 행해져도 된다. 혹은, 수지층(12)의 선택적 제거는, 소위 애싱 처리에 의해 행해져도 된다. 이 수지층(12)의 선택적 제거에 의해, 지지체(13) 및 수지층(12)을 통해 패드 전극(11)을 노출시키는 개구부(15)가 형성된다.
또한, 패드 전극(11)에 대응하는 위치에서의 지지체(13) 및 수지층(12)의 선택적 제거는, 한번의 에칭에 의해 행해져도 된다. 이 경우, 지지체(13) 및 수지층(12)에 대하여, 레지스트층(14)을 마스크로 하여, 소정의 에칭 용액 혹은 에칭 가스에 의한 웨트 에칭 혹은 드라이 에칭이 행하여진다.
이어서, 도 5에 도시한 바와 같이 개구부(15)의 바닥부에서 노출된 패드 전 극(11) 상에, 금속층(16)이 형성된다. 이 금속층(16)은, 예를 들면, 니켈(Ni), 금(Au), 혹은 이들의 화합물에 의해 형성되는 것이 바람직하다. 혹은, 금속층(16)은, 상기 이외의 그 밖의 금속에 의해 형성되어도 된다.
이어서, 도 6에 도시한 바와 같이 금속층(16) 상에 도전 단자(17)가 형성된다. 여기서, 도전 단자는, 지지체(13)의 표면으로부터 돌출되도록 형성된다. 혹은, 도전 단자(17)는, 지지체(13)의 표면으로부터 돌출되지 않고 해당 표면과 동일한 평면을 이루도록 하여 형성되어도 된다. 또한, 도전 단자(17)의 형성은 생략되어도 된다. 이 경우, 개구부(15)에서 금속층(16)이 노출된다.
마지막으로, 도 7에 도시한 바와 같이 도시되지 않은 다이싱 라인을 따라, 반도체 기판(10)을, 반도체 칩(10c)으로 분할한다. 이렇게 해서, 본 실시예에 따른 반도체 장치가 완성된다. 완성된 반도체 장치는, 도시되지 않은 외부 전극이 패턴 형성된 도시되지 않은 회로 기판 상에 실장된다. 그 때, 도시되지 않은 회로 기판의 외부 전극은, 도전 단자(17)와 전기적으로 접속된다. 도전 단자(17)가 형성되어 있지 않은 경우, 해당 도시되지 않은 외부 전극은, 금속층(16)과 전기적으로 접속된다.
전술한 바와 같이, 본 실시예에 따른 반도체 장치에서는, 지지체(13)에 의해 물리적인 손상이나 습기로부터 반도체 칩(10c)의 표면이 보호됨과 함께, 해당 표면의 지지체(13)를 관통하는 개구부(15)를 통해, 패드 전극(11)과 회로 기판을 전기적으로 접속하는 것이 가능하게 된다. 이에 의해, 반도체 장치의 구조 및 제조 공정이 단순하게 되어, 해당 반도체 장치의 구조가 복잡한 경우에 비하여, 신뢰성을 향상시키는 것이 가능하게 된다. 즉, 제조 코스트를 증대시키지 않고, 해당 반도체 장치의 신뢰성의 향상을 도모하는 것이 가능하게 된다.
이어서, 본 실시예에 따른 반도체 장치가 회로 기판 상에 실장된 경우에 대해, 도면을 참조하여 설명한다. 도 8은, 본 실시예에 따른 반도체 장치를 설명하는 상면도이다. 또한, 도 9는, 도 8의 X-X 선을 따라 취한 단면도이다. 또한, 도 8에서는, 회로 기판(1A) 및 반도체 칩(10c), 및 이들을 접속하기 위한 각 구성 요소 이외의 도시를 생략하고 있다.
도 8에 도시한 바와 같이 예를 들면 프린트 기판과 같은 회로 기판(1A) 상에, 반도체 칩(10c)이 재치되어 있다. 회로 기판(1A)에는, 외부 전극(20)이 패턴 형성되어 있다. 이 외부 전극의 패턴은, 도 8 및 도 9에서는 간략적으로 도시되어 있다.
또한, 반도체 칩(10c)은, 지지체(13)가 형성되어 있지 않은 측의 주면, 즉 이면이 회로 기판(1A)에 대향하도록 하여 재치되어 있다. 또한, 반도체 칩(10c)의 표면 중, 수광 영역(10i)에는, 예를 들면 CCD 등의 수광 소자인 도시되지 않은 전자 디바이스가 형성되어 있다. 한편, 반도체 칩(10c)의 표면 중, 수광 영역(10i) 이외의 영역에는, 개구부(15)에 형성된 도전 단자(17)가 노출되어 있다. 혹은, 도전 단자(17)가 형성되지 않는 경우, 그 하층의 금속층(16)이 노출되어 있다.
그리고, 반도체 칩(10c)의 도전 단자(17)와 회로 기판의 외부 전극(20)은, 예를 들면 본딩 와이어(21)를 통하여 접속되어 있다. 혹은, 본딩 와이어(21) 대신에, 도전 패턴이 형성되어 이루어지는 도시되지 않은 플렉시블 시트 혹은 테이프를 이용하여, 도전 단자(17)와 회로 기판의 외부 전극(20)을 접속해도 된다. 또한, 도전 단자(17)가 형성되지 않는 경우, 금속층(16)과 회로 기판의 외부 전극(20)이, 예를 들면 본딩 와이어(21)를 통하여 접속되어 있어도 된다.
또한, 도 9에 도시한 바와 같이 회로 기판(1A) 중, 반도체 칩(10c)이 재치된 측의 주면, 즉 표면에는, 반도체 칩(10c)을 피복하도록 하고, 경통부(30)가 형성되어 있다. 경통부(30) 중, 반도체 칩(10c)의 수광 영역(10i) 상에 대응하는 위치에는, 외광을 입사시킬 수 있는 개구부가 형성되어 있다. 이 개구부에는, 특정한 파장을 투과하는 필터(31)를 통하여, 수광 영역(10i)에 외광을 집약시키는 렌즈(32)가 형성되어 있다. 이들의 반도체 칩(10c), 경통부(30), 필터(31), 및 렌즈(32) 등에 의해, 소위 카메라-모듈이 구성된다. 여기서, 회로 기판(1A)과 대향하는 반도체 칩(10c)의 이면측에는, 종래예의 반도체 장치에서 볼 수 있던 돌기 형상의 도전 단자가 형성되어 있지 않기 때문에, 반도체 칩(10c)의 기울기나 어긋남을, 최대한 없애는 것이 가능하게 된다. 이에 의해, 상기 기울기나 어긋남에 의해, 도시되지 않은 전자 디바이스에 의한 촬상 시의 상에 불선명이 발생하는 것을 최대한 회피하는 것이 가능하게 된다.
또한, 회로 기판(1A) 중, 반도체 칩(10c)이 재치되어 있지 않은 측의 주면, 즉 이면에는, 예를 들면 도시되지 않은 전자 디바이스인 CCD로부터의 화상 신호를 처리하는 DSP(Digital Signal Processor) 칩(40)이 실장되어도 된다. 이 경우, 반도체 칩(10c) 및 DSP 칩(40)을 실장할 때에 필요한 회로 기판(1A)의 면적을 최대한 작게 억제할 수 있다.
또한, 본 실시예에 따른 반도체 장치의 회로 기판 상에의 실장은, 도 10 및 도 11에 도시하는 구성과 같이 행해져도 된다. 도 10은, 본 실시예에 따른 반도체 장치를 설명하는 상면도이다. 여기서, 도 10은, 회로 기판 중, 외광이 미치는 측의 주면, 즉 표면으로부터 본 경우의 상면도이다. 또한, 도 11은, 도 10의 Y-Y 선을 따라 취한 단면도이다. 또한, 도 10 및 도 11에서는, 도 8 및 도 9에 도시된 것과 동일한 구성 요소에 대해서는, 동일한 부호를 붙이고 설명을 생략한다. 또한, 도 10에서는, 회로 기판(1B) 및 반도체 칩(10c), 및 이들을 접속하기 위한 각 구성 요소 이외의 도시를 생략하고 있다.
도 10에 도시한 바와 같이 예를 들면 프린트 기판과 같은 회로 기판(1B)에, 개구부인 수광창(1w)이 형성되어 있다. 회로 기판(1B) 중, 외광이 미치지 않는 측의 주면, 즉 이면에는, 외부 전극(20)이 패턴 형성되어 있다. 이 외부 전극(20)의 패턴은, 도 10 및 도 11에서는 간략적으로 도시되어 있다.
그리고, 회로 기판(1B)의 이면에는, 반도체 칩(10c)이 재치되어 있다. 반도체 칩(10c)은, 지지체(13)가 형성되어 있는 측의 주면, 즉 표면이, 회로 기판(1B)의 이면에 대향하도록 하여 재치되어 있다. 여기서, 반도체 칩(10c)의 도전 단자(17)는, 회로 기판(1B)의 외부 전극(20)과 직접 접속되어 있다.
또한, 반도체 칩(10c)은, 그 수광 영역(10i)이 회로 기판(1B)의 수광창(1w)으로부터 노출되도록 하여 재치되어 있다. 이에 의해, 반도체 칩(10c)이 회로 기판(1B)의 이면에 재치되어 있어도, 수광창(1w)을 통하여 수광 영역(10i)에 외광을 입사시키는 것이 가능하게 된다.
또한, 도 11에 도시한 바와 같이 회로 기판(1B) 중, 반도체 칩(10c)이 재치되어 있지 않은 측의 주면, 즉 표면에는, 반도체 칩(10c)을 피복하도록 하여, 경통부(30)가 형성되어 있다. 경통부(30) 중, 반도체 칩(10c)의 수광 영역(10i) 상에 대응하는 위치에는, 외광을 입사시킬 수 있는 개구부가 형성되어 있다. 이 개구부에는, 특정한 파장을 투과하는 필터(31)를 통하여, 수광 영역(10i)에 외광을 집약시키는 렌즈(32)가 형성되어 있다.
여기서, 렌즈(32)와 반도체 칩(10c)의 수광 영역(10i)과의 촛점 거리는, 렌즈(32)의 성능에 따른 소정의 길이의 촛점 거리를 갖고 있을 필요가 있다. 따라서, 소정의 촛점 거리를 크게 취할 필요가 있는 경우, 해당 촛점 거리가, 렌즈(32) 및 반도체 칩(10c) 등으로 이루어지는 카메라 모듈의 두께(즉 경통부(30)의 높이)를 두껍게 하는 원인으로 되어 있었다. 이것에 대하여, 도 11에 도시하는 실시예에서는, 광이 회로 기판(1B)의 수광창(10w)을 통하여 반도체 칩(10c)의 수광 영역(10i)에 유도되기 때문에, 회로 기판(1B)의 두께가 상기 소정의 촛점 거리의 일부로 된다. 이에 의해, 상기 회로 기판(1B)의 두께만큼 카메라 모듈의 두께를 얇게 할 수 있다.
또한, 본 실시예에 따른 반도체 장치의 회로 기판 상에의 실장은, 회로 기판에 형성된 오목부 내에 매립되도록 하여 행해져도 된다. 이어서, 이 경우의 반도체 장치의 실장에 대하여 도면을 참조하여 설명한다. 도 12, 도 14 및 도 18은, 본 실시예에 따른 반도체 장치를 설명하는 상면도이다. 또한, 도 13, 도 15 및 도 19는, 각각 도 12, 도 14 및 도 18의 Z-Z 선을 따라 취한 단면도이다. 또한, 도 16 및 도 17은, 도 14 및 도 15의 반도체 장치의 제조 방법을 설명하는 단면도이다.
도 12 및 도 13에 도시한 바와 같이 회로 기판(1C)의 내부에는, 소정의 패턴을 갖는 외부 전극용의 금속층으로서, 예를 들면 Cu 층(20m)이, 소정의 수지층과 같이 적층되어 있다. 또한, 회로 기판(1C)의 표면(렌즈(32)와 대향하는 측)에는, 반도체 칩(10c) 및 그것에 적층된 각 층의 전체를 내포하는 크기의 오목부 H1이 형성되어 있다. 오목부 H1의 형성은, 특별히 한정되지 않지만, 예를 들면 소정의 출력의 레이저 조사에 의한 회로 기판(1C)의 에칭이나, 드릴에 의한 회로 기판(1C)의 절삭 등에 의해 행해진다.
또한, 오목부 H1의 바닥부에서는, 도시한 바와 같이 Cu 층(20m)의 일부가 노출되는 것이어도 되고, 또한, 수지층이 노출되는 것이어도 된다. 단, 이 경우의 Cu 층(20m)은, 회로 기판(1C)에 실장되는 전자 디바이스와의 전기적인 접속에 이용하는 외부 전극이 아니다. 이 Cu 층(20m)은, 특별히 한정되지 않지만, 예를 들면 반도체 칩(10c)의 평면의 전체를 피복하도록 하여 아일런드 형상으로 패터닝되고, 또한 그 일부가 회로 기판(1C)의 변 모서리까지 연장되어 그 측면에서 노출되는 것이어도 된다.
이 오목부 H1 내에, 그 바닥부와 반도체 칩(10c)의 이면이 대향하도록 하여, 반도체 칩(10c)이 재치된다. 또한, 오목부 H1의 측벽과 반도체 칩(10c) 사이에 공간이 존재하는 경우, 그 공간에는, 반도체 장치의 제조 공정에서 이용되는 에폭시 수지 등의 유기 재료, 즉 언더필(22)이 충전된다.
그리고, 반도체 칩(10c)의 도전 단자(17)와 회로 기판(1C)의 외부 전극(20)은, 예를 들면 본딩 와이어(21)를 통하여 접속된다. 또한, 도전 단자(17)가 형성되어 있지 않은 경우, 개구부(15) 내의 금속층(16) 혹은 패드 전극(11)과, 외부 전극(20)이, 예를 들면 본딩 와이어(21)를 통하여 접속되어도 된다.
또한, 본 실시예에서는, 도 14 및 도 15와 같이, 오목부 H1 내에 재치된 반도체 칩(10c)의 패드 전극(11)과 회로 기판(1C)의 외부 전극(20)은, 예를 들면 은(Ag) 입자를 포함하는 도전성 페이스트(21p)가 소정의 패턴에 따라 인쇄되어 이루어지는 배선에 의해 접속되어도 된다. 이 경우, 도 16에 도시한 바와 같이 반도체 기판(10) 및 그것에 적층된 각 층은, 개구부(15)가 형성된 후에 다이싱에 의해 복수의 반도체 칩(10c)으로 분리된다. 그리고, 도 17에 도시한 바와 같이 오목부 H1의 바닥부와 반도체 칩(10c)의 이면이 대향하도록 하여, 회로 기판(1C)의 오목부 H1에 반도체 칩(10c)이 재치된다.
그리고, 오목부 H1의 측벽과 반도체 칩(10c) 사이에 공간이 존재하는 경우, 그 공간에는 언더필(22)이 충전된다. 그 후, 패드 전극(11)과 전기적으로 접속되어 개구부(15) 내로부터 회로 기판(1C)의 외부 전극(20) 상으로 연장되도록 하여, 상기 도전성 페이스트(21p)가 소정의 패턴에 따라 인쇄된다. 도전성 페이스트(21p)는, 개구부(15) 이외의 개소에서는, 예를 들면 약 100㎛의 막 두께로 형성된다.
이와 같이, 반도체 칩(10c)이 회로 기판(1C)의 오목부 H1에 실장된 경우, 반도체 칩(10c)이 회로 기판의 표면 상에 실장된 경우에 비하여, 렌즈(32)와 반도체 칩(10c)의 수광 영역(10i)과의 거리가 연장된다. 이에 의해, 그 연장된 거리 만큼, 즉 적어도 반도체 칩(10c)의 두께 만큼, 렌즈(32) 및 반도체 칩(10c) 등으로 이루어지는 카메라 모듈의 두께(즉 경통부(30)의 높이)를 얇게 할 수 있다.
예를 들면, 반도체 칩(10c) 및 그것에 적층된 각 층의 전체의 두께가 약 0.85∼1㎜, 렌즈(32)와 반도체 칩(10c)의 수광 영역(10i)과의 촛점 거리가 6∼7㎜인 경우, 카메라 모듈의 두께(즉 경통부(30)의 높이)를, 상기 촛점 거리의 약 6분의 1의 거리 만큼 얇게 할 수 있다.
또한, 오목부 H1의 바닥부에서 Cu 층(20m)이 노출되어 있는 경우, 오목부 H1의 바닥부에서 노출되는 Cu 층(20m)과 반도체 칩(10c)의 이면이 접함으로써, 반도체 칩(10c)의 동작 시에 발생하는 열이, Cu 층(20m)을 전해져 외부로 개방되기 쉬워진다. 그 결과, 열에 의해 전기적 특성이 열화되기 쉬운 CCD 등의 수광 소자의 성능의 열화를 최대한 억지할 수 있다.
또한, 이 경우, Cu 층(20m)과 반도체 칩(10c)의 이면은, 반드시 직접 접할 필요는 없다. 예를 들면, 반도체 칩(10c)의 이면에 실리콘 산화막이나 실리콘 질화막 등으로 이루어지는 도시되지 않은 절연막이 형성되고, 그 절연막을 통하여, 반도체 칩(10c)의 이면과 Cu 층(20m)이 접하고 있어도 된다. 또한, 오목부 H1의 바닥부에서 Cu 층(20m)이 노출되어 있지 않은 경우, 반도체 칩(10c)은, 그 이면과 오목부 H1의 바닥부의 수지가 접하도록 하여 실장되어도 된다.
또한, 본 실시예에 따른 반도체 장치는, 또 하나의 실장이 되는 방법으로서, 회로 기판의 이면(즉 렌즈(32)와 대향하지 않은 주면측)에 형성된 오목부에 매립되 도록 하여 실장되어도 된다.
즉, 도 18 및 도 19에 도시한 바와 같이 회로 기판(1D)의 내부에는, 소정의 패턴을 갖는 외부 전극용의 금속층으로서, 예를 들면 Cu 층(20m)이 적층되어 있다. 또한, 회로 기판(1D)의 일부의 영역에는, 반도체 칩(10c)의 수광 영역(10i)과 동일하거나 혹은 대략 동일한 넓이의 개구부인 수광창(1w)이 형성되어 있다. 또한, 회로 기판(1D)의 이면에는, 수광창(1w)을 둘러싸도록 하여, 반도체 칩(10c) 및 그것에 적층된 각 층의 전체를 내포하는 크기의 오목부 H2가 형성되어 있다. 또한, 이 오목부 H2의 바닥부에서는, Cu 층(20m)이 노출되어 있다. 오목부 H2의 형성은, 특별히 한정되지 않지만, 예를 들면 소정의 출력의 레이저 조사에 의한 회로 기판(1D)의 에칭이나, 드릴에 의한 회로 기판(1D)의 절삭 등에 의해 행해진다.
그리고, 오목부 H2의 바닥부와 반도체 칩(10c)의 표면이 대향하고, 또한 도전 단자(17)와 Cu 층(20m)이 도시되지 않은 도전성 페이스트를 통하여 접속되도록 하여, 오목부 H2 내에 반도체 칩(10c)이 재치된다. 오목부 H2의 측벽과 반도체 칩(10c) 사이에 공간이 존재하는 경우, 그 공간에는, 반도체 장치의 제조 공정에서 이용되는 에폭시 수지 등의 유기 재료, 즉 언더필(22)이 충전된다.
이 경우에도, 반도체 칩(10c)이 회로 기판의 표면 상에 실장된 경우에 비하여, 렌즈(32)와 반도체 칩(10c)의 수광 영역(10i)과의 거리가 연장된다. 더 설명하면, 회로 기판(1C)의 표면에 형성된 오목부 H1에 반도체 칩(10c)을 재치하는 경우보다도, 오목부의 바닥부의 회로 기판(1D)의 두께만큼 거리가 더 연장된다. 이에 의해, 그 연장된 거리 만큼, 렌즈(32) 및 반도체 칩(10c) 등으로 이루어지는 카 메라 모듈의 두께(즉 경통부(30)의 높이)를 얇게 할 수 있다.
이어서, 본 발명의 제2 실시예에 따른 반도체 장치에 대하여 도면을 참조하여 설명한다. 본 실시예에 따른 반도체 장치의 제조 방법은, 예를 들면 이하와 같이 행해진다. 도 20 내지 도 22는, 본 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도이다. 또한, 도 20 내지 도 22는, 후술하는 다이싱 공정에서 분할될 예정의 인접 칩의 경계(즉 도시되지 않은 다이싱 라인 근방)에서의 반도체 기판(10)의 단면을 도시하고 있다. 또한, 도 20 내지 도 22에서는, 반도체 기판(10)의 표면에는, 도시되지 않은 전자 디바이스가 형성되어 있는 것으로 한다. 여기서, 도시되지 않은 전자 디바이스는, CCD 등의 수광 소자, 혹은 수광 소자 이외의 전자 디바이스인 것으로 한다.
우선, 도 20에 도시한 바와 같이 반도체 기판(10)의 표면에, 도시되지 않은 층간 절연막(예를 들면 BPSG 등으로 이루어짐)을 개재하여, 패드 전극(11)을 형성한다. 이들의 반도체 기판(10) 및 패드 전극(11)은, 제1 실시예에 따른 반도체 기판(10) 및 패드 전극(11)과 마찬가지의 구성을 갖고 있다. 또한, 패드 전극(11)을 포함하는 반도체 기판(10) 상에는, 그 패드 전극(11)의 일부를 노출시킨 상태에서, 실리콘 산화막이나 실리콘 질화막 등으로 이루어지는 도시되지 않은 패시베이션막이 형성되어 있다.
그리고, 패드 전극(11)을 포함하는 반도체 기판(10)의 표면 상에, 예를 들면 에폭시 수지로 이루어지는 수지층(52)을 형성한다. 그리고, 이 수지층(52)은, 반도체 기판(10)을 지지함과 함께, 반도체 기판(10)을 보호하는 기능을 갖는 것이다.
여기서, 상기 도시하지 않은 전자 디바이스가, CCD 등과 같은 수광 소자인 경우에는, 수지층(52)은, 투명 혹은 반투명의 재질로 이루어지는 것이 바람직하며, 그 두께는, 예를 들면 20㎛∼30㎛ 정도로 형성되는 것이 바람직하다.
그 후, 필요에 따라 반도체 기판(10)의 백 그라인드를 행하고, 또한 산(예를 들면, HF와 질산 등과의 혼합액)을 에천트로서 이용하여, 반도체 기판(10)의 이면을 에칭한다. 이에 의해, 백 그라인드에 의해 발생한 반도체 기판(10)의 기계적인 손상층이 제거되어, 반도체 기판(10)의 표면에 형성된 도시되지 않은 전자 디바이스의 특성이 개선된다.
이어서, 도 21에 도시한 바와 같이 수지층(52)의 표면 상에, 레지스트층(54)을 선택적으로 형성한다. 즉, 레지스트층(54)은, 패드 전극(11)에 대응한 위치에 개구부를 갖고 형성된다.
이어서, 도 22에 도시한 바와 같이 수지층(52)의 선택적 제거를 행한다. 수지층(52)의 선택적 제거는, 예를 들면, 드라이 에칭 혹은 웨트 에칭에 의해 행해지는 것이 바람직하다. 여기서, 상기 에칭 시에, 레지스트층(54)은 에칭의 마스크로서 이용되지만, 제거되어 있어도 된다. 레지스트층(54)이 마스크로서 이용된 경우, 레지스트층(54)은 에칭 후에 제거된다. 이 수지층(52)의 선택적 제거에 의해, 수지층(52)을 관통하는 개구부(55)가 형성된다. 여기서, 개구부(55)의 바닥부에서는 패드 전극(11)이 노출된다.
그 후, 도시하지 않지만, 개구부(55)에서 노출된 패드 전극(11) 상에, 제1 실시예와 마찬가지의 금속층(16)을 형성한다. 또한, 금속층(16) 상에는, 제1 실시 예와 마찬가지의 도전 단자(17)를 형성해도 된다.
마지막으로, 도시되지 않은 다이싱 라인을 따라, 반도체 기판(10)을, 반도체 칩(10c)으로 분할한다. 이렇게 해서, 본 실시예에 따른 반도체 장치가 완성된다. 완성된 반도체 장치는, 도시되지 않은 외부 전극이 패턴 형성된 도시되지 않은 회로 기판 상에 실장된다. 그 실장이 되는 방법은, 제1 실시예와 마찬가지이다. 단, 반도체 칩(10c)의 표면에 형성된 도시되지 않은 전자 디바이스가 수광 소자가 아닌 경우에는, 제1 실시예의 회로 기판(1B)과는 달리, 회로 기판에 수광창(1w)을 형성할 필요는 없다.
전술한 바와 같이, 본 실시예에 따른 반도체 장치에서는, 해당 표면의 수지층(52)을 관통하는 개구부(55)를 통해, 패드 전극(11)과 회로 기판을 전기적으로 접속하는 것이 가능하게 된다. 이에 의해, 반도체 장치의 구조 및 제조 공정이 단순하게 되어, 해당 반도체 장치의 구조가 복잡한 경우에 비하여, 신뢰성을 향상시키는 것이 가능하게 된다. 즉, 제조 코스트를 증대시키지 않고, 해당 반도체 장치의 신뢰성의 향상을 도모하는 것이 가능하게 된다.
이어서, 본 발명의 제3 실시예에 따른 반도체 장치에 대하여 도면을 참조하여 설명한다. 본 실시예에 따른 반도체 장치의 제조 방법은, 예를 들면 이하와 같이 행해진다. 도 23 및 도 24는, 본 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도이다. 또한, 도 23 및 도 24는, 후술하는 다이싱 공정에서 분할될 예정의 인접 칩의 경계(즉 도시되지 않은 다이싱 라인 근방)에서의 반도체 기판(10)의 단면을 도시하고 있다. 또한, 도 23 및 도 24에서는, 반도체 기판(10)의 표면에는, 도시되지 않은 전자 디바이스가 형성되어 있는 것으로 한다. 여기서, 도시되지 않은 전자 디바이스는, CCD 등의 수광 소자 이외의 전자 디바이스인 것으로 한다.
우선, 도 23에 도시한 바와 같이 반도체 기판(10)의 표면에, 도시되지 않은 층간 절연막(예를 들면 BPSG 등으로 이루어짐)을 개재하여, 패드 전극(11)을 형성한다. 이들의 반도체 기판(10) 및 패드 전극(11)은, 제1 실시예에 따른 반도체 기판(10) 및 패드 전극(11)과 마찬가지의 구성을 갖고 있다. 또한, 패드 전극(11)을 포함하는 반도체 기판(10) 상에는, 그 패드 전극(11)의 일부를 노출시킨 상태에서, 실리콘 산화막이나 실리콘 질화막 등으로 이루어지는 도시되지 않은 패시베이션막이 형성되어 있다.
그리고, 패드 전극(11) 상을 포함하는 반도체 기판(10)의 표면 상에, 감광성 재료로 이루어지는 감광성 레지스트층(62)을 형성한다. 이 감광성 레지스트층(62)은, 반도체 기판(10)을 지지함과 함께, 반도체 기판(10)을 보호하는 기능을 갖는 것이다.
그 후, 필요에 따라 반도체 기판(10)의 백그라인드를 행하고, 또한 산(예를 들면, HF와 초산 등과의 혼합액)을 에천트로서 이용하여, 반도체 기판(10)의 이면을 에칭한다.
이어서, 도 24에 도시한 바와 같이 마스크를 이용한 노광 및 현상에 의해, 감광성 레지스트층(62)의 일부에 개구부(65)를 형성한다. 이 개구부(65)는, 감광성 레지스트층(62) 중, 패드 전극(11)에 대응한 위치에 형성된다. 개구부(65)의 바닥부에서는, 패드 전극(11)이 노출된다.
그 후, 도시하지 않았지만, 개구부(65)에서 노출된 패드 전극(11) 상에, 제1 실시예와 마찬가지의 금속층(16)을 형성한다. 또한, 금속층(16) 상에는, 제1 실시예와 마찬가지의 도전 단자(17)를 형성해도 된다. 마지막으로, 도시되지 않은 다이싱 라인을 따라, 반도체 기판(10)을, 반도체 칩(10c)으로 분할한다. 이렇게 해서, 본 실시예에 따른 반도체 장치가 완성된다. 완성된 반도체 장치는, 도시되지 않은 외부 전극이 패턴 형성된 도시되지 않은 회로 기판 상에 실장된다. 그 실장이 되는 방법은, 제1 실시예와 마찬가지이다. 단, 제1 실시예의 회로 기판(1B)과는 달리, 회로 기판에 수광창(1w)을 형성할 필요는 없다.
전술한 바와 같이, 본 실시예에 따른 반도체 장치에서는, 해당 표면의 감광성 레지스트층(62)을 관통하는 개구부(55)를 통해, 패드 전극(11)과 회로 기판을 전기적으로 접속하는 것이 가능하게 된다. 이에 의해, 반도체 장치의 구조 및 제조 공정이 단순하게 되어, 해당 반도체 장치의 구조가 복잡한 경우에 비하여, 신뢰성을 향상시키는 것이 가능하게 된다. 즉, 제조 코스트를 증대시키지 않고, 해당 반도체 장치의 신뢰성의 향상을 도모하는 것이 가능하게 된다.
또한, 전술한 제1, 제2 및 제3 실시예에 따른 반도체 장치의 제조 방법에서는, 패드 전극을 형성하는 공정에서, 도 25의 상면도에 도시한 바와 같이 2 종류의 패드 전극을 반도체 기판(10)의 표면 상에 형성해도 된다. 또한, 도 25에서는, 완성된 반도체 장치 중, 반도체 칩(10c)의 표면만을 도시하고 있다. 이 경우의 반도체 장치의 제조 방법은, 예를 들면 이하와 같이 행해진다. 즉, 도시하지 않았지 만, 예를 들면 반도체 기판(10)의 표면 상에, 제1 패드 전극으로서 패드 전극(11)을 상기 실시예에 도시한 바와 같이 형성하고, 또한 도시되지 않은 다이싱 라인의 근방을 따라, 제2 패드 전극으로서 실장용 패드 전극(18)을 형성한다. 실장용 패드 전극(18)은, 반도체 기판(10)의 표면의 다이싱 라인 근방을 따라, 소정의 간격을 갖고 형성되는 것이 바람직하다.
이어서, 반도체 기판(10)의 표면에, 패드 전극(11)과 실장용 패드 전극(18)을 전기적으로 접속하는 배선층(19)을 형성한다. 이 배선층(19)은, 패드 전극(11)과 실장용 패드 전극(18)을 접속하도록 패터닝되어 형성된다.
이어서, 지지체(13), 수지층(52), 혹은 감광성 레지스트층(62)을 선택적으로 제거함으로써, 패드 전극(11)을 노출시키는 제1 개구부(즉, 개구부(15, 55, 65))를 형성한다. 동시에(혹은 별개의 공정에서), 지지체(13), 수지층(52), 혹은 감광성 레지스트층(62)을 선택적으로 제거함으로써, 실장용 패드 전극(18)을 노출시키는 도시되지 않은 제2 개구부를 형성한다. 그리고, 해당 제2 개구부에서 노출되는 실장용 패드 전극(18) 상에 도시되지 않은 도전 단자를 형성한다. 동시에, 필요에 따라 패드 전극(11) 상에도 도시되지 않은 도전 단자를 형성한다. 마지막으로, 반도체 기판(10)을 반도체 칩(10c)으로 분할하여, 반도체 장치가 완성된다. 이 때, 실장용 패드 전극(18)은, 반도체 칩(10c)의 표면 중, 해당 제1 및 제2 변을 따른 단부에 형성되어 있다.
또한, 반도체 장치를 도시되지 않은 회로 기판 상에 실장할 때에는, 실장용 패드 전극(18)(즉 제2 패드 전극) 상에 형성된 도시되지 않은 도전 단자를, 회로 기판의 외부 전극에 접속한다. 한편, 패드 전극(11)(즉 제1 패드 전극), 혹은 그 전극 상에 형성된 도전 단자(17)는, 회로 기판의 외부 전극과 접속되지 않고, 반도체 장치의 각종 테스트 시에, 테스트용 전극으로서 이용할 수 있다.
이 경우, 실장용 패드 전극(18) 상의 지지체(13), 수지층(52), 감광성 레지스트층(62)에 형성된 개구부(즉 제2 개구부)를 통하여, 패드 전극(11)과 회로 기판을 전기적으로 접속하는 것이 가능하게 된다. 이에 의해, 반도체 칩(10c)의 제1 및 제2 변을 따른 단부가, 회로 기판 상에서 한결같이 유지되기 때문에, 반도체 장치를 회로 기판에 실장할 때에 발생하는 기울기나 어긋남을, 최대한 적게 억제하는 것이 가능하게 된다. 또한, 상기 2 종류의 패드 전극을, 각각 테스트용, 실장용으로서 구분하여 사용하는 것이 가능하게 된다.
이에 의해, 반도체 장치의 구조 및 제조 공정이 단순하게 되어, 해당 반도체 장치의 제조 코스트를 증대시키지 않고, 해당 반도체 장치의 신뢰성의 향상을 도모하는 것이 가능하게 된다.
본 발명에 따르면, 지지체 혹은 수지층에 의해, 반도체 장치의 표면이 물리적인 손상이나 습기로부터 보호된다. 그것과 동시에, 상기 지지체 혹은 수지층에 형성된 제1 개구부를 통하여, 반도체 칩의 표면의 제1 패드 전극과 회로 기판을 전기적으로 접속하는 것이 가능하게 된다. 이에 의해, 반도체 장치의 제조 공정이 종래예에 비하여 단순하게 된다. 또한, 본 발명에 따르면, 반도체 장치의 구조가 단순하기 때문에, 해당 반도체 장치의 구조가 복잡한 경우에 발생하였던 신뢰성의 저하를, 최대한 낮게 억제하는 것이 가능하게 된다. 따라서, 패키지형의 반도체 장치 및 그 제조 방법에서, 제조 공정을 복잡하게 하지 않고, 해당 반도체 장치의 신뢰성의 향상을 도모하는 것이 가능하게 된다.
또한, 본 발명에 따르면, 반도체 칩의 표면이, 글래스 등으로 이루어지는 지지체에 의해 보호되기 때문에, 해당 지지체의 표면에 더스트 등의 오물이 부착되어도 이것을 클리닝할 수 있다. 여기서, 반도체 칩에 형성된 전자 디바이스가 CCD 등의 수광 소자인 경우, 미소한 더스트가 해당 지지체의 표면에 잔존해도, 해당 표면으로부터 수광 소자까지의 광로차에 의해 상이 초점을 맺지는 않는다. 이에 의해, 반도체 장치의 수율을 향상시키는 것이 가능하게 된다.
또한, 본 발명에 따르면, 반도체 칩의 이면측이 회로 기판과 대향하도록 하여, 반도체 장치가 회로 기판 상에 재치된 경우, 종래예에 따른 반도체 장치에서 발생하였던 실장(반도체 장치의 이면에 형성된 도전 단자와 회로 기판과의 접속) 시의 반도체 장치의 기울기나 어긋남을, 최대한 없애는 것이 가능하게 된다.
또한, 반도체 칩의 표면측이 회로 기판과 대향하도록 하여, 반도체 장치가 회로 기판 상에 재치된 경우, 상기 실장 시의 기울기나 어긋남은 종래예에 따른 반도체 장치와 대략 마찬가지로 발생하지만, 반도체 칩에 형성된 전자 디바이스가 CCD 등의 수광 소자인 경우, 수광 소자에 대응하는 위치의 회로 기판의 수광창을 형성함으로써, 수광 소자의 상방에 형성하는 렌즈를 기준으로 하여 깊은 초점 심도가 얻어진다. 이에 의해, 상기 렌즈 등으로 구성되는 카메라 모듈로서 반도체 장치를 회로 기판 상에 실장할 때, 해당 카메라 모듈의 두께를 최대한 얇게 하는 것 이 가능하게 된다.
또한, 본 발명에 따르면, 반도체 칩의 표면 중, 해당 제1 및 제2 변을 따른 단부에, 제1 패드 전극과 전기적으로 접속된 제2 패드 전극(실장용 패드 전극)이 형성되어 있다. 이 제2 패드 전극 상의 제2 개구부를 통해 형성된 도전 단자를 통하여, 반도체 칩의 제1 패드 전극과 회로 기판을 전기적으로 접속하는 것이 가능하게 된다. 이에 의해, 반도체 칩(10c)의 단부가, 회로 기판 상에서 한결같이 유지되기 때문에, 반도체 장치를 회로 기판에 실장할 때에 발생하는 기울기나 어긋남을, 최대한 적게 억제하는 것이 가능하게 된다. 또한, 상기 2 종류의 패드 전극을, 각각 테스트용, 실장용으로서 구분하여 사용하는 것이 가능하게 된다.

Claims (34)

  1. 외부 전극이 형성된 회로 기판 상에 재치되는 반도체 장치로서,
    반도체 칩의 표면에 형성된 전자 디바이스와,
    상기 전자 디바이스로부터 연장되어 반도체 칩의 표면에 형성된 제1 패드 전극과,
    상기 반도체 칩의 표면에 형성된 지지체와,
    상기 지지체를 관통하여 상기 제1 패드 전극의 표면을 노출시키는 제1 개구부
    를 갖고,
    상기 제1 패드 전극과 상기 외부 전극이 전기적으로 접속되는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 지지체는, 글래스 기판, 아크릴 등의 플라스틱 기판, 혹은 적외선을 투과하는 실리콘 기판 중 어느 하나로 이루어지는 것을 특징으로 하는 반도체 장치.
  3. 외부 전극이 형성된 회로 기판 상에 재치되는 반도체 장치로서,
    반도체 칩의 표면에 형성된 전자 디바이스와,
    상기 전자 디바이스로부터 연장되어 반도체 칩의 표면에 형성된 제1 패드 전 극과,
    상기 전자 디바이스 상 및 상기 제1 패드 전극 상을 포함하는 상기 반도체 칩의 표면에 형성된 수지층과,
    상기 수지층을 관통하여 상기 제1 패드 전극의 표면을 노출시키는 제1 개구부
    를 갖고,
    상기 제1 패드 전극과 상기 외부 전극이 전기적으로 접속되는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 수지층은 감광성 수지로 이루어지는 것을 특징으로 하는 반도체 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 반도체 칩의 이면측이 상기 회로 기판과 대향함과 함께,
    상기 제1 개구부에서 노출되는 상기 제1 패드 전극과 상기 외부 전극이, 외부 접속 배선을 통해 접속되는 것을 특징으로 하는 반도체 장치.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 개구부에서 노출되는 제1 패드 전극 상에 형성된 도전 단자를 갖고,
    상기 반도체 칩의 이면측이 상기 회로 기판과 대향함과 함께,
    상기 도전 단자와 상기 외부 전극이, 외부 접속 배선을 통해 접속되는 것을 특징으로 하는 반도체 장치.
  7. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 개구부에서 노출되는 제1 패드 전극 상에 형성된 도전 단자를 갖고,
    상기 반도체 칩의 표면측이 상기 회로 기판과 대향함과 함께,
    상기 도전 단자와 상기 외부 전극이 직접 접속되는 것을 특징으로 하는 반도체 장치.
  8. 제1항 또는 제2항에 있어서,
    상기 반도체 칩의 표면 중, 그 반도체 칩의 제1 및 제2 변을 따른 단부에, 소정의 간격으로 이격하여 형성된 제2 패드 전극과,
    상기 반도체 칩의 표면에 형성되고, 상기 제1 패드 전극과 상기 제2 패드 전극을 접속하는 배선층과,
    상기 지지체를 관통하여 상기 제2 패드 전극의 표면을 노출시키는 제2 개구부와,
    상기 제2 개구부에서 노출되는 상기 제2 패드 전극 상에 형성된 도전 단자를 갖는 것을 특징으로 하는 반도체 장치.
  9. 제3항 또는 제4항에 있어서,
    상기 반도체 칩의 표면 중, 그 반도체 칩의 제1 및 제2 변을 따른 단부에, 소정의 간격으로 이격하여 형성된 제2 패드 전극과,
    상기 반도체 칩의 표면에 형성되고, 상기 제1 패드 전극과 상기 제2 패드 전극을 접속하는 배선층과,
    상기 수지층을 관통하여 상기 제2 패드 전극의 표면을 노출시키는 제2 개구부와,
    상기 제2 개구부에서 노출되는 상기 제2 패드 전극 상에 형성된 도전 단자를 갖는 것을 특징으로 하는 반도체 장치.
  10. 제8항에 있어서,
    상기 반도체 칩의 표면측이 상기 회로 기판과 대향함과 함께,
    상기 도전 단자와 상기 외부 전극이 직접 접속되는 것을 특징으로 하는 반도체 장치.
  11. 제9항에 있어서,
    상기 반도체 칩의 표면측이 상기 회로 기판과 대향함과 함께,
    상기 도전 단자와 상기 외부 전극이 직접 접속되는 것을 특징으로 하는 반도체 장치.
  12. 제1항에 있어서,
    상기 회로 기판에 오목부가 형성되어, 그 오목부에 상기 반도체 장치가 매립되도록 하여 재치되는 반도체 장치.
  13. 제12항에 있어서,
    상기 지지체는, 글래스 기판, 아크릴 등의 플라스틱 기판, 혹은 적외선을 투과하는 실리콘 기판 중 어느 하나로 이루어지는 것을 특징으로 하는 반도체 장치.
  14. 제3항에 있어서,
    상기 회로 기판에 오목부가 형성되어, 그 오목부에 상기 반도체 장치가 매립되도록 하여 재치되는 반도체 장치.
  15. 제14항에 있어서,
    상기 수지층은 감광성 수지로 이루어지는 것을 특징으로 하는 반도체 장치.
  16. 제12항 내지 제15항 중 어느 한 항에 있어서,
    상기 반도체 칩의 이면측이 상기 회로 기판의 상기 오목부의 바닥부와 대향함과 함께,
    상기 제1 개구부에서 노출되는 상기 제1 패드 전극과 상기 외부 전극이, 외부 접속 배선을 통하여 접속되는 것을 특징으로 하는 반도체 장치.
  17. 제12항 내지 제15항 중 어느 한 항에 있어서,
    상기 제1 개구부에서 노출되는 제1 패드 전극 상에 형성된 도전 단자를 갖고,
    상기 반도체 칩의 이면측이 상기 회로 기판의 상기 오목부의 바닥부와 대향함과 함께,
    상기 도전 단자와 상기 외부 전극이, 외부 접속 배선을 통하여 접속되는 것을 특징으로 하는 반도체 장치.
  18. 제16항에 있어서,
    상기 오목부의 측벽과 상기 반도체 칩 사이에 소정의 유기 재료가 충전되어 있고,
    상기 외부 접속 배선은, 도전성 페이스트의 인쇄에 의해, 상기 패드 전극과 전기적으로 접속되어 상기 제1 개구부 내로부터 상기 회로 기판의 상기 외부 전극 상으로 연장되어 형성되어 있는 것을 특징으로 하는 반도체 장치.
  19. 제12항 내지 제15항 중 어느 한 항에 있어서,
    상기 회로 기판의 내부에는 소정의 패턴의 금속층이 형성되고, 상기 오목부의 바닥부에서 그 금속층의 일부가 노출되어 있고,
    상기 제1 개구부에서 노출되는 제1 패드 전극 상에 도전 단자가 형성되며,
    상기 반도체 칩의 표면측이 상기 회로 기판의 상기 오목부의 바닥부와 대향함과 함께,
    상기 도전 단자와 상기 금속층이 직접 접속되는 것을 특징으로 하는 반도체 장치.
  20. 제12항 또는 제13항에 있어서,
    상기 반도체 칩의 표면 중, 그 반도체 칩의 제1 및 제2 변을 따른 단부에, 소정의 간격으로 이격하여 형성된 제2 패드 전극과,
    상기 반도체 칩의 표면에 형성되고, 상기 제1 패드 전극과 상기 제2 패드 전극을 접속하는 배선층과,
    상기 지지체를 관통하여 상기 제2 패드 전극의 표면을 노출시키는 제2 개구부와,
    상기 제2 개구부에서 노출되는 상기 제2 패드 전극 상에 형성된 도전 단자를 갖는 것을 특징으로 하는 반도체 장치.
  21. 제14항 또는 제15항에 있어서,
    상기 반도체 칩의 표면 중, 그 반도체 칩의 제1 및 제2 변을 따른 단부에, 소정의 간격으로 이격하여 형성된 제2 패드 전극과,
    상기 반도체 칩의 표면에 형성되고, 상기 제1 패드 전극과 상기 제2 패드 전극을 접속하는 배선층과,
    상기 수지층을 관통하여 상기 제2 패드 전극의 표면을 노출시키는 제2 개구부와,
    상기 제2 개구부에서 노출되는 상기 제2 패드 전극 상에 형성된 도전 단자를 갖는 것을 특징으로 하는 반도체 장치.
  22. 제20항에 있어서,
    상기 회로 기판의 내부에는 소정의 패턴의 금속층이 형성되고, 상기 오목부의 바닥부에서 그 금속층의 일부가 노출되어 있고,
    상기 반도체 칩의 표면측이 상기 회로 기판의 상기 오목부의 바닥부와 대향함과 함께,
    상기 도전 단자와 상기 금속층이 직접 접속되는 것을 특징으로 하는 반도체 장치.
  23. 제21항에 있어서,
    상기 회로 기판의 내부에는 소정의 패턴의 금속층이 형성되고, 상기 오목부의 바닥부에서 그 금속층의 일부가 노출되어 있고,
    상기 반도체 칩의 표면측이 상기 회로 기판의 상기 오목부의 바닥부와 대향함과 함께,
    상기 도전 단자와 상기 금속층이 직접 접속되는 것을 특징으로 하는 반도체 장치.
  24. 다이싱 라인에 의해 구분되고, 또한 제1 패드 전극이 형성된 반도체 기판을 준비하며,
    상기 반도체 기판의 표면에 지지체를 접착하는 공정과,
    상기 지지체를 선택적으로 제거함으로써, 상기 지지체를 관통하여 상기 제1 패드 전극을 노출시키는 제1 개구부를 형성하는 공정과,
    상기 다이싱 라인을 따른 다이싱에 의해 상기 반도체 기판을 개개의 반도체 칩으로 분할하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  25. 제24항에 있어서,
    상기 지지체는, 글래스 기판, 아크릴 등의 플라스틱 기판, 혹은 적외선을 투과하는 실리콘 기판 중 어느 하나에 의해 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  26. 다이싱 라인에 의해 구분되고, 또한 제1 패드 전극이 형성된 반도체 기판을 준비하며,
    상기 제1 패드 전극 상을 포함하는 상기 반도체 기판의 표면 상에 수지층을 형성하는 공정과,
    상기 수지층을 선택적으로 제거함으로써, 상기 수지층을 관통하여 상기 제1 패드 전극을 노출시키는 제1 개구부를 형성하는 공정과,
    상기 다이싱 라인을 따른 다이싱에 의해 상기 반도체 기판을 개개의 반도체 칩으로 분할하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  27. 제26항에 있어서,
    상기 수지층은 감광성 수지로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  28. 제24항 내지 제27항 중 어느 한 항에 있어서,
    상기 반도체 기판을 개개의 반도체 칩으로 분할하는 공정 전에,
    상기 제1 개구부에서 노출되는 상기 제1 패드 전극 상에, 도전 단자를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  29. 제24항 또는 제25항에 있어서,
    제1 패드 전극이 형성된 반도체 기판을 준비한 후,
    상기 반도체 기판의 표면의 상기 다이싱 라인의 근방을 따라, 소정의 간격으로 이격하는 제2 패드 전극을 형성하는 공정과,
    상기 반도체 칩의 표면에, 상기 제2 패드 전극과 상기 제1 패드 전극을 접속하도록 패터닝된 배선층을 형성하는 공정과,
    상기 지지체를 선택적으로 제거함으로써, 상기 지지체를 관통하여 상기 제2 패드 전극을 노출시키는 제2 개구부를 형성하는 공정과,
    상기 제2 개구부에서 노출되는 상기 제2 패드 전극 상에, 도전 단자를 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  30. 제26항 또는 제27항에 있어서,
    제1 패드 전극이 형성된 반도체 기판을 준비한 후,
    상기 반도체 기판의 표면의 상기 다이싱 라인의 근방을 따라, 소정의 간격으로 이격하는 제2 패드 전극을 형성하는 공정과,
    상기 반도체 기판의 표면에, 상기 제2 패드 전극과 상기 제1 패드 전극을 접속하도록 패터닝된 배선층을 형성하는 공정과,
    상기 수지층을 선택적으로 제거함으로써, 상기 수지층을 관통하여 상기 제2 패드 전극을 노출시키는 제2 개구부를 형성하는 공정과,
    상기 제2 개구부에서 노출되는 상기 제2 패드 전극 상에, 도전 단자를 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  31. 제24항 내지 제27항 중 어느 한 항에 있어서,
    오목부가 형성된 회로 기판을 준비하고, 그 오목부에 상기 반도체 칩이 매립되도록 하여 재치되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  32. 제28항에 있어서,
    오목부가 형성된 회로 기판을 준비하고, 그 오목부에 상기 반도체 칩이 매립 되도록 하여 재치되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  33. 제29항에 있어서,
    오목부가 형성된 회로 기판을 준비하고, 그 오목부에 상기 반도체 칩이 매립되도록 하여 재치되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  34. 제30항에 있어서,
    오목부가 형성된 회로 기판을 준비하고, 그 오목부에 상기 반도체 칩이 매립되도록 하여 재치되는 것을 특징으로 하는 반도체 장치의 제조 방법.
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