JP3813747B2 - バンプ形成方法 - Google Patents

バンプ形成方法 Download PDF

Info

Publication number
JP3813747B2
JP3813747B2 JP27325998A JP27325998A JP3813747B2 JP 3813747 B2 JP3813747 B2 JP 3813747B2 JP 27325998 A JP27325998 A JP 27325998A JP 27325998 A JP27325998 A JP 27325998A JP 3813747 B2 JP3813747 B2 JP 3813747B2
Authority
JP
Japan
Prior art keywords
hole
layer
forming
bump
conductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP27325998A
Other languages
English (en)
Other versions
JP2000106380A (ja
Inventor
和孝 柴田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP27325998A priority Critical patent/JP3813747B2/ja
Publication of JP2000106380A publication Critical patent/JP2000106380A/ja
Application granted granted Critical
Publication of JP3813747B2 publication Critical patent/JP3813747B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/118Post-treatment of the bump connector
    • H01L2224/11848Thermal treatments, e.g. annealing, controlled cooling
    • H01L2224/11849Reflowing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1302Disposition
    • H01L2224/13022Disposition the bump connector being at least partially embedded in the surface

Landscapes

  • Wire Bonding (AREA)

Description

【0001】
【発明の属する技術分野】
本願発明は、端子部が形成された所定の対象物に、上記端子部に導通するバンプを形成する方法に関する。
【0002】
【従来の技術】
従来より、回路基板上に半導体チップなどを実装する方法の1つとして、いわゆるフリップチップ方式が採用されている。このフリップチップ方式は、半導体チップの一面側に形成された端子パッド上に、この端子パッドから突出するようにしてハンダなどによりパンプを形成し、このバンプを溶融させてバンプと回路基板の端子部との間を接続する方式である。
【0003】
ところで、半導体チップなどにバンプを形成する方法としては、従来より様々な方法が提案されているが、その方法としては次のようなものがある。たとえば、金属製のワイヤの先端部を溶融させてボール状とし、これを半導体チップなどの端子パッドに圧着する方法、あるいは溶融したハンダなどの導体をノズルから噴射して端子パッド上にバンプを形成する方法などがある。
【0004】
【発明が解決しようとする課題】
しかしながら、例示したいずれの方法においても、端子パッド上に一個一個バンプを形成する方法であるため作業効率が著しく悪い。しかも、端子パッドに対応させて個別に各バンプを形成するには、高い位置精度が要求される。とくに、いわゆるBGA(ボールグリッドアレイ)のように比較的に小さい多数のバンプを高密度に形成する必要がある場合には、例示したバンプ形成方法によって対応するのは困難である。
【0005】
本願発明は、上記した事情のもとで考え出されたものであって、作業効率良く、しかも比較的に小さい多数のバンプを高密度に形成する場合であっても確実に対応することができるバンプ形成方法を提供することをその課題としている。
【0006】
【発明の開示】
上記の課題を解決するため、本願発明では、次の技術的手段を講じている。
【0007】
すなわち、本願発明の第1の側面により提供されるバンプ形成方法は、端子部が形成された所定の対象物に、上記端子部に導通するバンプを形成する方法であって、上記対象物における端子部形成面側に上面が溶融金属導体に濡れにくい状態とした絶縁層を形成するとともに、この絶縁層に貫通孔を形成してこの貫通孔から上記端子部を臨ませる工程と、上記端子部における上記貫通孔から臨む面および上記貫通孔の内面に、上記絶縁層の上面に及ばないようにして無電解メッキにより金属のメッキ層を形成する工程と、上記貫通孔内および上記絶縁層の上面における少なくとも上記貫通孔周りの領域に金属の導体層を形成する工程と、上記導体層を加熱溶融する工程と、を含み、上記導体層が加熱溶融した金属導体を表面張力によって変形させ、かつ上記貫通孔内に引き込ませた状態で固化させることにより、上記貫通孔の平面的な大きさと同等の平面的な大きさをもつバンプを形成することを特徴としている。なお、バンプが形成される対象物としては、半導体チップ、半導体チップを構成すべき複数の回路素子が一体的に造り込まれたウエハ、半導体チップが実装されて半導体装置を構成する絶縁性基板、あるいは電子部品が実装される回路基板などが挙げられる。
【0008】
上記バンプ形成方法では、まずポリイミドなどの感光性樹脂により上記対象物の端子部形成面に絶縁層を形成した後に、上記絶縁層を露光・現像することにより絶縁層の適部が除去されて上記貫通孔が形成され、端子部が露出させられる。このような方法では、たとえばBGAのように多数のバンプを高密度に形成する場合であっても、バンプ形成領域である複数の貫通孔を容易かつ確実に形成することができる。すなわち、比較的に小さい多数のバンプを高密度に形成することが可能となる。なお、上記絶縁層の上面は、溶融した導体層がその表面張力によて流動しやすいように、溶融導体が濡れにくい状態としておくことが好ましい。
【0009】
そして、上記端子部における上記貫通孔から臨む面および上記貫通孔の内面に、無電解メッキにより金属のメッキ層が形成され、次に、上記貫通孔内および上記絶縁層の上面における少なくとも上記貫通孔周りの領域に導体層が形成される。この導体層は、たとえばパンダペーストなどの導体ペーストを塗布することによって、あるいはスクリーン印刷によって形成される。すなわち、上記バンプ形成方法では、上記対象物上に複数のバンプを形成する場合であっても、各バンプとなるべき導体層が同時に、一括して形成される。このように、本願発明のバンプ形成方法では、各端子部上に個別にバンプを形成するのではなく、各バンプが同時に形成されるため、作業効率の改善が図られている。なお、上記導体層は、上記貫通孔内および上記絶縁層の全面に形成してもよく、また上記貫通孔内および上記絶縁層の上面における上記貫通孔周りの領域に選択的に形成してもよい。後者の場合には、上記絶縁層の全面に上記導体層を形成した後に、余分な部分をエッチング処理して除去してもよい。
【0010】
次いで、導体層を溶融した後に、これを固化することによってバンプが形成される。上記したように、上記導体層は、上記絶縁層の全面、あるいは上記貫通孔周りの領域に形成されているが、いずれにしても上記導体層を溶融させた場合には、上記貫通孔周りの領域の導体層が上記貫通孔内に流れ込む。このため、複数のバンプを形成すべく上記絶縁層に複数の貫通孔が形成されている場合には、隣り合う貫通孔の間の領域に形成された導体層は、より近い側の貫通孔に向けて移動し、その大部分が貫通孔内に流れ込むこととなる。したがって、各貫通孔内に流れ込んだ導体層は、各貫通孔毎に電気的に分断されることになる。そして、各貫通孔内に流れ込んだ導体層は、表面張力によってその表面が球状を呈し、この状態において固化させられてバンプとされる。
【0011】
なお、上記対象物上に複数のバンプを形成する場合に、隣合うバンプどうしをより確実に電気的に分断すべく、ウェットエッチングによって上記絶縁層上に残された余分な導体層を除去してもよい。
【0012】
また、レジスト層に相当する絶縁層は、バンプが形成された後に除去してもよく、また除去せずにそのまま残しておいてもよい。上記絶縁層は、端子部のみを露出させるようにして形成されており、しかも絶縁性を有することから、レジスト層としての絶縁層を残しておけば、これをバンプが形成される対象物の保護膜とすることができる。とくに、半導体チップやウエハにおいては、バンプを形成すべき面側に回路素子が造り込まれていることから保護膜を形成する必要性が高く、この保護膜として絶縁層(レジスト層)を利用すれば、保護膜の形成およびレジスト層の除去といった作業工程を減らすことができる。これにより、製造コストの低減を図ることができる。
【0013】
本願発明の第2の側面により提供されるバンプ形成方法は、貫通孔が形成され、この貫通孔から臨むようにして一面側に端子部が形成され、かつ他面が溶融金属導体に濡れにくい状態とした絶縁性基板に、上記端子部に導通するバンプを上記絶縁性基板の他面側に形成する方法であって、上記端子部における上記貫通孔から臨む面および上記貫通孔の内面に、上記絶縁性基板の他面に及ばないようにして無電解メッキにより金属のメッキ層を形成する工程と、上記貫通孔内および上記絶縁性基板の他面における少なくとも上記貫通孔周りの領域に金属の導体層を形成する工程と、上記導体層を加熱溶融する工程と、を含み、上記導体層が加熱溶融した金属導体を表面張力によって変形させ、かつ上記貫通孔内に引き込ませた状態で固化させることにより、上記貫通孔の平面的な大きさと同等の平面的な大きさをもつバンプを形成することを特徴としている。
【0014】
ところで、絶縁性基板に半導体チップが実装された構成の半導体装置においては、BGA(ボールグリッドアレイ)と称される半導体装置のように上記絶縁性基板の裏面側に突出するようにしてボール状の外部端子部を形成する場合がある。この外部端子部を形成する場合にも、上述した本願発明の第1の側面に記載したバンプ形成方法と同様な技術思想を採用することができる。
【0015】
すなわち、上記絶縁性基板には、上下に貫通する複数の貫通孔が形成されており、この貫通孔を介して絶縁性基板の端子部が外部端子部と導通している。この構成では、上記貫通孔の一方の開口が端子部によって閉塞されており、貫通孔の内面および端子部によって空間が形成されている。この空間は、第1の側面のバンプ形成方法において、上記対象物の端子パッドを露出させるようにしてレジスト層を形成した場合の空間(貫通孔)に対応している。言い換えれば、絶縁性基板自体がレジスト層の役割を果している。このため、第1の側面のバンプ形成方法の場合と同様に導体層を形成し、これを溶融させた後に固化させることによって複数のバンプを同時に形成することができる。
【0016】
なお、このような絶縁性基板に対するバンプの形成は、半導体チップが実装された後に行ってもよく、また半導体チップが実装される前に行ってもよい。
【0017】
上記した本願の第1の側面および第2の側面によって提供されるバンプ形成方法においてはまた、上記金属導体層を形成する前に、上記端子部における上記貫通孔から臨む面および上記貫通孔の内面に無電解メッキにより金属のメッキ層を形成する工程を有している。なお、上記バンプは、たとえば金またはハンダによって形成される。
【0018】
このバンプ形成方法では、上記端子部における貫通孔から臨む面および貫通孔の内面に上記のようにして無電解メッキにより金属のメッキ層を形成した後に金属の導体層をさらに形成し、この導体層を溶融させることによって上記貫通孔内が溶融導体で充填される。したがって、溶融導体が充填される空間は、金属のメッキ層によって囲まれている。このメッキ層は、無電解メッキによって形成されることから、上記端子部の上面ばかりでなく、上記貫通孔の内周面にも良好に形成される。
【0019】
ところで、上記絶縁層は、樹脂などによって形成されているため、貫通孔の内面は樹脂表面とされている。このままでは、上記貫通孔の内面が金属により構成された溶融導体では濡れにくく、貫通孔内のすみずみにまで溶融導体を行き渡らせるのは困難である。これに対して本願発明では、溶融導体が充填される空間が無電解メッキにより形成されたメッキ層、すなわち金属によって囲まれている。このため、貫通孔の内面が樹脂表面とされている場合と比較すれば、金属により構成されたメッキ層では上記空間の内面が濡れやすい。したがって、上記空間内のすみずみにまで溶融導体が行き渡りやすく、固化した導体とメッキ層とが良好に接続され、結局、導体と端子部の間が強固に接続されて良好な電気的な接続状態が維持される。
【0020】
本願発明のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
【0021】
【発明の実施の形態】
以下、本願発明の好ましい実施の形態を図面を参照して具体的に説明する。図1は、本願発明のバンプ形成方法によってバンプが形成された半導体チップ一例を説明するための断面図、図2は、上記半導体チップのバンプ周りを拡大した図、図3は、本願発明のバンプ形成方法を説明するための図である。
【0022】
図1に示すように、上記半導体チップ1は、その主面1a側に所定の回路素子(図示略)が一体的に造り込まれているとともに、上記回路素子と導通する複数の端子パッド10,…が形成されている。そして、上記半導体チップ3の主面1a全体を覆うようにして、かつ上記各端子パッド10,…を露出させるようにしてポリイミド樹脂などの絶縁層2が形成されている。
【0023】
この絶縁層2は、後述するようにバンプ30を形成する際に形成したレジスト層を除去せずに残しておいたものであり、主面1aに形成された回路素子を保護する役割を果している。また、上記絶縁層2には、図2に良く表れているように複数の貫通孔20が形成されており、それぞれの貫通孔20から上記半導体チップ1の各端子パッド10が臨んだ恰好とされている。そして、各貫通孔20の内面および各端子パッド10の上面には、無電解メッキによってメッキ層4が形成されている。すなわち、貫通孔20および端子パッド10により形成される空間20aがメッキ層4によって囲まれた恰好とされている。上記空間20a内には、金またはハンダなどの導体が充填され、さらに導体が上記絶縁層2から突出するようになされてバンプ30とされている。
【0024】
上記のように構成された半導体チップ1においては、絶縁層2およびバンプ30が以下のようにして形成される。すなわち、図3(a)に示したように、まず半導体チップ1の主面1a全体を覆うようにしてレジスト層2を形成する。このレジスト層2は、感光性ポリイミドなど感光性樹脂を塗布するなどして形成される。なお、上記レジスト層2の上面は、後述する溶融した導体層3がその表面張力によって流動しやすいように、溶融導体3が濡れにくい状態としておくことが好ましい。
【0025】
次いで、図3(b)に示したように、各端子パッド10の上部領域のレジスト層2を部分的に除去してレジスト層2の上下に貫通する貫通孔20を複数形成する。レジスト層2の部分的な除去は、たとえば所定のマスクを用いてレジスト層2を露光し、端子パッド10上に形成されたレジスト層2を現像除去することによって行われる。このようにして各端子パッド10が露出させられた場合には、実質的には残されたレジスト層2が図1および図2を参照して説明した半導体チップ1の絶縁層2とされる。
【0026】
そして、図3(c)に示したように、無電解メッキによって各貫通孔20の内面および各端子パッド10の上面にメッキ層4を形成する。ここで、電解メッキを行わずに、無電解メッキによりメッキ層4を形成するのは、電解メッキであれば端子パッド10の上部にメッキ層が成長していくため、貫通孔20の内面に選択的にメッキ層4を形成するのが困難だからである。なお、メッキ層4は、たとえば金またはハンダによって形成される。
【0027】
さらに、図3(d)に示したように、上記各端子パッド10の上面および上記レジスト層2の上面に導体層3を形成する。この導体層3は、たとえば金属導体を含む導体ペーストを塗布することによって、あるいはスクリーン印刷によって形成されるが、上記レジスト層2の一面に形成しても、各貫通孔20の周りに選択的に形成してもよい。なお、導体層3は、メッキ層4と同種の金属、たとえば金またはハンダにより形成される。
【0028】
最後に、上記した各処理を施した半導体チップ1を加熱炉に搬入して導体層3を溶融させる。このとき、上記レジスト層2の上面が溶融導体3が濡れにくい状態とされていることから、図3(e)に示したように各貫通孔20の周りに存在する溶融した導体層3は、その表面張力によってメッキ層4によって形成される空間20a側に移動し、大部分が上記空間20a内に流れ込んで上記空間20a内が溶融導体によって充填される。このようにして導体層3が移動することにより、たとえレジスト層2の一面に導体層3が形成されていた場合であっても、各空間20a内を充填する溶融導体3は、個々に電気的に分断されることになる。そして、図3(f)に示したように、各空間20a内に流れ込んだ溶融導体層3は、表面張力によってその表面が球状を呈し、この状態において固化させられてバンプ30とされる。なお、上記レジスト層2の残存する余分な導体層3を、ウエットエッチングなどによって除去しもてもよい。
【0029】
このように、上記バンプ形成方法では、複数のバンプが一括して同時に形成されるため、作業効率が格段に向上する。しかも、導体層3を溶融させるだけで、各バンプ30なるべき溶融導体層3が自然に電気的に分断されるため、高密度に多数のバンプを形成する場合であっても対応することができる。
【0030】
また、上記レジスト層2は、樹脂などによって形成されているため、貫通孔20の内面は樹脂表面とされている。このままでは、上記貫通孔20の内面が金属により構成された溶融導体層3では濡れにくく、貫通孔20内のすみずみにまで溶融導体3を行き渡らせるのは困難である。これに対して本願発明では、溶融導体3が充填される空間20aが無電解メッキにより形成されたメッキ層4、すなわち金属によって囲まれている。このため、貫通孔20の内面が樹脂表面とされている場合と比較すれば、金属により構成されたメッキ層4では上記空間20aの内面が濡れやすい。このため、上記空間20a内のすみずみにまで溶融導体層3が行き渡りやすく、固化した導体層3とメッキ層4とが良好に接続され、結局、導体層3と端子パッド10の間が強固に接続され、良好な電気的な接続状態が維持される。
【0031】
さらに、本実施形態では、無電解メッキによって端子パッド10上に金メッキまたはハンダメッキが施されているため、たとえ端子パッド10が酸化しやすいアルミニウムなどによって形成されていたとしても、メッキ層4によって端子パッド10の酸化が回避される。これにより、バンプ30とメッキ層4、すなわちバンプ30と端子パッド10との間の接続状態を良好なものとすることができる。また、バンプ30をメッキ層4と同種の金属によって形成すれば、バンプ30とメッキ層4との接続が同種の金属どうしの接続となるため、これによってもバンプ30とメッキ層4、すなわちバンプ30と端子パッド10との間の接続状態を良好なものとすることができる。
【0032】
なお、本実施形態では、半導体チップ1に形成された端子パッド10上にバンプ30を形成する場合について説明したが、本願発明の技術思想は、半導体チップ1とされる前の段階、すなわち半導体チップ1となるべき複数の回路素子が一体的に造り込まれたウエハ(図示略)の状態において端子パッド上にバンプを形成する場合にも適用することができる。また、各種の電子部品が実装される回路基板の端子パッド(端子部)にバンプを形成する場合にも適用することができ、半導体装置を構成する絶縁性基板上にバンプを形成する場合にも適用できる。
【0033】
後者の場合のもう少し具体的に説明するなら、半導体装置においては、複数の端子部が形成された絶縁性基板上に、上記各端子部と半導体チップの端子部とを対向させて絶縁性基板上に半導体チップを実装して半導体装置を構成する場合がある。この種の半導体装置においては、絶縁性基板の端子部と半導体チップの端子部とを電気的に接続する場合に、絶縁性基板の端子部をバンプ状に形成する必要が生じることがある。このような場合に、絶縁性基板の端子部をバンプ状に形成するのに上記実施形態において説明したバンプ形成方法を適用することもできる。
【0034】
ところで、絶縁性基板に半導体チップが実装された構成の半導体装置においては、図4に示したBGA(ボールグリッドアレイ)と称される半導体装置5のように上記絶縁性基板60の裏面側に突出するようにしてボール状の外部端子部30を形成する場合がある。この外部端子部30を形成する場合にも、上述したバンプ形成方法と同様な技術思想を採用することができる。
【0035】
上記絶縁性基板6には、上下に貫通する複数の貫通孔61が形成されており、この貫通孔61を介して絶縁性基板6の端子部60が外部端子部30と導通している。すなわち、絶縁性基板2に着目すれば、図5に示したように上記貫通孔61の一方の開口が端子部60によって閉塞されており、貫通孔61の内面および端子部60によって空間61aが形成されている。この空間61aは、上記した半導体チップのバンプ形成方法において、半導体チップ1の端子パッド10を露出させるようにしてレジスト層2を形成した場合の空間20aに対応している(図3(b)参照)。言い換えれば、絶縁性基板6自体がレジスト層2の役割を果している。このため、絶縁性基板6の貫通孔6の内面および端子部60に電解メッキによってメッキ層を形成し、このメッキ層によって囲まれる空間60a内に導体層3を溶融して充填すれば、半導体チップのバンプ形成方法の場合と同様に強固に接続されたバンプが形成される。
【0036】
なお、このような絶縁性基板6に対するバンプの形成は、半導体チップ1が実装された後に行ってもよく、また半導体チップ1が実装される前に行ってもよい。
【図面の簡単な説明】
【図1】本願発明のバンプ形成方法によってバンプが形成された半導体チップ一例を説明するための断面図である。
【図2】上記半導体チップのバンプ周りを拡大した図である。
【図3】本願発明のバンプ形成方法を説明するための図である。
【図4】本願発明のバンプ形成方法によってバンプが形成された半導体装置の一例を表す断面図である。
【図5】上記半導体装置の絶縁性基板の要部拡大図である。
【符号の説明】
1 半導体チップ(対象物としての)
2 絶縁層(レジスト層)
3 導体層
4 メッキ層
5 半導体装置
6 絶縁性基板
10 端子パッド(半導体チップの)
20 貫通孔(絶縁層の)
20a 空間(メッキ層によって囲まれる)
30 バンプ
60 端子部(絶縁性基板の)
61 貫通孔(絶縁性基板の)

Claims (4)

  1. 端子部が形成された所定の対象物に、上記端子部に導通するバンプを形成する方法であって、
    上記対象物における端子部形成面側に上面が溶融金属導体に濡れにくい状態とした絶縁層を形成するとともに、この絶縁層に貫通孔を形成してこの貫通孔から上記端子部を臨ませる工程と、
    上記端子部における上記貫通孔から臨む面および上記貫通孔の内面に、上記絶縁層の上面に及ばないようにして無電解メッキにより金属のメッキ層を形成する工程と、
    上記貫通孔内および上記絶縁層の上面における少なくとも上記貫通孔周りの領域に金属の導体層を形成する工程と、
    上記導体層を加熱溶融する工程と、
    を含み、上記導体層が加熱溶融した金属導体を表面張力によって変形させ、かつ上記貫通孔内に引き込ませた状態で固化させることにより、上記貫通孔の平面的な大きさと同等の平面的な大きさをもつバンプを形成することを特徴とする、バンプ形成方法。
  2. 上記対象物は、半導体チップ、半導体チップを構成すべき複数の回路素子が一体的に造り込まれたウエハ、半導体チップが実装されて半導体装置を構成する絶縁性基板、あるいは電子部品が実装される回路基板である、請求項1に記載のバンプ形成方法。
  3. 貫通孔が形成され、この貫通孔から臨むようにして一面側に端子部が形成され、かつ他面が溶融金属導体に濡れにくい状態とした絶縁性基板に、上記端子部に導通するバンプを上記絶縁性基板の他面側に形成する方法であって、
    上記端子部における上記貫通孔から臨む面および上記貫通孔の内面に、上記絶縁性基板の他面に及ばないようにして無電解メッキにより金属のメッキ層を形成する工程と、
    上記貫通孔内および上記絶縁性基板の他面における少なくとも上記貫通孔周りの領域に金属の導体層を形成する工程と、
    上記導体層を加熱溶融する工程と、
    を含み、上記導体層が加熱溶融した金属導体を表面張力によって変形させ、かつ上記貫通孔内に引き込ませた状態で固化させることにより、上記貫通孔の平面的な大きさと同等の平面的な大きさをもつバンプを形成することを特徴とする、バンプ形成方法。
  4. 上記導体層は、金またはハンダによって形成される、請求項1または3に記載のバンプ形成方法。
JP27325998A 1998-09-28 1998-09-28 バンプ形成方法 Expired - Fee Related JP3813747B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP27325998A JP3813747B2 (ja) 1998-09-28 1998-09-28 バンプ形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP27325998A JP3813747B2 (ja) 1998-09-28 1998-09-28 バンプ形成方法

Publications (2)

Publication Number Publication Date
JP2000106380A JP2000106380A (ja) 2000-04-11
JP3813747B2 true JP3813747B2 (ja) 2006-08-23

Family

ID=17525345

Family Applications (1)

Application Number Title Priority Date Filing Date
JP27325998A Expired - Fee Related JP3813747B2 (ja) 1998-09-28 1998-09-28 バンプ形成方法

Country Status (1)

Country Link
JP (1) JP3813747B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4660259B2 (ja) * 2004-06-10 2011-03-30 三洋電機株式会社 半導体装置の製造方法
JP2007048919A (ja) * 2005-08-10 2007-02-22 Sony Corp バンプの形成方法

Also Published As

Publication number Publication date
JP2000106380A (ja) 2000-04-11

Similar Documents

Publication Publication Date Title
US6828669B2 (en) Interconnection substrate having metal columns covered by a resin film, and manufacturing method thereof
JP4660643B2 (ja) プリ半田構造を形成するための半導体パッケージ基板及びプリ半田構造が形成された半導体パッケージ基板、並びにこれらの製法
KR100659527B1 (ko) 3차원 범프 하부 금속층을 갖는 플립 칩 본딩용 반도체칩과 그 실장 구조
KR20010083204A (ko) 반도체장치 및 그 제조방법
JP2002076047A (ja) バンプの形成方法、半導体装置及びその製造方法、回路基板並びに電子機器
US6221749B1 (en) Semiconductor device and production thereof
KR20110064471A (ko) 패키지 기판 및 그의 제조방법
EP0971406A2 (en) Chip-sized semiconductor device
JP2010103161A (ja) 半導体装置及び電子部品
US5870822A (en) Flip chip attachment
JP3877150B2 (ja) ウェーハレベル・チップスケール・パッケージの製造方法
JP3568869B2 (ja) 半導体集積回路装置及びその製造方法
KR100562591B1 (ko) 땜납 정지 구조물화하는 방법
JP3813747B2 (ja) バンプ形成方法
JP4084737B2 (ja) 半導体装置
JP3847973B2 (ja) バンプ形成方法
JP3800298B2 (ja) バンプの形成方法及び半導体装置の製造方法
US20110061907A1 (en) Printed circuit board and method of manufacturing the same
JP3084648B2 (ja) 半導体装置
KR20110013902A (ko) 패키지 및 그 제조방법
JP4045708B2 (ja) 半導体装置、電子回路装置および製造方法
US20130081862A1 (en) Wiring substrate and method of manufacturing the same
TWI282160B (en) Circuit board structure integrated with chip and method for fabricating the same
JPH10321750A (ja) 半導体装置および半導体チップを搭載する配線基板の製造方法
JP2004072043A (ja) 半導体ウェハ及び半導体チップ並びに半導体装置とその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20041126

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20051024

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20051101

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051226

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20060131

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060403

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20060407

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060530

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060601

R150 Certificate of patent (=grant) or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100609

Year of fee payment: 4

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110609

Year of fee payment: 5

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120609

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees