JP2007048919A - バンプの形成方法 - Google Patents

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Abstract

【課題】バンプを構成するはんだ量を均一にするとともに均一な高さのバンプを形成するバンプの形成方法を提供する。
【解決手段】基板1上に設けられた電極部2の表面を露出させる状態で、開口部5aが設けられたレジストマスク5を、基板1上に形成する工程を行う。次いで、開口部5aの少なくとも側壁を覆う状態で、はんだ濡れ性を有する密着膜7を形成する工程を行う。続いて、密着膜7が設けられた開口部5aに、レジストマスク5の表面よりも上方にはみ出す状態で、はんだを埋め込んではんだ層8を形成するとともに、はんだ層8のリフロー処理を行う。その後、研磨により、レジストマスク5の表面と略同等の高さになるまで、リフロー処理後のはんだ層8’の余剰部分を除去することで、はんだ層8’からなるバンプ9を形成した後、レジストマスク5を除去する。
【選択図】図2

Description

本発明は、バンプの形成方法に関し、特に、印刷方式または堆積方式により、電極部表面を露出するマスクパターンの開口部をはんだで埋め込むバンプの形成方法に関する。
フリップチップ接合に用いられるバンプの形成方法としては、様々な方法が報告されている。
例えば、はんだペーストを用いた印刷方式によるバンプの形成方法が知られている。一般的な方法として、印刷部分が開口されたメタルマスクを用い、メタルマスクの開口部を基板上の電極に重ねた後、スキージにより、メタルマスクの開口部をはんだペーストで埋め込む方法が報告されている(例えば、下記特許文献1参照)。
しかし、特許文献1に記載されたバンプの形成方法では、メタルマスクからのはんだペーストの版離れ性にムラがあり、バンプの高さばらつきが生じ易い。特に、狭ピッチで高いアスペクト比を有する微細なバンプの形成にこの方法を適用した場合には、はんだペーストの版離れ性の安定化が難しく、バンプの高さばらつきが顕著になってしまう。
そこで、メタルマスクを用いずに、レジストマスクを用いたバンプの形成方法が開発されている。例えば、基板上に設けられた導体配線(電極部)上を開口する状態でレジストマスクを形成し、印刷方式によりレジストマスクの開口部にはんだペーストを刷り込み、熱処理後にレジストマスクを除去するバンプの形成方法が報告されている(例えば、下記特許文献2参照)。
また、レジストマスクを用いたはんだ堆積法によるバンプの形成方法も検討されている。例えば、基板上に設けられた導体配線(電極部)上を開口する状態でレジストマスクを形成し、開口部内に溶融状態のはんだを堆積させた後、スキージによってはんだを埋め込む方法が報告されている(例えば、下記特許文献3参照)。
特開2002−134538号公報 特開平7−273439号公報 特開2004−128354号公報
しかし、特許文献2に記載された印刷方式のバンプの形成方法では、はんだペーストを開口部内に刷り込む際に気泡を巻き込むため、ボイドが形成され易い。そして、その後リフロー処理を行っても開口部の側壁を構成するレジストとはんだペーストとの濡れ性が悪いため、はんだが開口部内に十分に引き込まれずに、バンプ内にボイドが残存してしまう。このため、バンプを構成するはんだ量がばらつくという問題がある。また、レジストマスク上にはみ出したはんだペーストが、熱処理により開口部内に引き込まれたり、引き込まれずにレジストマスク上に残存したりするため、バンプの高さの均一性も十分ではない、という問題がある。
一方、特許文献3に記載された堆積方式のバンプの形成方法であっても、開口部の側壁を構成するレジストとはんだとの濡れ性が悪いため、開口部内の側壁付近に隙間が生じた状態ではんだが堆積されてしまう。そして、この後スキージによってはんだを刷り込んだとしても、レジストとはんだとの濡れ性が悪いため、隙間が十分に埋め込まれずにバンプ内にボイドとなって残存し易い。これにより、バンプを構成するはんだ量にばらつきが生じる、といった問題がある。
かかる問題点を改善するため、本発明は、バンプを構成するはんだ量を均一にするとともに均一な高さのバンプを形成するバンプの形成方法を提供することを目的としている。
上述したような目的を達成するために、本発明のバンプの形成方法は、次のような工程を順次行うことを特徴としている。まず、第1工程では、基板上に設けられた電極部の表面を露出させる状態で、開口部が設けられたマスクパターンを、基板上に形成する。次に、第2工程では、開口部の少なくとも側壁を覆う状態で、はんだ濡れ性を有する密着膜を形成する。次いで、第3工程では、密着膜が設けられた開口部に、マスクパターンの表面よりも上方にはみ出す状態で、はんだを埋め込んではんだ層を形成するとともに、はんだ層のリフロー処理を行う。続いて、第4工程では、研磨により、マスクパターンの表面と略同等の高さになるまではんだ層の余剰部分を除去することで、はんだ層からなるバンプを形成した後、マスクパターンを除去する。
このようなバンプの形成方法によれば、マスクパターンの開口部の少なくとも側壁を覆う状態ではんだ濡れ性を有する密着膜を形成した後、マスクパターンの表面よりも上方にはみ出す状態で、はんだを埋め込んではんだ層を形成する。このため、開口部にはんだを埋め込む際に気泡を巻き込んだとしても、その後のリフロー処理により、マスクパターンの表面よりも上方にはみ出したはんだが密着膜に沿って開口部内に引き込まれる。これにより、バンプ内へのボイドの残存が防止される。また、研磨により、マスクパターンの表面と略同等の高さになるまではんだ層の余剰部分を除去してはんだ層からなるバンプを形成することから、均一な高さのバンプを形成することが可能となる。
以上説明したように、本発明のバンプの形成方法によれば、バンプ内へのボイドの残存を防止することができるため、バンプを構成するはんだ量を均一にすることができるとともに、均一な高さのバンプを形成することができる。
本発明のバンプの形成方法にかかる実施の形態の一例を図面に基づいて詳細に説明する。ここでは、アスペクト比1以上であり、30nm以下の径を有する微細なバンプの形成に好適に用いられるバンプの形成方法について説明する。
(第1実施形態)
図1(a)に示すように、半導体ウェーハからなる基板1上に、例えばアルミニウム(Al)からなるパッド状の電極部2が設けられている。基板1上にはこの電極部2の表面を開口する状態で、例えばシリコン窒化膜からなるパッシベーション膜3が設けられている。
まず、スパッタリング法により、このパッシベーション膜3を覆う状態で、導電膜4を形成する。この導電膜4は、例えば下層4aがチタン(Ti)またはチタンタングステン(TiW)、上層4bが例えば銅(Cu)からなる積層膜で構成されている。下層4aは電極部2との密着層として機能し、上層4bは後述する電解メッキの際の電極およびシードメタルとして機能する。
次に、図1(b)に示すように、導電膜4上にフォトレジスト(図示省略)を塗布し、通常のリソグラフィ技術を用いて、電極部12の表面を露出する開口部5aが設けられたレジストマスク(マスクパターン)5を形成する。この開口部5aの孔径と深さが、後工程で形成するバンプの径と高さとなる。開口部5aの孔径は、例えば20μm〜30μmであり、深さは、例えば30μm〜40μmであることとする。
ここで、上記レジストマスク5を構成するフォトレジストとしては、後工程で行うウェットバック処理による熱や、研磨の際の機械的衝撃に耐えうる高耐熱で強度の高い材料を使用する。ここでは、フォトレジスト用いることとするが、高耐熱で強度の高い材料であり、かつ所定の処理後に除去可能な材料であれば、フォトレジスト以外の材料を用いてもよい。
次に、図1(c)に示すように、電解メッキ法により、開口部5aの途中まで埋め込む状態で、導電膜4上にメッキ層6を形成する。このメッキ層6は、後工程で開口部5a内に形成されるはんだ層との濡れ性を有する金属で、比較的厚い膜厚で形成される。ここでは、例えばニッケル(Ni)からなるメッキ層6を10μm〜15μmの膜厚で形成することとする。また、このメッキ層6は、アスペクト比の高いバンプを形成する際の高さを稼ぐ役割も有している。なお、ここでは、メッキ層6をNiで形成することとしたが、例えば銅(Cu)であってもよい。
次に、図1(d)に示すように、少なくとも開口部5aの側壁を覆う状態で、はんだ濡れ性を有する密着膜7を形成する。ここでは、底面側にメッキ層6が露出した開口部5aの内壁を覆う状態で、レジストマスク5上に密着膜7を形成する。これにより、開口部5aの内壁面全体にはんだとの濡れ面が形成される。
この密着膜7は、後工程で密着膜7上に形成するはんだ層との濡れ性を有する材質で構成されることとする。ここでは、後述するはんだが錫(Sn)と銀(Ag)とで構成されることから、密着膜7として、はんだ濡れ性を有するNiと、Niの酸化を防止するAuとがこの順に積層された積層膜を形成する。厚みとしては、Niが数十nm〜100nm程度、Auは50nm程度(フラッシュAu程度の厚み)の極薄膜で形成する。
これにより、Auは後工程で行うはんだペーストの埋め込みの際にはんだペーストが付着した途端拡散され、酸化されていないフレッシュな面のNi層が露出される。また、密着膜7は上述したような極薄膜で形成されるため、後工程で行うウェットバック処理(熱処理)にて、はんだ層中に拡散し、バンプ同士の接合の際、密着膜7がバンプの側壁に残存することが防止される。
なお、ここでは、密着膜7をNiとAuの積層膜で形成することとするが、密着膜7がはんだ濡れ性を有し、かつ酸化され難い材質で構成される場合には、単層膜であってもよい。また、3層以上の積層膜であってもよい。
次に、図2(e)に示すように、印刷方式により、レジストマスク5の開口部5aに、レジストマスク5の表面よりも上方にはみ出す状態で、例えばSnとAgとからなるはんだペーストを埋め込んで、はんだ層8を形成する。この際、気泡を巻き込んで開口部5a内のはんだ層8にボイドVが形成される場合がある。なお、ここでは、はんだ材料として、SnとAgとの混合材料を用いることとするが、はんだ材料は特に限定されるものではなく、Snと鉛(Pb)との混合材料であってもよい。
次いで、図2(f)に示すように、ウェットバック処理(熱処理)により、はんだ層8(前記図2(e)参照)をリフローさせる。この際、上述したように、開口部5aの内壁を覆う状態で、はんだとの濡れ性を有する密着膜7が形成されていることから、はんだペーストを埋め込んだ際に気泡の巻き込み等によりボイドV(前記図2(e)参照)が形成されていても、開口部5aからはみ出す状態で形成されたはんだ層8が、密着膜7に沿って開口部5a内に引き込まれボイドが無い状態ではんだ層8’が形成される。
また、開口部5aの内壁を覆う状態で、はんだとの濡れ性を有する密着膜7が形成されていることで、開口部5a内のはんだ層8への引き込み力が安定して作用し、開口部5a内に引き込んだはんだを一体化させることが可能となる。これにより、開口部5a内のはんだ量のばらつきが抑えられる。
また、この工程において、密着膜7は100nm程度以下の極薄膜で形成されていることから、はんだ層8に接している密着膜7は、この熱処理によりはんだ層8’内に拡散され、残存しない。
続いて、図2(g)に示すように、研磨により、レジストマスク5の表面と略同等の高さになるまで、はんだ層8’(前記図2(f)参照)の余剰部分と密着膜7を除去する。ことで、開口部5a内にメッキ層6とはんだ層8’とを積層してなるバンプ9が形成される。ここで、研磨をすることにより、バンプ9の高さが均一に揃うとともに、表面が平坦化されたバンプ9が形成される。ここでの研磨は、物理的な研磨であってもよく、化学的機械的研磨(Chemical Mechanical Polishing(CMP))法による研磨であってもよい。
その後、図2(h)に示すように、レジストマスク5(前記図2(g)参照)を剥離液等で除去する。続いて、導電膜4を酸やアルカリ等のエッチング液を用いてエッチング除去する。
以上のようにして、電極部2上に導電膜4を介してバンプ9が形成される。このバンプ9は、接合時にはんだ層8’部分が溶融する。
このようなバンプ9の形成方法によれば、図1(d)を用いて説明したように、開口部5aの内壁を覆う状態で、レジストマスク5上に、はんだ濡れ性を有する密着膜7を形成することから、開口部5aの内壁面全体が濡れ面となる。これにより、図2(e)を用いて説明したように、開口部5aにはんだペーストを埋め込む際に気泡を巻き込み、はんだ層8内にボイドVが生じたとしても、その後の熱処理により、レジストマスク5の表面よりも上方にはみ出す状態で形成されたはんだ層8が密着膜7に沿って開口部5a内に引き込まれる。これにより、バンプ9内へのボイドVの残存が防止される。また、図2(g)を用いて説明したように、研磨により、レジストマスク5の表面と略同等の高さになるまではんだ層8’の余剰部分を除去してバンプ9を形成することから、均一な高さのバンプ9を形成することが可能となる。したがって、バンプ9を構成するはんだ量を均一にすることができるとともに、均一な高さのバンプ9を形成することができる。
また、研磨により、バンプ9の表面を平坦化させるため、バンプ9の先端形状がフラットになることから、バンプ形状の認識がし易く、高さ測定等の検査がし易くなる。さらに、実装時のアライメントも、バンプ9をダイレクトに見てアライメントが可能となるので、より精度の良い実装を行うことができる。
また、本実施形態では、印刷方式により複数金属の混合材料からなるはんだを開口部5a内に埋め込むため、メッキ方式によりはんだを埋め込む場合と比較して、バンプ間の組成ばらつきが抑制される。
(第2実施形態)
本実施形態では、堆積法によるバンプ形成方法に、本発明を適用した例について、図3を用いて説明する。なお、図1(a)から図1(d)を用いて説明した密着膜7の形成までは、第1実施形態と同様の方法により行うこととする。
まず、図3(a)に示すように、第1実施形態と同様の方法により、底面側にメッキ層6が露出された開口部5aの内壁を覆う状態で、レジストマスク5上にはんだ濡れ性を有する密着膜7が形成されている。
次に、図3(b)に示すように、堆積法により、密着膜7(前記図3(a)参照)上にはんだ層8’を形成する。ここでは、例えば熱処理雰囲気下で、溶融したはんだを噴霧により基板1の上方から供給することから、はんだの堆積によるはんだ層の形成とはんだ層のリフローとが同一工程で行われる。
この際、密着膜7は、開口部5aの内壁を覆う状態で形成されていることから、開口部5a内にはんだ層8’が隙間なく形成され、開口部5aの側壁とはんだ層8’との間にボイドが発生することが防止される。また、密着膜7は極薄膜であることから、はんだ堆積時の熱により、はんだ層8’内に拡散され、残存しない。
この後の工程は、第1実施形態と同様であり、図3(c)に示すように、研磨により、レジストマスク5の表面と略同等の高さになるまではんだ層8’の余剰部分および密着膜7(前記図3(a)参照)を除去する。これにより、開口部5a内にメッキ層6とはんだ層8’とで構成されたバンプ9が形成される。次いで、図3(d)に示すように、レジストマスク5(前記図3(c)参照)を剥離液等で除去し、露出した導電膜4をエッチング除去する。
このようなバンプの形成方法によっても、開口部5aの内壁を覆う状態で密着膜7を形成することから、第1実施形態と同様に、バンプ9を構成するはんだ量を均一にすることができるとともに、均一な高さのバンプ9を形成することができる。また、研磨により、バンプ9の表面を平坦化させるため、バンプ9の先端形状がフラットになることから、バンプ形状の認識がし易く、高さ測定等の検査がし易くなる。
(変形例1)
なお、上述した第2実施形態では、底面側にメッキ層6が露出された開口部5aの内壁を覆う状態で、レジストマスク5上に密着膜7を形成したが、開口部5aの内壁のみに密着膜7を形成してもよい。
この場合には、例えば図4(a)に示すように、底面側にメッキ層6が露出された開口部5aの内壁を覆う状態で、レジストマスク5上に密着膜7を形成した後、図4(b)に示すように、密着膜7が設けられた開口部5aを埋め込む状態で、レジスト層11を形成する。この際、このレジスト層11を構成するレジスト材料としては、レジストマスク5を構成するレジスト材料とエッチング選択比のとれるものを用いることとする。
次いで、図4(c)に示すように、例えばウェットエッチングにより、レジスト層11をマスクとして、開口部5a外のレジストマスク5上の密着膜7をエッチング除去する。その後、図4(d)に示すように、レジスト層11(前記図4(c)参照)を除去する。これにより、開口部5aの内壁のみに密着膜7が形成された状態となる。
この後の工程は、図3(b)〜(d)を用いて説明した第2実施形態と同様に行う。すなわち、堆積法により、熱処理雰囲気下で、溶融したはんだを噴霧により基板11の上方から供給する。この際、開口部5aの内壁面にのみ密着膜7が設けられていることから、はんだをリフローさせつつ、開口部5a内のみに選択的にはんだが堆積され、はんだ層8’が形成される。ここで、はんだ層8’はレジストマスク5の表面よりも上方にはみ出すように形成することとする。
この際、密着膜7は、開口部5aの内壁を覆う状態で形成されていることから、開口部5a内にはんだ層8’が隙間なく形成され、開口部5aの側壁とはんだ層8’との間にボイドが発生することが防止される。また、密着膜7は極薄膜であることから、はんだ堆積時の熱により、はんだ層8’内に拡散され、残存しない。
その後、研磨により、レジストマスク5と略同等の高さになるまで、はんだ層8’の余剰部分を除去する。この際、レジストマスク5上にははんだ層8’が形成されないことから、第2実施形態と比較して研磨工程が容易になる。
なお、この変形例1は、第1実施形態であっても適用可能である。
また、上述した第1実施形態、第2実施形態および変形例1では、開口部5a内の導電膜4上にメッキ層6を介してはんだ層8(8’)を形成することとしたが、メッキ層6は特に形成しなくてもよい。この場合には、底面側に電極部2が露出した開口部5aの内壁を覆う状態で、レジストマスク5上に密着膜7を形成する。密着膜7の最下層は、例えばAlからなる電極部2との密着性を有する例えばTiまたはTiW等の材質で形成され、最下層上の中間層にはNi等のはんだ濡れ性を有する層を形成する。そして、中間層上の最上層には例えばAuからなるNiの酸化防止層を形成する。
本発明のバンプの形成方法に係る第1実施形態を説明するための製造工程断面図(その1)である。 本発明のバンプの形成方法に係る第1実施形態を説明するための製造工程断面図(その2)である。 本発明のバンプの形成方法に係る第2実施形態を説明するための製造工程断面図である。 本発明のバンプの形成方法に係る第2実施形態の変形例を説明するための製造工程断面図である。
符号の説明
1…基板、2…電極部、5…レジストマスク、5a…開口部、6…メッキ層、7…密着膜、8、8’…はんだ層、9…バンプ

Claims (8)

  1. 基板上に設けられた電極部の表面を露出させる状態で、開口部が設けられたマスクパターンを、基板上に形成する第1工程と、
    前記開口部の少なくとも側壁を覆う状態で、はんだ濡れ性を有する密着膜を形成する第2工程と、
    前記密着膜が設けられた前記開口部に、前記マスクパターンの表面よりも上方にはみ出す状態で、はんだを埋め込んではんだ層を形成するとともに、当該はんだ層のリフロー処理を行う第3工程と、
    研磨により、前記マスクパターンの表面と略同等の高さになるまで前記はんだ層の余剰部分を除去することで、当該はんだ層からなるバンプを形成した後、前記マスクパターンを除去する第4工程とを有する
    ことを特徴とするバンプの形成方法。
  2. 請求項1記載のバンプの形成方法において、
    前記第1工程と前記第2工程との間に、
    前記開口部の途中までをメッキ層で埋め込む工程を行い、
    前記第4工程では、前記メッキ層と前記はんだ層とを積層してなるバンプを形成する
    ことを特徴とするバンプの形成方法。
  3. 請求項1記載のバンプの形成方法において、
    前記第3工程では、前記開口部に前記はんだを埋め込んで前記はんだ層を形成した後、当該はんだ層のリフロー処理を行う
    ことを特徴とするバンプの形成方法。
  4. 請求項3記載のバンプの形成方法において、
    前記第3工程では、印刷方式により、前記開口部に前記はんだを埋め込んではんだ層を形成する
    ことを特徴とするバンプの形成方法。
  5. 請求項3記載のバンプの形成方法において、
    第2工程では、前記開口部の内壁を覆う状態で、前記マスクパターン上に前記密着膜を形成する
    ことを特徴とするバンプの形成方法。
  6. 請求項1記載のバンプの形成方法において、
    前記第3工程では、熱処理雰囲気下で、前記はんだのリフロー処理を行いつつ、前記開口部に前記はんだを埋め込んで前記はんだ層を形成する
    ことを特徴とするバンプの形成方法。
  7. 請求項1記載のバンプの形成方法において、
    前記第3工程では、前記開口部に選択的に前記はんだを埋め込んで前記はんだ層を形成するとともに、当該はんだ層のリフロー処理を行う
    ことを特徴とするバンプの形成方法。
  8. 請求項1記載のバンプの形成方法において、
    前記第3工程では、前記開口部を埋め込む状態で、前記マスクパターン上に前記はんだ層を形成するとともに、当該はんだ層のリフロー処理を行い、
    前記第4工程では、研磨により、前記マスクパターンの表面が露出するまで前記はんだ層の余剰部分を除去することで、前記バンプを形成する
    ことを特徴とするバンプの形成方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009111090A (ja) * 2007-10-29 2009-05-21 Hamamatsu Photonics Kk 光検出装置
CN102456586A (zh) * 2010-10-27 2012-05-16 立锜科技股份有限公司 改善凸块结构封装可行性的接合垫平坦化工艺
JP2016225466A (ja) * 2015-05-29 2016-12-28 株式会社東芝 半導体装置および半導体装置の製造方法
JP2019083353A (ja) * 2019-03-11 2019-05-30 東芝メモリ株式会社 半導体装置および半導体装置の製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07297196A (ja) * 1994-04-25 1995-11-10 Sony Corp バンプ電極の形成方法
JPH11163019A (ja) * 1997-12-01 1999-06-18 Seiko Epson Corp 半導体装置およびその製造方法
JP2000106380A (ja) * 1998-09-28 2000-04-11 Rohm Co Ltd バンプ形成方法
JP2004269498A (ja) * 2002-09-30 2004-09-30 Johnson & Johnson Consumer Co Inc 美容上活性のある有機酸およびマメ製品を含む組成物

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07297196A (ja) * 1994-04-25 1995-11-10 Sony Corp バンプ電極の形成方法
JPH11163019A (ja) * 1997-12-01 1999-06-18 Seiko Epson Corp 半導体装置およびその製造方法
JP2000106380A (ja) * 1998-09-28 2000-04-11 Rohm Co Ltd バンプ形成方法
JP2004269498A (ja) * 2002-09-30 2004-09-30 Johnson & Johnson Consumer Co Inc 美容上活性のある有機酸およびマメ製品を含む組成物

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009111090A (ja) * 2007-10-29 2009-05-21 Hamamatsu Photonics Kk 光検出装置
CN102456586A (zh) * 2010-10-27 2012-05-16 立锜科技股份有限公司 改善凸块结构封装可行性的接合垫平坦化工艺
JP2016225466A (ja) * 2015-05-29 2016-12-28 株式会社東芝 半導体装置および半導体装置の製造方法
JP2019083353A (ja) * 2019-03-11 2019-05-30 東芝メモリ株式会社 半導体装置および半導体装置の製造方法

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