JP7253946B2 - 配線基板及びその製造方法、半導体パッケージ - Google Patents

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Description

本発明は、配線基板及びその製造方法、半導体パッケージに関する。
第１配線層、第１配線層を被覆する第１絶縁層、及び第１絶縁層を介して第１配線層と接続された第２配線層、を備えた配線基板が知られている。この配線基板において、第２配線層は、例えば、第１絶縁層に形成されたビア配線、及び第１絶縁層の上面にビア配線と一体に形成された半導体チップ接続用の第１パッド、を含むパッド構造体を複数有している。
上記のパッド構造体は、例えば、以下の工程で形成できる。まず、第１配線層を被覆する第１絶縁層を形成し、第１絶縁層に第１配線層の上面を露出するビアホールを形成する。そして、ビアホールの内壁を含む第１絶縁層の表面及びビアホール内に露出する第１配線層の表面にシード層を連続的に形成する。
次に、シード層上に第１パッドの形状に合わせた開口部を有するレジストパターンを形成し、シード層から給電する電解めっき法により、レジストパターンの開口部内に露出するシード層上に電解めっき層を析出する。その後、レジストパターンを除去する。
次に、電解めっき層をマスクとしたエッチングを行い、電解めっき層から露出するシード層を除去する。これにより、ビア配線、及びビア配線と一体に形成された第１パッド、を含むパッド構造体が複数形成される。
特開２０１７－７３５２０号公報
しかしながら、各々のパッド構造体において、ビアホールの開口径がばらつく場合がある。この場合、小径のビアホールでは、大径のビアホールよりも電解めっきの充填時間（ビア配線が形成される時間）が短くなる。第１パッドは、ビアホールを充填するビア配線上にビア配線と一体に形成されるため、小径のビアホールでは第１パッドの高さが相対的に高くなり、大径のビアホールでは第１パッドの高さが相対的に低くなる。すなわち、ビアホールの開口径がばらつくと、第１パッドの高さもばらつき、第１パッドと半導体チップとを接続する際の接続信頼性が低下する。
例えば、第１パッドの高さが低い部分では、はんだによる接続を行う場合、第１パッドと半導体チップの電極パッドとの間隔が広くなり、接続に必要なはんだ量が不足して十分な接続が行えず、オープン不良が発生するおそれがある。又、第１パッドの高さが高い部分では、はんだによる接続を行う場合、第１パッドと半導体チップの電極パッドとの間隔が狭くなり、過剰なはんだが横方向に流れて、隣り合う第１パッドのはんだ同士が接続し、ショート不良が発生するおそれがある。
本発明は、上記の点に鑑みてなされたものであり、半導体チップ接続用のパッドを備えた配線基板において、半導体チップと接続する際のパッドと半導体チップとの接続信頼性を向上することを課題とする。
本配線基板は、第１配線層、前記第１配線層を被覆する絶縁層、及び前記絶縁層を介して前記第１配線層と接続された第２配線層、を備えた配線基板であって、前記第２配線層は、前記絶縁層を貫通し前記第１配線層の上面を露出するビアホール内に充填されたビア配線、及び前記絶縁層の上面に前記ビア配線と一体に形成された半導体チップ接続用のパッド、を含むパッド構造体を複数有し、前記パッド構造体は、前記絶縁層の上面、前記ビアホールの内壁面、及び前記ビアホール内に露出する前記第１配線層の上面に連続的に形成された第１金属層と、前記第１金属層上に形成され、前記ビアホールを充填し、更に前記絶縁層の上面よりも上側に延在する、上面が平坦である第２金属層と、前記第２金属層の上面に形成された第３金属層と、を有し、複数の前記パッド構造体は、第１パッド構造体と第２パッド構造体とを有し、前記第１パッド構造体のビア配線径は、前記第２パッド構造体のビア配線径と異なり、前記絶縁層の上面から前記第１パッド構造体の前記第２金属層の上面までの距離は、前記絶縁層の上面から前記第２パッド構造体の前記第２金属層の上面までの距離と同じであり、前記第３金属層の厚さは、前記ビアホールよりも外側に形成された部分の前記第２金属層の厚さよりも厚い。
開示の技術によれば、半導体チップ接続用のパッドを備えた配線基板において、半導体チップと接続する際のパッドと半導体チップとの接続信頼性を向上できる。
第１実施形態に係る配線基板を例示する断面図である。 第１実施形態に係る配線基板の製造工程を例示する図（その１）である。 第１実施形態に係る配線基板の製造工程を例示する図（その２）である。 第１実施形態に係る配線基板の製造工程を例示する図（その３）である。 第２実施形態に係る半導体パッケージを例示する断面図である。
以下、図面を参照して発明を実施するための形態について説明する。なお、各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。
〈第１実施形態〉
［第１実施形態に係る配線基板の構造］
まず、第１実施形態に係る配線基板の構造について説明する。図１は、第１実施形態に係る配線基板を例示する断面図であり、図１（ａ）は全体図、図１（ｂ）はＡ部の部分拡大図である。
図１を参照するに、配線基板１は、コア層１０の両面に配線層及び絶縁層が積層された配線基板である。
具体的には、配線基板１において、コア層１０の一方の面１０ａには、配線層１２と、絶縁層１３と、配線層１４と、絶縁層１５と、配線層１６と、表面処理層１７と、ソルダーレジスト層１８とが順次積層されている。又、コア層１０の他方の面１０ｂには、配線層２２と、絶縁層２３と、配線層２４と、絶縁層２５と、配線層２６と、ソルダーレジスト層２８とが順次積層されている。なお、ソルダーレジスト層１８及び２８は必要に応じて設けられる層であり、ソルダーレジスト層１８及び２８の形成は必須ではない。
なお、第１実施形態では、便宜上、配線基板１のソルダーレジスト層１８側を上側又は一方の側、ソルダーレジスト層２８側を下側又は他方の側とする。又、各部位のソルダーレジスト層１８側の面を一方の面又は上面、ソルダーレジスト層２８側の面を他方の面又は下面とする。但し、配線基板１は天地逆の状態で用いることができ、又は任意の角度で配置できる。又、平面視とは対象物をコア層１０の一方の面１０ａの法線方向から視ることを指し、平面形状とは対象物をコア層１０の一方の面１０ａの法線方向から視た形状を指すものとする。
コア層１０としては、例えば、ガラスクロスにエポキシ系樹脂等の絶縁性樹脂を含浸させた所謂ガラスエポキシ基板等を用いることができる。コア層１０として、ガラス繊維、炭素繊維、アラミド繊維等の織布や不織布にエポキシ系樹脂やポリイミド系樹脂等を含浸させた基板等を用いてもよい。コア層１０の厚さは、例えば、６０～４００μｍ程度である。コア層１０には、コア層１０を厚さ方向に貫通する貫通孔１０ｘが設けられている。貫通孔１０ｘの平面形状は例えば円形である。
配線層１２は、コア層１０の一方の面１０ａに形成されている。又、配線層２２は、コア層１０の他方の面１０ｂに形成されている。配線層１２と配線層２２とは、貫通孔１０ｘ内に形成された貫通配線１１により電気的に接続されている。配線層１２及び２２は、各々所定の平面形状にパターニングされている。配線層１２及び２２、並びに貫通配線１１の材料としては、例えば、銅（Ｃｕ）等を用いることができる。配線層１２及び２２の厚さは、例えば、１０～３０μｍ程度である。なお、配線層１２と配線層２２と貫通配線１１とは一体に形成されたものであってもよい。
絶縁層１３は、コア層１０の一方の面１０ａに配線層１２を覆うように形成されている。絶縁層１３の材料としては、例えば、エポキシ系樹脂やポリイミド系樹脂等を主成分とする非感光性の熱硬化性樹脂を用いることができる。絶縁層１３の材料として、例えば、エポキシ系樹脂やアクリル系樹脂等を主成分とする感光性樹脂を用いてもよい。絶縁層１３の厚さは、例えば、３０～４０μｍ程度である。絶縁層１３は、シリカ（ＳｉＯ２）等のフィラーを含有してもよい。
配線層１４は、絶縁層１３の一方の側に形成されている。配線層１４は、絶縁層１３を貫通し配線層１２の上面を露出するビアホール１３ｘ内に充填されたビア配線、及び絶縁層１３の上面に形成された配線パターンを含んでいる。配線層１４の配線パターンは、ビア配線を介して、配線層１２と電気的に接続されている。ビアホール１３ｘは、例えば、絶縁層１５側に開口されている開口部の径が配線層１２の上面によって形成された開口部の底面の径よりも大きい逆円錐台状の凹部である。配線層１４の材料や配線パターンの厚さは、例えば、配線層１２と同様である。
絶縁層１５は、絶縁層１３の上面に配線層１４を覆うように形成されている。絶縁層１５の材料や厚さは、例えば、絶縁層１３と同様である。絶縁層１５は、シリカ（ＳｉＯ２）等のフィラーを含有してもよい。
配線層１６は、絶縁層１５の一方の側に形成されている。配線層１６は、絶縁層１５を貫通し配線層１４の上面を露出するビアホール１５ｘ内に充填されたビア配線、及び絶縁層１５の上面に形成されたパッドを含んでいる。配線層１６のパッドは、ビア配線を介して、配線層１４と電気的に接続されている。ビアホール１５ｘは、例えば、ソルダーレジスト層１８側に開口されている開口部の径が配線層１４の上面によって形成された開口部の底面の径よりも大きい逆円錐台状の凹部である。配線層１６の材料やパッドの厚さは、例えば、配線層１２と同様である。なお、配線層１６の詳細な構造については後述する。
表面処理層１７は、配線層１６の上面に形成されている。表面処理層１７としては、金属層を形成したり、ＯＳＰ（Organic Solderability Preservative）処理等の酸化防止処理を施して有機被膜を形成したりできる。金属層の例としては、Ａｕ層や、Ｎｉ／Ａｕ層（Ｎｉ層とＡｕ層をこの順番で積層した金属層）、Ｎｉ／Ｐｄ／Ａｕ層（Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）、Ｓｎ層等を挙げることができる。なお、表面処理層１７は必要に応じて設けられる層であり、表面処理層１７の形成は必須ではない。
ソルダーレジスト層１８は、配線基板１の一方の側の最外層であり、絶縁層１５の上面に、配線層１６及び表面処理層１７を覆うように形成されている。ソルダーレジスト層１８は、例えば、エポキシ系樹脂やアクリル系樹脂等を主成分とする感光性樹脂から形成できる。ソルダーレジスト層１８の厚さは、例えば、１５～３５μｍ程度である。
ソルダーレジスト層１８は、開口部１８ｘを有し、開口部１８ｘの底部には表面処理層１７の上面の一部が露出している。開口部１８ｘの平面形状は、例えば、円形である。なお、配線層１６の先端側及び表面処理層１７は、ソルダーレジスト層１８の上面から突出してもよい。この場合、開口部１８ｘの内壁面は、配線層１６の側面の一部を被覆する。
絶縁層２３は、コア層１０の他方の面１０ｂに配線層２２を覆うように形成されている。絶縁層２３の材料や厚さは、例えば、絶縁層１３と同様である。絶縁層２３は、シリカ（ＳｉＯ２）等のフィラーを含有してもよい。
配線層２４は、絶縁層２３の他方の側に形成されている。配線層２４は、絶縁層２３を貫通し配線層２２の下面を露出するビアホール２３ｘ内に充填されたビア配線、及び絶縁層２３の下面に形成された配線パターンを含んでいる。配線層２４の配線パターンは、ビア配線を介して、配線層２２と電気的に接続されている。ビアホール２３ｘは、例えば、絶縁層２５側に開口されている開口部の径が配線層２２の下面によって形成された開口部の底面の径よりも大きい円錐台状の凹部である。配線層２４の材料や配線パターンの厚さは、例えば、配線層１２と同様である。
絶縁層２５は、絶縁層２３の下面に配線層２４を覆うように形成されている。絶縁層２５の材料や厚さは、例えば、絶縁層１３と同様である。絶縁層２５は、シリカ（ＳｉＯ２）等のフィラーを含有してもよい。
配線層２６は、絶縁層２５の他方の側に形成されている。配線層２６は、絶縁層２５を貫通し配線層２４の下面を露出するビアホール２５ｘ内に充填されたビア配線、及び絶縁層２５の下面に形成された配線パターンを含んでいる。配線層２６の配線パターンは、ビア配線を介して、配線層２４と電気的に接続されている。ビアホール２５ｘは、例えば、ソルダーレジスト層２８側に開口されている開口部の径が配線層２４の下面によって形成された開口部の底面の径よりも大きい円錐台状の凹部である。配線層２６の材料や配線パターンの厚さは、例えば、配線層１２と同様である。
ソルダーレジスト層２８は、配線基板１の他方の側の最外層であり、絶縁層２５の下面に、配線層２６を覆うように形成されている。ソルダーレジスト層２８の材料や厚さは、例えば、ソルダーレジスト層１８と同様である。ソルダーレジスト層２８は、開口部２８ｘを有し、開口部２８ｘ内には配線層２６の下面の一部が露出している。開口部２８ｘの平面形状は、例えば、円形である。開口部２８ｘ内に露出する配線層２６は、マザーボード等の実装基板（図示せず）と電気的に接続するためのパッドとして用いることができる。必要に応じ、開口部２８ｘ内に露出する配線層２６の下面に前述の金属層を形成したり、ＯＳＰ処理等の酸化防止処理を施して有機被膜を形成したりしてもよい。
ここで、配線層１６の詳細について説明する。図１（ｂ）に示すように、配線層１６は、絶縁層１５を貫通し配線層１４の上面を露出するビアホール１５ｘ内に充填されたビア配線１６Ａ、及び絶縁層１５の上面にビア配線１６Ａと一体に形成された半導体チップ接続用のパッド１６Ｂ、を含むパッド構造体１６Ｐを複数有する。ビア配線１６Ａ及びパッド１６Ｂの平面形状は、例えば、円形である。以降、ビア配線１６Ａ及びパッド１６Ｂの平面形状が円形である場合について説明する。
複数のパッド構造体１６Ｐは、パッド径及びビアの開口径（以降、ビア径と称する場合がある）の異なるパッド構造体を含んでいる。例えば、図１（ｂ）の左側のパッド構造体１６Ｐのパッド径φ１１は４０～５０μｍ程度であり、ビア径φ１２は２０～３０μｍ程度である。又、図１（ｂ）の右側のパッド構造体１６Ｐのパッド径φ２１は６０～８０μｍ程度であり、ビア径φ２２は４０～５０μｍ程度である。
配線層１６に含まれる各パッド構造体１６Ｐは、第１金属層１６１と、第２金属層１６２と、第３金属層１６３とを有する。
第１金属層１６１は、絶縁層１５の上面、ビアホール１５ｘの内壁面、及びビアホール１５ｘ内に露出する配線層１４の上面に連続的に形成されている。第１金属層１６１の材料は、例えば、銅である。第１金属層１６１の厚さは、例えば、１μｍ以下である。
第２金属層１６２は、第１金属層１６１上に形成されている。第２金属層１６２は、ビアホール１５ｘを充填し、更に絶縁層１５の上面よりも上側に延在している。ビアホール１５ｘよりも外側に形成された部分の第２金属層１６２の厚さは、第１金属層１６１の厚さよりも厚く、例えば、１～５μｍ程度である。
第３金属層１６３は、第２金属層１６２の上面に形成されている。第３金属層１６３の厚さは一定であり、例えば、１０～３０μｍ程度である。
第２金属層１６２と第３金属層１６３とは、銅等の同一の金属材料から形成されている。第２金属層１６２及び第３金属層１６３の平面形状は円形であり、横断面積が等しい。すなわち、第２金属層１６２及び第３金属層１６３は、円柱形状である。なお、第１金属層１６１が、第２金属層１６２と第３金属層１６３と同一の金属材料から形成されてもよい。又、第１金属層１６１の横断面積が、第２金属層１６２及び第３金属層１６３の横断面積と等しくてもよい。
なお、横断面積とは、第２金属層１６２と第３金属層１６３の積層方向に対して直交する方向に切った断面の面積を意味する。例えば、第２金属層１６２及び第３金属層１６３が円柱形状であれば、横断面積は、第２金属層１６２と第３金属層１６３の積層方向に対して直交する方向に切った円形の断面の面積である。
第２金属層１６２の上面は平坦であり、パッド径及びビア径の異なるパッド構造体１６Ｐでも第２金属層１６２の上面の位置は同一平面上にある。つまり、絶縁層１５の上面から第２金属層１６２の上面までの距離は、パッド径及びビア径には依らず一定である。第３金属層１６３の厚さは一定であるから、絶縁層１５の上面から第３金属層１６３の上面までの距離は、パッド構造体１６Ｐのパッド径及びビア径には依らず一定である。但し、ここでいう平坦、同一平面上、一定等は、製造ばらつき程度の誤差がある場合も含むものとする。
［第１実施形態に係る配線基板の製造方法］
次に、第１実施形態に係る配線基板の製造方法について説明する。図２～図４は、第１実施形態に係る配線基板の製造工程を例示する図である。図２は図１（ａ）に対応する断面図であり、図３及び図４は図１（ｂ）に対応する断面図である。なお、ここでは、１つの配線基板を作製する工程の例を示すが、配線基板となる複数の部分を作製し、その後個片化して各配線基板とする工程としてもよい。
まず、図２（ａ）に示す工程では、コア層１０に貫通配線１１、配線層１２及び２２を形成する。具体的には、例えば、所謂ガラスエポキシ基板等であるコア層１０の一方の面１０ａ及び他方の面１０ｂにパターニングされていないプレーン状の銅箔が形成された積層板を準備する。そして、準備した積層板において、必要に応じて各面の銅箔を薄化した後、ＣＯ２レーザ等を用いたレーザ加工法等により、コア層１０及び各面の銅箔を貫通する貫通孔１０ｘを形成する。
次に、必要に応じてデスミア処理を行い、貫通孔１０ｘの内壁面に付着したコア層１０に含まれる樹脂の残渣を除去する。そして、例えば無電解めっき法やスパッタ法等により、各面の銅箔及び貫通孔１０ｘの内壁面を被覆するシード層（銅等）を形成し、シード層を給電層に利用した電解めっき法により、シード層上に電解めっき層（銅等）を形成する。これにより、貫通孔１０ｘがシード層上に形成された電解めっき層で充填され、コア層１０の一方の面１０ａ及び他方の面１０ｂには、銅箔、シード層、及び電解めっき層が積層された配線層１２及び２２が形成される。次に、配線層１２及び２２をサブトラクティブ法等により所定の平面形状にパターニングする。
次に、図２（ｂ）に示す工程では、コア層１０の一方の面１０ａに配線層１２を覆うように半硬化状態のフィルム状のエポキシ系樹脂やポリイミド系樹脂等を主成分とする非感光性の熱硬化性樹脂をラミネートし、硬化させて絶縁層１３を形成する。又、コア層１０の他方の面１０ｂに配線層２２を覆うように半硬化状態のフィルム状のエポキシ系樹脂やポリイミド系樹脂等を主成分とする非感光性の熱硬化性樹脂をラミネートし、硬化させて絶縁層２３を形成する。或いは、フィルム状のエポキシ系樹脂等のラミネートに代えて、液状又はペースト状のエポキシ系樹脂等を塗布後、硬化させて絶縁層１３及び２３を形成してもよい。絶縁層１３及び２３の各々の厚さは、例えば、３０～４０μｍ程度である。絶縁層１３及び２３の各々は、シリカ（ＳｉＯ２）等のフィラーを含有してもよい。
次に、絶縁層１３に、絶縁層１３を貫通し配線層１２の上面を露出させるビアホール１３ｘを形成する。又、絶縁層２３に、絶縁層２３を貫通し配線層２２の下面を露出させるビアホール２３ｘを形成する。ビアホール１３ｘ及び２３ｘは、例えば、ＣＯ２レーザ等を用いたレーザ加工法により形成できる。ビアホール１３ｘ及び２３ｘを形成後、デスミア処理を行い、ビアホール１３ｘ及び２３ｘの底部に各々露出する配線層１２及び２２の表面に付着した樹脂残渣を除去することが好ましい。
なお、絶縁層１３及び２３をエポキシ系樹脂やアクリル系樹脂等を主成分とする感光性樹脂から形成してもよい。この場合には、フォトリソグラフィ法によりビアホール１３ｘ及び２３ｘを形成できる。以降の他の絶縁層についても同様である。
次に、絶縁層１３の一方の側に配線層１４を形成する。配線層１４は、ビアホール１３ｘ内に充填されたビア配線、絶縁層１３の上面に形成された配線パターンを含む。配線層１４の材料や配線パターンの厚さは、例えば、配線層１２と同様である。配線層１４の配線パターンは、ビアホール１３ｘの底部に露出した配線層１２と電気的に接続される。
又、絶縁層２３の他方の側に配線層２４を形成する。配線層２４は、ビアホール２３ｘ内に充填されたビア配線、絶縁層２３の下面に形成された配線パターンを含んでいる。配線層２４の材料や配線パターンの厚さは、例えば、配線層１２と同様である。配線層２４は、ビアホール２３ｘの底部に露出した配線層２２と電気的に接続される。配線層１４及び２４は、セミアディティブ法やサブトラクティブ法等の各種の配線形成方法を用いて形成できる。
次に、図２（ｃ）に示す工程では、絶縁層１３と同様の形成方法により、絶縁層１３の上面に配線層１４を覆うように絶縁層１５を形成する。絶縁層１５の材料や厚さは、例えば、絶縁層１３と同様である。そして、ビアホール１３ｘと同様の形成方法により、ビアホール１５ｘを形成する。又、絶縁層１３と同様の形成方法により、絶縁層２３の下面に配線層２４を覆うように絶縁層２５を形成する。絶縁層２５の材料や厚さは、例えば、絶縁層１３と同様である。そして、ビアホール１３ｘと同様の形成方法により、ビアホール２５ｘを形成する。
次に、図３（ａ）に示す工程では、ビアホール１５ｘの内壁を含む絶縁層１５の表面及びビアホール１５ｘ内に露出する配線層１４の表面に、シード層となる第１金属層１６１を連続的に形成する。第１金属層１６１の材料は、例えば、銅である。第１金属層１６１の厚さは、例えば、１μｍ以下である。第１金属層１６１は、例えば、無電解めっき法やスパッタ法により形成できる。
次に、図３（ｂ）に示す工程では、第１金属層１６１から給電する電解めっき法により、第１金属層１６１上に銅等からなる電解めっき層を析出し、第２金属層１６２を形成する。第２金属層１６２は、ビアホール１５ｘを充填し、更に絶縁層１５の上面よりも上側に延在するように形成する。具体的には、ビアホール１５ｘよりも外側に形成された部分の第２金属層１６２の厚さが全面で略均一になった時点で電解めっきを停止する。ビアホール１５ｘよりも外側に形成された部分の第２金属層１６２の厚さは、例えば、１０μｍ程度となる。
次に、図３（ｃ）に示す工程では、第２金属層１６２の全体を均一に薄化する。薄化後の第２金属層１６２の上面は平坦となり、パッド径及びビア径の異なるパッド構造体でも第２金属層１６２の上面の位置は同一平面上となる。つまり、絶縁層１５の上面から第２金属層１６２の上面までの距離は、パッド径及びビア径には依らず一定となる。薄化後は、ビアホール１５ｘよりも外側に形成された部分の第２金属層１６２の厚さは、例えば、１～５μｍ程度となる。薄化の方法としては、例えば、エッチング、バフ研磨、ＣＭＰ（Chemical Mechanical Polishing）等を用いることができる。
次に、図３（ｄ）に示す工程では、薄化後の第２金属層１６２の上面に、第３金属層１６３の形状に合わせた開口部３００ｘを有するレジストパターン３００を形成する。レジストパターン３００としては、例えば、感光性のドライフィルムレジストを用いることができる。開口部３００ｘは、例えば、フォトリソグラフィ法により形成できる。
次に、図４（ａ）に示す工程では、第１金属層１６１及び第２金属層１６２から給電する電解めっき法により、第２金属層１６２上に銅等からなる電解めっき層を析出し、第３金属層１６３を開口部３００ｘ内に選択的に形成する。第３金属層１６３の厚さは一定であり、例えば、１０～３０μｍ程度である。絶縁層１５の上面から第３金属層１６３の上面までの距離は、パッド径及びビア径には依らず一定となる。引き続き、上記と同様の電解めっき法により、第３金属層１６３の上面に表面処理層１７を形成する。表面処理層１７については、前述の通りである。但し、表面処理層１７は、無電解めっき法で形成することも可能である。
次に、図４（ｂ）に示す工程では、レジストパターン３００を除去する。レジストパターン３００は、例えば、剥離液を用いて除去できる。
次に、図４（ｃ）に示す工程では、第３金属層１６３をマスクとしたエッチングを行い、第３金属層１６３から露出する第１金属層１６１及び第２金属層１６２を除去する。第１金属層１６１及び第２金属層１６２が銅である場合、エッチング液としては、例えば、過酸化水素／硫酸系水溶液、過硫酸ナトリウム水溶液、過硫酸アンモニウム水溶液等を用いることができる。以上により、ビア配線１６Ａ及びパッド１６Ｂを含むパッド構造体１６Ｐを複数有する配線層１６が得られる。
なお、図示はしないが、図３（ａ）～図４（ｃ）の間に、絶縁層２５の他方の側に配線層２６を形成する。配線層２６は、ビアホール２５ｘ内に充填されたビア配線、絶縁層２５の下面に形成された配線パターンを含む。配線層２６の材料や配線パターンの厚さは、例えば、配線層１２と同様である。配線層２６は、ビアホール２５ｘの底部に露出した配線層２４と電気的に接続される。配線層２６は、セミアディティブ法やサブトラクティブ法等の各種の配線形成方法を用いて形成できる。
次に、図４（ｄ）に示す工程では、絶縁層１５の上面に、配線層１６及び表面処理層１７を覆うようにソルダーレジスト層１８を形成する。又、絶縁層２５の下面に、配線層２６を覆うようにソルダーレジスト層２８を形成する。ソルダーレジスト層１８は、例えば、液状又はペースト状の感光性のエポキシ系絶縁性樹脂やアクリル系絶縁性樹脂を、配線層１６及び表面処理層１７を被覆するように絶縁層１５の上面にスクリーン印刷法、ロールコート法、又はスピンコート法等で塗布することにより形成できる。或いは、例えば、フィルム状の感光性のエポキシ系絶縁性樹脂やアクリル系絶縁性樹脂を、配線層１６及び表面処理層１７を被覆するように絶縁層１５の上面にラミネートすることにより形成してもよい。ソルダーレジスト層２８の形成方法は、ソルダーレジスト層１８と同様である。
次に、ソルダーレジスト層１８及び２８を露光及び現像することで、ソルダーレジスト層１８に表面処理層１７の上面の一部を露出する開口部１８ｘを形成する（フォトリソグラフィ法）。又、ソルダーレジスト層２８に配線層２６の下面の一部を露出する開口部２８ｘを形成する（フォトリソグラフィ法）。なお、開口部１８ｘ及び２８ｘは、レーザ加工法やブラスト処理により形成してもよい。その場合には、ソルダーレジスト層１８及び２８に感光性の材料を用いなくてもよい。開口部１８ｘ及び２８ｘの各々の平面形状は、例えば、円形状である。開口部１８ｘ及び２８ｘの各々の直径は、接続対象（半導体チップやマザーボード等）に合わせて任意に設計できる。以上の工程により、配線基板１が完成する。
このように、図３（ｂ）に示す工程でビアホール１５ｘを充填し、更に絶縁層１５の上面よりも上側に延在するように第２金属層１６２を厚めに形成し、図３（ｃ）に示す工程で第２金属層１６２の全体を均一に薄化する。そして、図３（ｄ）～図４（ａ）に示す工程で、薄化後の第２金属層１６２の上面に、第３金属層１６３を形成する。
これにより、第２金属層１６２は、ビアホール１５ｘを充填し、更に絶縁層１５の上面よりも上側に延在して上面が平坦となる。この際、絶縁層１５の上面から第２金属層１６２の上面までの距離は、パッド径及びビア径には依らず一定となる。そして、第２金属層１６２の平坦な上面に、厚さが一定である第３金属層１６３が形成される。
つまり、配線層１６においてパッド径及びビア径の異なるパッド構造体Ｐが混在しても、絶縁層１５の上面から第３金属層１６３の上面までの距離が一定となる。言い換えれば、パッド径及びビア径の異なるパッド構造体Ｐが混在しても、絶縁層１５の上面を基準とする配線層１６の厚さが一定となる。
その結果、配線基板１に半導体チップを実装する際に、配線層１６の上面（第３金属層１６３の上面）と半導体チップの電極パッドとの間隔が一定となる。これにより、配線基板１と半導体チップとの接続に必要なはんだ量が確保されることでオープン不良が発生するおそれが低減し、又、過剰なはんだが生じないことでショート不良が発生するおそれが低減し、配線基板１と半導体チップとの接続信頼性を向上できる。
なお、以上の説明では、意図的（設計的）に配線層１６においてパッド径及びビア径の異なるパッド構造体Ｐが混在する場合について説明した。しかし、配線層１６において、設計的にはパッド径及びビア径の異なるパッド構造体Ｐが混在しないが、製造上のばらつき等の要因でビア径がばらついた場合にも、上記と同様の理由により、配線基板１と半導体チップとの接続信頼性を向上できる。
〈第２実施形態〉
第２実施形態では、第１実施形態に係る配線基板に半導体チップを搭載した半導体パッケージの例を示す。なお、第２実施形態において、既に説明した本実施形態と同一構成部品についての説明は省略する場合がある。
図５は、第２実施形態に係る半導体パッケージを例示する断面図である。図５を参照するに、半導体パッケージ１００は、図１に示す配線基板１と、半導体チップ１１０と、バンプ１３０と、アンダーフィル樹脂１４０とを有する。
半導体チップ１１０は、例えば、シリコン等からなる薄板化された半導体基板１１１に半導体集積回路（図示せず）等が形成されたものである。半導体基板１１１には、半導体集積回路（図示せず）と電気的に接続された電極パッド１１２が形成されている。
半導体チップ１１０は、配線基板１にフリップチップ実装されている。具体的には、半導体チップ１１０の電極パッド１１２と配線基板１の表面処理層１７とは、バンプ１３０により電気的に接続されている。アンダーフィル樹脂１４０は、半導体チップ１１０と配線基板１の上面（ソルダーレジスト層１８の上面）との間に充填されている。バンプ１３０は、例えば、はんだバンプである。はんだバンプの材料としては、例えばＰｂを含む合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。
このように、第１実施形態に係る配線基板１に半導体チップ１１０を実装した半導体パッケージ１００を実現できる。配線基板１に半導体チップ１１０を実装する際に、表面処理層１７の上面と半導体チップ１１０の電極パッド１１２との間隔が一定となるため、前述のように、配線基板１と半導体チップ１１０との接続信頼性を向上できる。
以上、好ましい本実施形態について詳説したが、上述した本実施形態に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した本実施形態に種々の変形及び置換を加えることができる。
例えば、上記本実施形態では、本発明をビルドアップ工法により製造されたコア層を備える配線基板に適用する例を示したが、本発明をビルドアップ工法により製造されたコアレスの配線基板に適用してもよい。又、本発明は、これらに限定されることなく、様々な配線基板に適用できる。
１ 配線基板
１０ コア層
１０ｘ 貫通孔
１１ 貫通配線
１２、１４、１６、２２、２４、２６ 配線層
１３、１５、２３、２５ 絶縁層
１３ｘ、１５ｘ、２３ｘ、２５ｘ ビアホール
１７ 表面処理層
１８、２８ ソルダーレジスト層
１８ｘ、２８ｘ 開口部
１００ 半導体パッケージ
１１０ 半導体チップ
１１１ 半導体基板
１１２ 電極パッド
１３０ バンプ
１４０ アンダーフィル樹脂
１６１ 第１金属層
１６２ 第２金属層
１６３ 第３金属層

Claims (7)

  1. 第１配線層、前記第１配線層を被覆する絶縁層、及び前記絶縁層を介して前記第１配線層と接続された第２配線層、を備えた配線基板であって、
    前記第２配線層は、前記絶縁層を貫通し前記第１配線層の上面を露出するビアホール内に充填されたビア配線、及び前記絶縁層の上面に前記ビア配線と一体に形成された半導体チップ接続用のパッド、を含むパッド構造体を複数有し、
    前記パッド構造体は、
    前記絶縁層の上面、前記ビアホールの内壁面、及び前記ビアホール内に露出する前記第１配線層の上面に連続的に形成された第１金属層と、
    前記第１金属層上に形成され、前記ビアホールを充填し、更に前記絶縁層の上面よりも上側に延在する、上面が平坦である第２金属層と、
    前記第２金属層の上面に形成された第３金属層と、を有し、
    複数の前記パッド構造体は、第１パッド構造体と第２パッド構造体とを有し、前記第１パッド構造体のビア配線径は、前記第２パッド構造体のビア配線径と異なり、
    前記絶縁層の上面から前記第１パッド構造体の前記第２金属層の上面までの距離は、前記絶縁層の上面から前記第２パッド構造体の前記第２金属層の上面までの距離と同じであり、
    前記第３金属層の厚さは、前記ビアホールよりも外側に形成された部分の前記第２金属層の厚さよりも厚い配線基板。
  2. 前記第１パッド構造体のパッド径は、前記第２パッド構造体のパッド径と異なる請求項１に記載の配線基板。
  3. 前記第２金属層と前記第３金属層の積層方向において、前記パッドを形成する前記第２金属層の一部は前記第１金属層よりも厚い請求項１又は２に記載の配線基板。
  4. 前記第２金属層と前記第３金属層とは同一の金属材料から形成されている請求項１乃至３の何れか一項に記載の配線基板。
  5. 各々の前記パッド構造体において、前記第２金属層と前記第３金属層とは、前記第２金属層と前記第３金属層の積層方向に対して直交する方向に切った断面の面積が等しい請求項１乃至４の何れか一項に記載の配線基板。
  6. 請求項１乃至５の何れか一項に記載の配線基板と、前記配線基板に実装された半導体チップと、を有し、
    前記配線基板の前記パッドと前記半導体チップの電極パッドとが、はんだで接合された半導体パッケージ。
  7. 第１配線層、前記第１配線層を被覆する絶縁層、及び前記絶縁層を介して前記第１配線層と接続された第２配線層、を備えた配線基板の製造方法であって、
    前記絶縁層を貫通し前記第１配線層の上面を露出するビアホール内に充填されたビア配線、及び前記絶縁層の上面に前記ビア配線と一体に形成された半導体チップ接続用のパッド、を含むパッド構造体を複数有する第２配線層を形成する工程を含み、
    前記第２配線層を形成する工程は、
    前記絶縁層を貫通し前記第１配線層の上面を露出するビアホールを形成する工程と、
    前記絶縁層の上面、前記ビアホールの内壁面、及び前記ビアホール内に露出する前記第１配線層の上面に第１金属層を連続的に形成する工程と、
    前記第１金属層から給電する電解めっき法により、前記第１金属層上に、前記ビアホールを充填し、更に前記絶縁層の上面よりも上側に延在する第２金属層を形成する工程と、
    前記第２金属層の全体を薄化し、上面を平坦とする工程と、
    薄化後の前記第２金属層の上面に、電解めっき法により、厚さが一定である第３金属層を選択的に形成する工程と、
    前記第３金属層をマスクとしたエッチングを行い、前記第３金属層から露出する前記第１金属層及び前記第２金属層を除去する工程と、を有する配線基板の製造方法。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11380609B2 (en) * 2018-05-21 2022-07-05 Intel Corporation Microelectronic assemblies having conductive structures with different thicknesses on a core substrate
JP2021177515A (ja) * 2020-05-07 2021-11-11 富士通株式会社 基板ユニット

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005311245A (ja) 2004-04-26 2005-11-04 Fujikura Ltd ビアホール形成方法
JP2017073520A (ja) 2015-10-09 2017-04-13 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI495051B (zh) * 2011-07-08 2015-08-01 Unimicron Technology Corp 無核心層之封裝基板及其製法
US9691686B2 (en) * 2014-05-28 2017-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Contact pad for semiconductor device
TWI590350B (zh) * 2016-06-30 2017-07-01 欣興電子股份有限公司 線路重分佈結構的製造方法與線路重分佈結構單元
US10043740B2 (en) * 2016-07-12 2018-08-07 Intel Coporation Package with passivated interconnects
JP7112962B2 (ja) * 2016-11-28 2022-08-04 三井金属鉱業株式会社 多層配線板の製造方法
JP6496882B2 (ja) * 2016-11-28 2019-04-10 三井金属鉱業株式会社 粘着シート及びその剥離方法
JP6924084B2 (ja) * 2017-06-26 2021-08-25 新光電気工業株式会社 配線基板
US10535590B2 (en) * 2017-12-29 2020-01-14 Intel Corporation Multi-layer solder resists for semiconductor device package surfaces and methods of assembling same
EP3732710A4 (en) * 2017-12-30 2021-11-17 INTEL Corporation GALVANIC CORROSION PROTECTION FOR SEMICONDUCTOR ENCLOSURES
US20200075468A1 (en) * 2018-09-04 2020-03-05 International Business Machines Corporation Dedicated Integrated Circuit Chip Carrier Plane Connected to Decoupling Capacitor(s)
US11302619B2 (en) * 2019-10-01 2022-04-12 Advanced Semiconductor Engineering, Inc. Device structure and method for manufacturing the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005311245A (ja) 2004-04-26 2005-11-04 Fujikura Ltd ビアホール形成方法
JP2017073520A (ja) 2015-10-09 2017-04-13 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法

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