TWI590350B - 線路重分佈結構的製造方法與線路重分佈結構單元 - Google Patents

線路重分佈結構的製造方法與線路重分佈結構單元 Download PDF

Info

Publication number
TWI590350B
TWI590350B TW105120843A TW105120843A TWI590350B TW I590350 B TWI590350 B TW I590350B TW 105120843 A TW105120843 A TW 105120843A TW 105120843 A TW105120843 A TW 105120843A TW I590350 B TWI590350 B TW I590350B
Authority
TW
Taiwan
Prior art keywords
layer
dielectric layer
conductive
holes
vias
Prior art date
Application number
TW105120843A
Other languages
English (en)
Other versions
TW201810459A (zh
Inventor
陳裕華
柯正達
Original Assignee
欣興電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 欣興電子股份有限公司 filed Critical 欣興電子股份有限公司
Priority to TW105120843A priority Critical patent/TWI590350B/zh
Priority to US15/257,897 priority patent/US9887153B2/en
Application granted granted Critical
Publication of TWI590350B publication Critical patent/TWI590350B/zh
Priority to US15/853,926 priority patent/US10083901B2/en
Publication of TW201810459A publication Critical patent/TW201810459A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4682—Manufacture of core-less build-up multilayer circuits on a temporary carrier or on a metal foil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/096—Vertically aligned vias, holes or stacked vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/10378—Interposers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4688—Composite multilayer circuits, i.e. comprising insulating layers having different properties

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

線路重分佈結構的製造方法與線路重分佈結構單元
本發明是有關於一種線路重分佈結構的製造方法與線路重分佈結構單元。
隨著電子產業的蓬勃發展，電子產品亦逐漸進入多功能、高性能的研發方向。為滿足半導體元件高積集度(Integration)以及微型化(Miniaturization)的要求，線路重分佈結構的各項要求亦越來越高。舉例來說，線路重分佈結構中的線路之線寬與線距(Pitch)要求越來越小，線路重分佈結構的整體厚度也希望越小越好。
為了進一步改善線路重分佈結構的各項特性，相關領域莫不費盡心思開發。如何能提供一種具有較佳特性的線路重分佈結構，實屬當前重 要研發課題之一，亦成為當前相關領域亟需改進的目標。
本發明之一技術態樣是在提供一種線路重分佈結構的製造方法，以提升線路重分佈結構的結構穩定度、佈線密度並降低線路重分佈結構的厚度與製造成本。
根據本發明一實施方式，一種線路重分佈結構的製造方法包含以下步驟。首先，形成第一介電層於承載基板上。然後，形成複數個第一孔洞與複數個第二孔洞於第一介電層中。接著，分別形成複數個第一導電盲孔與複數個第二導電盲孔於第一孔洞與第二孔洞中，並形成第一線路重分佈層於第一介電層上，其中第一線路重分佈層的第一部份電性連接第一導電盲孔，第一線路重分佈層的第二部份電性連接第二導電盲孔。然後，形成第二介電層於第一介電層與第一線路重分佈層上。接著，形成複數個第三孔洞與複數個第四孔洞於第二介電層中，以分別裸露第一線路重分佈層的第一部份與第二部份，並形成溝渠於第二介電層中，以裸露第一介電層，且將第二介電層切分為第一部份與第二部份，其中第一線路重分佈層的第一部份與第三孔洞位於第二介電層的第一部份中，第一線路重分佈層 的第二部份與第四孔洞位於第二介電層的第二部份中。然後，分別形成複數個第三導電盲孔與複數個第四導電盲孔於第三孔洞與第四孔洞中，並形成第二線路重分佈層的第一部份於第二介電層的第一部份上與形成第二線路重分佈層的第二部份於第二介電層的第二部份上，其中第二線路重分佈層的第一部份電性連接第三導電盲孔，第二線路重分佈層的第二部份電性連接第四導電盲孔。
於本發明之一或多個實施方式中，線路重分佈結構的製造方法更包含以下步驟。首先，形成封裝層於第二介電層與第二線路重分佈層上，且形成封裝層於溝渠中。接著，形成複數個第五孔洞與複數個第六孔洞於封裝層中，以分別裸露第二線路重分佈層的第一部份與第二部份。然後，分別形成複數個第五導電盲孔與複數個第六導電盲孔於第五孔洞與第六孔洞中，並形成複數個第一導電凸塊與複數個第二導電凸塊於封裝層上，其中第一導電凸塊電性連接第五導電盲孔，第二導電凸塊電性連接第六導電盲孔。接著，移除承載基板。最後，切割第一介電層與在溝渠中的封裝層，以形成第一線路重分佈結構單元與第二線路重分佈結構單元，其中第一線路重分佈結構單元包含第一介電層的第一部份、第一導電盲孔、第一線路重分佈層的第一部份、第二介電層的第一部份、第三導電盲孔、第二 線路重分佈層的第一部份、第五導電盲孔、第一導電凸塊與封裝層的第一部份，第二線路重分佈結構單元包含第一介電層的第二部份、第二導電盲孔、第一線路重分佈層的第二部份、第二介電層的第二部份、第四導電盲孔、第二線路重分佈層的第二部份、第六導電盲孔、第二導電凸塊與封裝層的第二部份。
於本發明之一或多個實施方式中，線路重分佈結構的製造方法更包含在移除承載基板後，分別形成複數個第一微凸塊與複數個第二微凸塊於裸露於第一介電層的第一導電盲孔與第二導電盲孔上。第一線路結構包含第一微凸塊，第二線路結構包含第二微凸塊。
於本發明之一或多個實施方式中，溝渠更形成於第一介電層中，以裸露承載基板，且將第一介電層切分為第一部份與第二部份。
於本發明之一或多個實施方式中，第一孔洞、第二孔洞、第三孔洞與第四孔洞為藉由曝光顯影形成。
於本發明之一或多個實施方式中，第一導電盲孔、第二導電盲孔、第三導電盲孔、第四導電盲孔、第五導電盲孔、第六導電盲孔、第一線路重分佈層、第二線路重分佈層、第一導電凸塊與第二導電凸塊為藉由電鍍形成。
於本發明之一或多個實施方式中，封裝層為藉由壓合形成。
根據本發明另一實施方式，一種線路重分佈結構單元，包含第一介電層、複數個第一導電盲孔、第一線路重分佈層、第二介電層、複數個第二導電盲孔、第二線路重分佈層、封裝層、複數個第三導電盲孔、複數個導電凸塊以及複數個微凸塊。第一導電盲孔設置於第一介電層中。第一線路重分佈層設置於第一介電層上，且電性連接第一導電盲孔。第二介電層設置於第一介電層與第一線路重分佈層上。第二導電盲孔設置於第二介電層中，且電性連接第一線路重分佈層。第二線路重分佈層設置於第二介電層上，且電性連接第二導電盲孔。封裝層設置於第二介電層與第二線路重分佈層上，其中第二介電層具有相對之第一主表面與第二主表面和連接第一主表面與第二主表面之側面，第二線路重分佈層設置於第一主表面上，封裝層包覆第一主表面與側面。第三導電盲孔設置於封裝層中，且電性連接第二線路重分佈層。導電凸塊設置於封裝層上，且分別電性連接第三導電盲孔。微凸塊設置於第一介電層相對於第二介電層之一側，且分別電性連接第一導電盲孔。
於本發明之一或多個實施方式中，封裝層更設置於未被第二介電層覆蓋的第一介電層上， 且位於第一介電層上的封裝層之厚度大於位於第二介電層上的封裝層之厚度。
於本發明之一或多個實施方式中，第一介電層與第二介電層為光敏介電材。
本發明上述實施方式藉由形成溝渠而將第二介電層切分為兩個部份，因此第二介電層的內應力將較舒緩，因而可以避免整體結構發生翹曲的現象，進而提升結構穩定度。在此同時，第一線路重分佈層與第二線路重分佈層的線寬、線距可以變得更小而不會影響線路重分佈結構的線路穩定度，因而提升線路重分佈結構的表現效率。最後，因為第二介電層的內應力較為舒緩，線路重分佈結構不需要設置中介層結構，於是大幅減少線路重分佈結構的厚度與材料成本，同時因為可以省略與中介層結構相關的組裝製程，因此將可以進一步降低製造成本。
100‧‧‧線路重分佈結構
110‧‧‧承載基板
112‧‧‧離型膜
121、131、141‧‧‧介電層
121a‧‧‧第一部份
121b‧‧‧第二部份
121bs‧‧‧第二主表面
121s‧‧‧側面
121t‧‧‧第一主表面
122、123、134、135、142、143、152、153‧‧‧孔洞
124、125、137、138、144、145、161、162‧‧‧導電盲孔
126、139、147‧‧‧線路重分佈層
126a‧‧‧第一部份
126b‧‧‧第二部份
131a‧‧‧第一部份
131b‧‧‧第二部份
136、146‧‧‧溝渠
139a‧‧‧第一部份
139b‧‧‧第二部份
141a‧‧‧第一部份
141b‧‧‧第二部份
141bs‧‧‧第二主表面
141s‧‧‧側面
141t‧‧‧第一主表面
147a‧‧‧第一部份
147b‧‧‧第二部份
151‧‧‧封裝層
151a‧‧‧第一部份
151b‧‧‧第二部份
163、164‧‧‧導電凸塊
163t‧‧‧主表面
171、172‧‧‧微凸塊
181‧‧‧防焊層
181t‧‧‧主表面
200、300‧‧‧線路重分佈結構單元
200b‧‧‧第二主表面
200t‧‧‧第一主表面
第1A圖至第1O圖分別繪示依照本發明一實施方式之線路重分佈結構的製造方法各步驟的剖面圖。
第2A圖、第2B圖與第2C圖繪示依照本發明另一實施方式之線路重分佈結構的製造方法之不同步驟的剖面圖。
第3圖繪示依照本發明另一實施方式之線路重分佈結構單元的剖面圖。
第4圖繪示依照本發明另一實施方式之線路重分佈結構單元的剖面圖。
以下將以圖式揭露本發明之複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本發明。也就是說，在本發明部分實施方式中，這些實務上的細節是非必要的。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。
第1A圖至第1O圖分別繪示依照本發明一實施方式之線路重分佈結構100的製造方法各步驟的剖面圖。如第1A圖所繪示，提供承載基板110。
承載基板110之材質可為玻璃。應了解到，以上所舉之承載基板110之材質僅為例示，並非用以限制本發明，本發明所屬技術領域中具有通常知識者，應視實際需要，彈性選擇承載基板110之材質。
如1B圖所繪示，形成離型膜112於承載基板110上。
離型膜112之材質可為乙烯對苯二甲酸酯(Polyethylene Terephthalate，PET)。應了解到，以上所舉之離型膜112之材質僅為例示，並非用以限制本發明，本發明所屬技術領域中具有通常知識者，應視實際需要，彈性選擇離型膜112之材質。
如第1C圖所繪示，形成介電層121於離型膜112上。然後，形成複數個孔洞122、123於第一介電層121中。
如第1D圖所繪示，分別形成複數個導電盲孔124、125於孔洞122、123中，並形成線路重分佈層126於介電層121上，其中線路重分佈層126的第一部份126a電性連接導電盲孔124，線路重分佈層126的第二部份126b電性連接導電盲孔125。
如第1E圖所繪示，形成介電層131於介電層121與線路重分佈層126上。接著，形成複數個孔洞134、135於介電層131中，以分別裸露線路重分佈層126的第一部份126a與第二部份126b，並形成溝渠136於介電層131中，以裸露介電層121，且將介電層131切分為第一部份131a與第二部份131b，其中線路重分佈層126的第一部份126a與孔洞134位於介電層131的第一部份131a中，線路重分佈層126的第二部份126b與孔洞135位於介電層131的第二部份131b中。
如第1F圖所繪示，分別形成複數個導電盲孔137、138於孔洞134、135中，並形成線路重分佈層139的第一部份139a於介電層131的第一部份131a上與形成線路重分佈層139的第二部份139b於介電層131的第二部份131b上，其中線路重分佈層139的第一部份139a電性連接導電盲孔137，線路重分佈層139的第二部份139b電性連接導電盲孔138。
如第1G圖所繪示，形成介電層141於介電層131與線路重分佈層139上。接著，形成複數個孔洞142、143於介電層141中，以分別裸露線路重分佈層139的第一部份139a與第二部份139b，並形成溝渠146於介電層141中，以裸露介電層121，且將介電層141切分為第一部份141a與第二部份141b，並隔開介電層131的第一部份131a與第二部份131b，其中線路重分佈層139的第一部份139a與孔洞142位於介電層141的第一部份141a中，線路重分佈層139的第二部份139b與孔洞143位於介電層141的第二部份141b中。
如第1H圖所繪示，分別形成複數個導電盲孔144、145於孔洞142、143中，並形成線路重分佈層147的第一部份147a於介電層141的第一部份141a上與形成線路重分佈層147的第二部份147b於介電層141的第二部份141b上，其中線路重 分佈層147的第一部份147a電性連接導電盲孔144，線路重分佈層147的第二部份147b電性連接導電盲孔145。
如第1I圖所繪示，形成封裝層151於介電層141與線路重分佈層147上，且形成封裝層151於溝渠146中。
如第1J圖所繪示，形成複數個孔洞152、153於封裝層151中，以分別裸露線路重分佈層147的第一部份147a與第二部份147b。
如第1K圖所繪示，分別形成導電盲孔161、162於孔洞152、153中，並形成複數個導電凸塊163、164於封裝層151上，其中導電凸塊163、164電性連接導電盲孔161、162。
如第1K圖與第1L圖所繪示，移除離型膜112與承載基板110。
如第1M圖所繪示，分別形成複數個微凸塊171、172於裸露於介電層121的導電盲孔124與導電盲孔125上。
如第1N圖與第1O圖所繪示，切割介電層121與在溝渠146中的封裝層151，以形成線路重分佈結構單元200、300。線路重分佈結構單元200包含介電層121的第一部份121a、導電盲孔124、線路重分佈層126的第一部份126a、介電層131的第一部份131a、導電盲孔137、線路重分佈層139的第一 部份139a、介電層141的第一部份141a、導電盲孔144、線路重分佈層147的第一部份147a、封裝層151的第一部份151a、導電盲孔161、導電凸塊163與微凸塊171。線路重分佈結構單元300包含介電層121的第二部份121b、導電盲孔125、線路重分佈層126的第二部份126b、介電層131的第二部份131b、導電盲孔138、線路重分佈層139的第二部份139b、介電層141的第二部份141b、導電盲孔145、線路重分佈層147的第二部份147b、封裝層151的第二部份151b、導電盲孔162、導電凸塊164與微凸塊172。
在前述製造線路重分佈結構單元200、300的製造過程中，因為在形成介電層131後更形成溝渠136而將介電層131切分為第一部份131a與第二部份131b，且在形成介電層141後形成溝渠146而將介電層141切分為第一部份141a與第二部份141b，因此介電層131、141的內應力將會舒緩，因而可以避免整體結構發生翹曲的現象，進而提升結構穩定度。
在此同時，因為整體結構不會發生翹曲，所以可以使線路重分佈層126、139、147的線寬、線距變得更小而不會影響線路重分佈結構單元200、300的線路穩定度，因而提升線路重分佈結構單元200、300的表現效率。
另外，因為介電層131、141的內應力較為舒緩，因此即便線路重分佈結構單元200、300沒有包含中介層結構，仍不會發生整體結構發生翹曲的現象，而因為線路重分佈結構單元200、300不需要設置中介層結構，因此將能大幅減少線路重分佈結構單元200、300的厚度與材料成本，同時因為可以省略與中介層結構相關的組裝製程，因此將可以進一步降低製造成本。
介電層121、131、141之材質可為光敏介電材，例如Hitachi公司型號DIF03的材料。應了解到，以上所舉之介電層121、131、141之材質僅為例示，並非用以限制本發明，本發明所屬技術領域中具有通常知識者，應視實際需要，彈性選擇介電層121、131、141之材質。
線路重分佈層126、139、147、導電盲孔124、125、137、138、144、145、161、162與導電凸塊163、164之材質可為銅、鎢、鋁或前述金屬之合金。
封裝層151之材質可為環氧樹脂。應了解到，以上所舉之封裝層151之材質僅為例示，並非用以限制本發明，本發明所屬技術領域中具有通常知識者，應視實際需要，彈性選擇封裝層151之材質。
微凸塊171、172之材質可為銅、鎢、鋁或前述金屬之合金，或者微凸塊171、172之材質可為化學鍍鎳/金、化鎳浸金、化鎳鈀浸金及化學鍍錫所組成之群組中之其中一者。
孔洞122、123、134、135、142、143、溝渠136、144可為藉由曝光顯影形成。應了解到，以上所舉之孔洞122、123、134、135、142、143、溝渠136、144的形成方法僅為例示，並非用以限制本發明，本發明所屬技術領域中具有通常知識者，應視實際需要，彈性選擇孔洞122、123、134、135、142、143、溝渠136、144的形成方法。
形成導電盲孔124、125、137、138、144、145、線路重分佈層126、139、147、導電凸塊163、164的方法可為首先在介電層121、131或/且141或封裝層151上形成例如是乾膜的光阻層(未繪示)，光阻層再經由微影製程而圖案化露出部分介電層121、131或/且141或封裝層151，之後再進行電鍍製程與光阻層的移除製程而形成導電盲孔124、125、137、138、144、145、線路重分佈層126、139、147、導電凸塊163、164。
封裝層151可為藉由壓合形成。應了解到，以上所舉之封裝層151的形成方法僅為例示，並非用以限制本發明，本發明所屬技術領域中 具有通常知識者，應視實際需要，彈性選擇封裝層151的形成方法。
形成導電盲孔161、162的方法可為藉由雷射燒蝕封裝層151而形成。應了解到，以上所舉之導電盲孔161、162的形成方法僅為例示，並非用以限制本發明，本發明所屬技術領域中具有通常知識者，應視實際需要，彈性選擇導電盲孔161、162的形成方法。
切割介電層121與封裝層151的方法可為使用裁切刀切割。應了解到，以上所舉之介電層121與封裝層151的切割方法僅為例示，並非用以限制本發明，本發明所屬技術領域中具有通常知識者，應視實際需要，彈性選擇介電層121與封裝層151的切割方法。
微凸塊171、172的形成方法可為電鍍或化學鍍。應了解到，以上所舉之微凸塊171、172的形成方法僅為例示，並非用以限制本發明，本發明所屬技術領域中具有通常知識者，應視實際需要，彈性選擇微凸塊171、172的形成方法。
在本實施方式中，線路重分佈結構單元200、300的厚度可為約40微米至約50微米，線路重分佈結構單元200、300的線寬與線距可為約10微米至約50微米。
在本實施方式中，介電層121、131、141的厚度可為約10微米至約30微米。應了解到，以上所舉之介電層121、131、141的厚度僅為例示，並非用以限制本發明，本發明所屬技術領域中具有通常知識者，應視實際需要，彈性選擇介電層121、131、141的厚度。
此處需要注意的是，在本實施方式中，線路重分佈結構單元200、300包含有三層線路重分佈層與相對應之介電層和導電盲孔，但並不限於此。在其他實施方式中，線路重分佈結構單元200、300可以僅包含兩層線路重分佈層與相對應之介電層和導電盲孔或四層以上線路重分佈層與相對應之介電層和導電盲孔。
另外，在本實施方式中，線路重分佈結構100僅被切分為兩個線路重分佈結構單元，但並不限於此。在其他實施方式中，線路重分佈結構100可以被切分為三個以上線路重分佈結構單元。
如第1O圖所繪示，藉由第1A圖至第1O圖所繪示的製程可以製造一種線路重分佈結構單元200。線路重分佈結構單元200包含介電層121、131、141、複數個導電盲孔124、137、144、161、線路重分佈層126、139、147、封裝層151、複數個導電凸塊163以及複數個微凸塊171。導電盲孔124設置於介電層121中。線路重分佈層126設置於介電 層121上，且電性連接導電盲孔124。介電層131設置於介電層121與線路重分佈層126上。導電盲孔137設置於介電層131中，且電性連接線路重分佈層126。線路重分佈層139設置於介電層131上，且電性連接導電盲孔137。介電層141設置於介電層131與線路重分佈層139上。導電盲孔144設置於介電層141中，且電性連接線路重分佈層139。線路重分佈層147設置於介電層141上，且電性連接導電盲孔144。封裝層151設置於介電層141與線路重分佈層147上，其中介電層141具有相對之第一主表面141t與第二主表面141bs和連接第一主表面141t與第二主表面141bs之側面141s，線路重分佈層147設置於第一主表面141t上，封裝層151包覆第一主表面141t與側面141s。導電盲孔161設置於封裝層151中，且電性連接線路重分佈層147。導電凸塊163設置於封裝層151上，且分別電性連接導電盲孔161。微凸塊171設置於介電層121相對於介電層131之一側，且分別電性連接導電盲孔124。
更進一步來說，封裝層151更設置於未被介電層131、141覆蓋的介電層121上，且位於介電層121上的封裝層151之厚度大於位於介電層141上的封裝層151之厚度。
第2A圖、第2B圖與第2C圖繪示依照本發明另一實施方式之線路重分佈結構100的製造 方法之不同步驟的剖面圖。如第2A圖所繪示，在形成溝渠136時，溝渠136更形成於介電層121中，以裸露離型膜112(或承載基板110)，且將介電層121切分為第一部份121a與第二部份121b。類似地，如第2B圖所繪示，在形成溝渠146時，溝渠146更裸露離型膜112(或承載基板110)，且隔開介電層121的第一部份121a與第二部份121b。於是，如第2C圖所繪示，在線路重分佈結構單元200形成後，封裝層151會同時裸露於線路重分佈結構單元200的第一主表面200t與第二主表面200b，其中第一主表面200t與第二主表面200b互相相對。另外，封裝層151亦包覆介電層121的部份側面121s(側面121s連接介電層121的第一主表面121t與第二主表面121bs，其中第一主表面121t與第二主表面121bs互相相對，且線路重分佈層126設置於第一主表面121t上)。
第3圖繪示依照本發明另一實施方式之線路重分佈結構單元200的剖面圖。在本實施方式中，可以在形成導電凸塊163後再形成防焊層181於封裝層151與導電凸塊163上。於是，如第3圖所繪示，導電凸塊163為設置於防焊層181的開口182中。
防焊層181之材質可為樹脂，比如環氧樹脂。應了解到，以上所舉之防焊層181之材質 僅為例示，並非用以限制本發明，本發明所屬技術領域中具有通常知識者，應視實際需要，彈性選擇防焊層181之材質。
第4圖繪示依照本發明另一實施方式之線路重分佈結構單元200的剖面圖。如第4圖所繪示，本實施方式的線路重分佈結構單元200與第3圖的線路重分佈結構單元200大致相同，主要差異在於，導電凸塊163的主表面163t與防焊層181的主表面181t大致切齊，其中主表面163t、181t為朝向線路重分佈結構單元200之外側。
本發明上述實施方式藉由形成溝渠136、144而將介電層131、141切分為兩個部份，因此介電層131、141的內應力將較舒緩，因而可以避免整體結構發生翹曲的現象，進而提升結構穩定度。在此同時，線路重分佈層126、139、147的線寬、線距可以變得更小而不會影響線路重分佈結構單元200、300的線路穩定度，因而提升線路重分佈結構單元200、300的表現效率。最後，因為介電層131、141的內應力較為舒緩，線路重分佈結構單元200、300不需要設置中介層結構，於是大幅減少線路重分佈結構單元200、300的厚度與材料成本，同時因為可以省略與中介層結構相關的組裝製程，因此將可以進一步降低製造成本。
雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧線路重分佈結構
110‧‧‧承載基板
112‧‧‧離型膜
121、131‧‧‧介電層
134、135‧‧‧孔洞
124、125、137、138‧‧‧導電盲孔
126、139‧‧‧線路重分佈層
126a‧‧‧第一部份
126b‧‧‧第二部份
131a‧‧‧第一部份
131b‧‧‧第二部份
136‧‧‧溝渠
139a‧‧‧第一部份
139b‧‧‧第二部份

Claims (10)

  1. 一種線路重分佈結構的製造方法，包含：形成一第一介電層於一承載基板上；形成複數個第一孔洞與複數個第二孔洞於該第一介電層中；分別形成複數個第一導電盲孔與複數個第二導電盲孔於該些第一孔洞與該些第二孔洞中，並形成一第一線路重分佈層於該第一介電層上，其中該第一線路重分佈層的一第一部份電性連接該些第一導電盲孔，該第一線路重分佈層的一第二部份電性連接該些第二導電盲孔；形成一第二介電層於該第一介電層與該第一線路重分佈層上；形成複數個第三孔洞與複數個第四孔洞於該第二介電層中，以分別裸露該第一線路重分佈層的該第一部份與該第二部份，並形成一溝渠於該第二介電層中，以裸露該第一介電層，且將該第二介電層切分為一第一部份與一第二部份，其中該第一線路重分佈層的該第一部份與該些第三孔洞位於該第二介電層的該第一部份中，該第一線路重分佈層的該第二部份與該些第四孔洞位於該第二介電層的該第二部份中；以及分別形成複數個第三導電盲孔與複數個第四導電盲孔於該些第三孔洞與該些第四孔洞中，並形成一第二線路重分佈層的一第一部份於該第二介電層的一第一 部份上與形成該第二線路重分佈層的一第二部份於該第二介電層的一第二部份上，其中該第二線路重分佈層的該第一部份電性連接該些第三導電盲孔，該第二線路重分佈層的該第二部份電性連接該些第四導電盲孔。
  2. 如請求項1所述之製造方法，更包含：形成一封裝層於該第二介電層與第二線路重分佈層上，且形成該封裝層於該溝渠中；形成複數個第五孔洞與複數個第六孔洞於該封裝層中，以分別裸露該第二線路重分佈層的該第一部份與該第二部份；分別形成複數個第五導電盲孔與複數個第六導電盲孔於該些第五孔洞與該些第六孔洞中，並形成複數個第一導電凸塊與複數個第二導電凸塊於該封裝層上，其中該些第一導電凸塊電性連接該些第五導電盲孔，該些第二導電凸塊電性連接該些第六導電盲孔；移除該承載基板；以及切割該第一介電層與在該溝渠中的該封裝層，以形成一第一線路重分佈結構單元與一第二線路重分佈結構單元，其中該第一線路重分佈結構單元包含該第一介電層的一第一部份、該些第一導電盲孔、該第一線路重分佈層的該第一部份、該第二介電層的該第一部份、該些第三導電盲孔、該第二線路重分佈層的該第一部份、該些第五導電盲孔、該些第一導電凸塊與該封裝層的一第一部份，該第二線路重分佈結構單元包含該第一 介電層的一第二部份、該些第二導電盲孔、該第一線路重分佈層的該第二部份、該第二介電層的該第二部份、該些第四導電盲孔、該第二線路重分佈層的該第二部份、該些第六導電盲孔、該些第二導電凸塊與該封裝層的一第二部份。
  3. 如請求項1所述之製造方法，更包含：在移除該承載基板後，分別形成複數個第一微凸塊與複數個第二微凸塊於裸露於該第一介電層的該些第一導電盲孔與該些第二導電盲孔上；以及其中該第一線路結構包含該些第一微凸塊，該第二線路結構包含該些第二微凸塊。
  4. 如請求項1所述之製造方法，其中該溝渠更形成於該第一介電層中，以裸露該承載基板，且將該第一介電層切分為該第一部份與該第二部份。
  5. 如請求項1所述之製造方法，其中該些第一孔洞、該些第二孔洞、該些第三孔洞與該些第四孔洞為藉由曝光顯影形成。
  6. 如請求項1所述之製造方法，其中該些第一導電盲孔、該些第二導電盲孔、該些第三導電盲孔、該些第四導電盲孔、該些第五導電盲孔、該些第六導電盲孔、該第一線路重分佈層、該第二線路重分佈 層、該些第一導電凸塊與該些第二導電凸塊為藉由電鍍形成。
  7. 如請求項1所述之製造方法，其中該封裝層為藉由壓合形成。
  8. 一種線路重分佈結構單元，包含：一第一介電層；複數個第一導電盲孔，設置於該第一介電層中；一第一線路重分佈層，設置於該第一介電層上，且電性連接該些第一導電盲孔；一第二介電層，設置於該第一介電層與該第一線路重分佈層上；複數個第二導電盲孔，設置於該第二介電層中，且電性連接該第一線路重分佈層；一第二線路重分佈層，設置於該第二介電層上，且電性連接該些第二導電盲孔；一封裝層，設置於該第二介電層與該第二線路重分佈層上，其中該第二介電層具有相對之一第一主表面與一第二主表面和連接該第一主表面與該第二主表面之一側面，該第二線路重分佈層設置於該第一主表面上，該封裝層包覆該第一主表面與該側面；複數個第三導電盲孔，設置於該封裝層中，且電性連接該第二線路重分佈層； 複數個導電凸塊，設置於該封裝層上，且分別電性連接該些第三導電盲孔；以及複數個微凸塊，設置於該第一介電層相對於該第二介電層之一側，且分別電性連接該些第一導電盲孔。
  9. 如請求項8所述之線路重分佈結構單元，其中該封裝層更設置於未被該第二介電層覆蓋的該第一介電層上，且位於該第一介電層上的該封裝層之厚度大於位於該第二介電層上的該封裝層之厚度。
  10. 如請求項8所述之線路重分佈結構單元，其中該第一介電層與該第二介電層為光敏介電材。
TW105120843A 2016-06-30 2016-06-30 線路重分佈結構的製造方法與線路重分佈結構單元 TWI590350B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW105120843A TWI590350B (zh) 2016-06-30 2016-06-30 線路重分佈結構的製造方法與線路重分佈結構單元
US15/257,897 US9887153B2 (en) 2016-06-30 2016-09-06 Circuit redistribution structure unit and method for manufacturing circuit redistribution structure
US15/853,926 US10083901B2 (en) 2016-06-30 2017-12-25 Method for manufacturing circuit redistribution structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW105120843A TWI590350B (zh) 2016-06-30 2016-06-30 線路重分佈結構的製造方法與線路重分佈結構單元

Publications (2)

Publication Number Publication Date
TWI590350B true TWI590350B (zh) 2017-07-01
TW201810459A TW201810459A (zh) 2018-03-16

Family

ID=60048440

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105120843A TWI590350B (zh) 2016-06-30 2016-06-30 線路重分佈結構的製造方法與線路重分佈結構單元

Country Status (2)

Country Link
US (2) US9887153B2 (zh)
TW (1) TWI590350B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113823618A (zh) * 2020-08-17 2021-12-21 台湾积体电路制造股份有限公司 芯片封装结构、半导体结构及其形成方法
US11373927B2 (en) 2018-05-30 2022-06-28 Unimicron Technology Corp. Package substrate and manufacturing method having a mesh gas-permeable structure disposed in the through hole

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10141198B2 (en) * 2016-07-08 2018-11-27 Dyi-chung Hu Electronic package and manufacturing method thereof
KR102542573B1 (ko) 2018-09-13 2023-06-13 삼성전자주식회사 재배선 기판, 이의 제조 방법, 및 이를 포함하는 반도체 패키지
JP7253946B2 (ja) * 2019-03-20 2023-04-07 新光電気工業株式会社 配線基板及びその製造方法、半導体パッケージ
US10796928B1 (en) * 2019-06-27 2020-10-06 Advanced Semiconductor Engineering, Inc. Wiring structure and method for manufacturing the same
US11862545B2 (en) * 2020-07-28 2024-01-02 Dyi-chung Hu Integrated substrate structure, electronic assembly, and manufacturing method thereof
TWI779799B (zh) * 2021-08-25 2022-10-01 欣興電子股份有限公司 晶片封裝體及其製造方法
US20230140738A1 (en) * 2021-10-30 2023-05-04 Raymond Won Bae Microelectronic test and package interface substrates, devices, and methods of manufacture thereof alignment improvement of interconnect on buildup redistribution layers

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002164428A (ja) * 2000-11-29 2002-06-07 Hitachi Ltd 半導体装置およびその製造方法
JP4295730B2 (ja) * 2003-04-28 2009-07-15 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
US7030468B2 (en) * 2004-01-16 2006-04-18 International Business Machines Corporation Low k and ultra low k SiCOH dielectric films and methods to form the same
JP2007019188A (ja) * 2005-07-06 2007-01-25 Renesas Technology Corp 半導体集積回路装置およびその製造方法
US7670927B2 (en) * 2006-05-16 2010-03-02 International Business Machines Corporation Double-sided integrated circuit chips
US8013342B2 (en) * 2007-11-14 2011-09-06 International Business Machines Corporation Double-sided integrated circuit chips
US7602027B2 (en) * 2006-12-29 2009-10-13 Semiconductor Components Industries, L.L.C. Semiconductor component and method of manufacture
JP4364258B2 (ja) * 2007-05-15 2009-11-11 株式会社東芝 半導体装置及び半導体装置の製造方法
TWI365524B (en) * 2007-10-04 2012-06-01 Unimicron Technology Corp Stackable semiconductor device and fabrication method thereof
US9196554B2 (en) * 2013-10-01 2015-11-24 Infineon Technologies Austria Ag Electronic component, arrangement and method

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11373927B2 (en) 2018-05-30 2022-06-28 Unimicron Technology Corp. Package substrate and manufacturing method having a mesh gas-permeable structure disposed in the through hole
CN113823618A (zh) * 2020-08-17 2021-12-21 台湾积体电路制造股份有限公司 芯片封装结构、半导体结构及其形成方法
CN113823618B (zh) * 2020-08-17 2024-04-19 台湾积体电路制造股份有限公司 芯片封装结构、半导体结构及其形成方法

Also Published As

Publication number Publication date
US20180005931A1 (en) 2018-01-04
US20180122733A1 (en) 2018-05-03
US10083901B2 (en) 2018-09-25
TW201810459A (zh) 2018-03-16
US9887153B2 (en) 2018-02-06

Similar Documents

Publication Publication Date Title
TWI590350B (zh) 線路重分佈結構的製造方法與線路重分佈結構單元
JP6152420B2 (ja) パッケージ・オン・パッケージアーキテクチャ用の埋込構造
US11277922B2 (en) Circuit board with bridge chiplets
US9793199B2 (en) Circuit board with via trace connection and method of making the same
TW201312713A (zh) 半導體裝置、垂直堆疊有該半導體裝置之半導體模組構造及其製造方法
DE102019117027A1 (de) Halbleiter-package und verfahren für dessen bildung
US20150364448A1 (en) Package structure
TWI736100B (zh) 具高密度線路的基板結構及其製法
JP2012104774A (ja) 配線基板、半導体装置及び配線基板の製造方法
JP7301919B2 (ja) 制約されたはんだ相互接続パッドを備える回路基板
US9263376B2 (en) Chip interposer, semiconductor device, and method for manufacturing a semiconductor device
TWI758167B (zh) 封裝結構及其製作方法
JP6505521B2 (ja) 配線基板、半導体装置及び配線基板の製造方法
KR102521788B1 (ko) 딥 캐비티 구조의 다층 인쇄회로기판 제조 방법
US8258009B2 (en) Circuit substrate and manufacturing method thereof and package structure and manufacturing method thereof
TWI392071B (zh) 封裝結構及其製法
US9955578B2 (en) Circuit structure
JP6451426B2 (ja) 半導体装置及びその製造方法
WO2023210815A1 (ja) 配線基板、半導体装置及び配線基板の製造方法
US20180096938A1 (en) Circuit board with multiple density regions
CN111148373B (zh) 电路板制造方法
CN115223959A (zh) 封装结构及其制作方法
TW201709789A (zh) 線路板的製造方法
TW202230196A (zh) 封裝結構與其製作方法
KR20140045088A (ko) 패키지 구조물 및 그 제조 방법