CN113823618B - 芯片封装结构、半导体结构及其形成方法 - Google Patents
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Abstract
本公开涉及芯片封装结构、半导体结构及其形成方法。该芯片封装结构包括有机中介载板,包括内埋重分布互连结构的聚合物基质层、封装侧凸块结构、以及通过相应的凸块连接通孔结构连接到重分布互连结构中的远端子集的晶粒侧凸块结构。至少一金属屏蔽结构可横向地围绕晶粒侧凸块结构中的一相应者。屏蔽支撑通孔结构可横向地围绕凸块连接通孔结构中的一相应者。每个金属屏蔽结构和屏蔽支撑通孔结构可用于减小在随后将半导体晶粒附接到晶粒侧凸块结构的期间所施加到重分布互连结构的机械应力。
Description
技术领域
本发明实施例是关于一种半导体制造技术,特别是有关于一种使用有机中介载板的芯片封装结构及其形成方法。
背景技术
扇出晶圆级封装(fan-out wafer level package,FOWLP)可在半导体晶粒和封装基板之间使用中介载板(interposer)。可接受的中介载板具有足够的机械强度,以承受用于连接半导体晶粒和封装基板的接合(bonding)制程。
发明内容
本公开一些实施例提供一种芯片封装结构,包括有机中介载板(organicinterposer)以及附接到有机中介载板的至少一半导体晶粒。有机中介载板包括聚合物基质层、封装侧凸块结构、晶粒侧凸块结构、至少一金属屏蔽结构、以及屏蔽支撑通孔(via)结构。聚合物基质层内埋重分布互连结构。封装侧凸块结构位于聚合物基质层的第一侧,并连接到重分布互连结构中的近端子集(proximal subset)。晶粒侧凸块结构位于聚合物基质层的第二侧,并通过相应的凸块连接通孔结构连接到重分布互连结构中的远端子集(distal subset)。所述至少一金属屏蔽结构与晶粒侧凸块结构位于相同的水平高度,并横向地围绕晶粒侧凸块结构中的一相应者。屏蔽支撑通孔结构与凸块连接通孔结构位于相同的水平高度,并横向地围绕凸块连接通孔结构中的一相应者。
本公开一些实施例提供一种半导体结构,包括有机中介载板。有机中介载板包括聚合物基质层、封装侧凸块结构、晶粒侧接合结构、以及至少一金属支撑结构。聚合物基质层内埋重分布互连结构。封装侧凸块结构位于聚合物基质层的第一侧,并连接到重分布互连结构中的近端子集。晶粒侧接合结构位于聚合物基质层的第二侧,并连接到重分布互连结构中的远端子集。晶粒侧接合结构中的每一者包括个别的第一整体(unitary)结构,其包含晶粒侧凸块结构以及连接到重分布互连结构中的一相应者的凸块连接通孔结构。所述至少一金属支撑结构横向地围绕晶粒侧接合结构中的一相应者。所述至少一金属支撑结构中的每一者包括个别的第二整体结构,其包含金属屏蔽结构以及至少一屏蔽支撑通孔结构。金属屏蔽结构与晶粒侧凸块结构位于相同的水平高度,且所述至少一屏蔽支撑通孔结构与凸块连接通孔结构位于相同的水平高度。
本公开一些实施例提供一种形成半导体结构的方法。所述方法包括通过以下步骤来形成有机中介载板:在载体基板上方沉积封装侧凸块结构;在封装侧凸块结构上方沉积聚合物基质层和重分布互连结构;在聚合物基质层和重分布互连结构上方沉积焊垫结构和至少一金属基板;以及在焊垫结构和所述至少一金属基板上方沉积晶粒侧接合结构和至少一金属支撑结构。其中,晶粒侧接合结构中的每一者包括个别的第一整体结构,其包含晶粒侧凸块结构以及连接到重分布互连结构中的一相应者的凸块连接通孔结构。所述至少一金属支撑结构中的每一者横向地围绕晶粒侧接合结构中的至少一者,并包括个别的第二整体结构,其包含金属屏蔽结构以及至少一屏蔽支撑通孔结构。
附图说明
图1A是根据本公开一些实施例的包括形成在载体基板上方的有机中介载板的示例性结构的垂直截面图。
图1B是图1A中的区域B的放大图。
图1C是沿着图1B中的水平面C-C’的示例性结构的部分的水平截面图。
图1D是沿着图1B中的水平面D-D’的示例性结构的部分的水平截面图。
图1E是沿着图1B中的水平面E-E’的示例性结构的部分的水平截面图。
图1F是沿着图1B中的水平面F-F’的示例性结构的部分的水平截面图。
图1G是沿着图1B中的水平面G-G’的示例性结构的部分的水平截面图。
图2A是沿着与图1B中的水平面G-G’相对应的水平面的示例性结构的第一替代配置的水平截面图。
图2B是沿着与图1B中的水平面C-C’相对应的水平面的示例性结构的第二替代配置的水平截面图。
图2C是沿着与图1B中的水平面E-E’相对应的水平面的示例性结构的第三替代配置的水平截面图。
图2D是沿着与图1B中的水平面C-C’相对应的水平面的示例性结构的第四替代配置的水平截面图。
图2E是沿着与图1B中的水平面E-E’相对应的水平面的示例性结构的第五替代配置的水平截面图。
图3是根据本公开一些实施例的在将半导体晶粒附接到有机中介载板之后的示例性结构的垂直截面图。
图4是根据本公开一些实施例的在形成扇出晶圆级封装(FOWLP)之后的示例性结构的垂直截面图。
图5是根据本公开一些实施例的在切割扇出晶圆级封装之后的示例性结构的垂直截面图。
图6是根据本公开一些实施例的在将封装基板附接到扇出晶圆级封装之后的示例性结构的垂直截面图。
图7是根据本公开一些实施例的在将封装基板附接到印刷电路板(printedcircuit board,PCB)之后的示例性结构的垂直截面图。
图8是示出根据本公开一些实施例的用于形成有机中介载板的步骤的流程图。
其中,附图标记说明如下:
12:(近端)聚合物基质层
18:封装侧凸块结构
20:(互连级)聚合物基质层
22:(第一)聚合物基质层
24:(第二)聚合物基质层
26:(第三)聚合物基质层
40:重分布互连结构
42:第一重分布互连结构
44:第二重分布互连结构
46:金属基板
47:金属通孔结构
48:金属焊垫结构
60:(远端)聚合物基质层
80:接合级金属结构
85:屏蔽支撑通孔结构
86:金属屏蔽结构
87:凸块连接通孔结构
88:晶粒侧凸块结构
100:印刷电路板
110:印刷电路板基板
180:印刷电路板接合焊垫
190:焊料接点
192:底部填充材料部分
200:封装基板
210:核心基板
212:介电衬层
214:贯穿核心通孔结构
240:板侧表面增层电路
242:板侧绝缘层
244:内埋板侧布线互连
248:板侧接合焊垫
260:芯片侧表面增层电路
262:芯片侧绝缘层
264:内埋芯片侧布线互连
268:芯片侧接合焊垫
292:底部填充材料部分
294:稳定结构
300:载体基板
301:粘合剂层
400:有机中介载板
450:焊料部分
701:(第一)半导体晶粒
702:(第二)半导体晶粒
708:晶粒凸块结构
780:底部填充材料部分
788:焊料部分
790:环氧模塑料晶粒框架
810,820,830,840:步骤
UIA:单元中介载板区域
L_BD:纵向距离
具体实施方式
以下的公开内容提供许多不同的实施例或范例以实施本案的不同特征。以下描述具体的构件及其排列方式的实施例以阐述本公开。当然,这些实施例仅作为范例,而不该以此限定本公开的范围。例如,在说明书中叙述了一第一特征形成于一第二特征之上或上方,其可能包含第一特征与第二特征是直接接触的实施例,亦可能包含了有附加特征形成于第一特征与第二特征之间,而使得第一特征与第二特征可能未直接接触的实施例。另外,在本公开不同范例中可能使用重复的参考符号及/或标记,此重复是为了简化与清晰的目的,并非用以限定所讨论的各个实施例及/或结构之间有特定的关系。
再者,空间相关用语,例如「在…下方」、「下方」、「较低的」、「上方」、「较高的」及类似的用语,是为了便于描述图示中一个元件或特征与另一个(些)元件或特征之间的关系。除了在图式中绘示的方位外,这些空间相关用语意欲包含使用中或操作中的装置的不同方位。设备可能被转向不同方位(旋转90度或其他方位),则在此使用的空间相关词也可依此相同解释。除非另有明确说明,否则假定具有相同参考符号的每个元件具有相同的材料组成及具有相同厚度范围内的厚度。
本公开实施例涉及半导体装置,特别是涉及包含有机中介载板(organicinterposer)的芯片封装结构及其形成方法,所述有机中介载板包括耐应力的接合结构(stress-resistant bonding structure),其各方面将在后面做详细描述。
总的来说,本公开实施例的方法和结构可用于提供一种有机中介载板,所述有机中介载板可以抵抗(resistant to)在将至少一半导体晶粒附接到其上的期间可能发生的应力引起的结构破坏。具体地,在有机中介载板与半导体晶粒之间施加底部填充材料部分(underfill material portion)通常在有机中介载板上引起机械应力。这样的施加和引起的应力可能导致有机中介载板中的重分布互连结构的变形或破裂。根据本公开一些实施例,由屏蔽支撑通孔(via)结构支撑的至少一金属屏蔽结构可以形成在晶粒侧凸块结构的阵列的周围。在将至少一半导体晶粒附接到晶粒侧凸块结构之后,在施加底部填充材料的期间以及在随后处理包括有机中介载板和至少一半导体晶粒的组件的期间,所述至少一金属屏蔽结构可以为下面的重分布互连结构提供机械支撑。以下将参考附图描述本公开实施例的方法和结构的各个方面。
图1A是根据本公开一些实施例的包括形成在载体基板上方的有机中介载板的示例性结构的垂直截面图。图1B是图1A中的区域B的放大图。图1C是沿着图1B中的水平面C-C’的示例性结构的部分的水平截面图。图1D是沿着图1B中的水平面D-D’的示例性结构的部分的水平截面图。图1E是沿着图1B中的水平面E-E’的示例性结构的部分的水平截面图。图1F是沿着图1B中的水平面F-F’的示例性结构的部分的水平截面图。图1G是沿着图1B中的水平面G-G’的示例性结构的部分的水平截面图。参照图1A至图1G,根据本公开一些实施例的示例性结构包括形成在载体基板300上方的多个有机中介载板400。每个有机中介载板400可以形成在个别的单元中介载板区域(unit interposer area)UIA内。可以在载体基板300上形成有机中介载板400的二维阵列。载体基板300可以是圆形晶圆或矩形晶圆。载体基板300的横向尺寸(例如,圆形晶圆的直径或矩形晶圆的边长)可以在100毫米(mm)到500毫米的范围内(例如,200毫米到400毫米),尽管也可以使用较小或较大的横向尺寸。载体基板300可以包括半导体基板、绝缘基板或导电基板。载体基板300可以是透明或不透明的。载体基板300的厚度可以足以为随后在其上形成的有机中介载板400的阵列提供机械支撑。举例来说,载体基板300的厚度可以在60微米(microns)到1毫米的范围内,尽管也可以使用较小或较大的厚度。
可以将粘合剂层301施加到载体基板300的顶表面上。在一些实施例中,载体基板300可以包括例如玻璃或蓝宝石的光透明材料。在本实施例中,粘合剂层301可以包括光热转换(light-to-heat-conversion,LTHC)层。光热转换层是使用旋转涂布方法施加的溶剂型涂层。光热转换层可以形成将紫外线光转换成热的层,从而使光热转换层失去粘附力。或者,粘合剂层301可以包括热分解粘合剂材料。举例来说,粘合剂层301可以包括在高温下分解的丙烯酸压敏粘合剂(acrylic pressure-sensitive adhesive)。热分解粘合剂材料的脱胶(debonding)温度可以在150度到400度的范围内。可在其他温度下分解的其他合适的热分解粘合剂材料也在本公开的发明范围内。
随后可以在粘合剂层301上方形成凸块结构。这些凸块结构后续是用于提供与封装基板的接合,因此在本文中被称为封装侧凸块结构18。封装侧凸块结构18可以包括可接合到焊料的任何金属材料。举例来说,可以在粘合剂层301上方沉积凸块下金属(underbumpmetallurgy,UBM)层堆叠。可以选择UBM层堆叠中的材料层的顺序,使得后续可以将焊料部分接合到UBM层堆叠的底表面的部分。可用于UBM层堆叠的层堆叠包括但不限于Cr/Cr-Cu/Cu/Au、Cr/Cr-Cu/Cu、TiW/Cr/Cu、Ti/Ni/Au和Cr/Cu/Au的堆叠。其他合适的材料也在本公开的发明范围内。UBM层堆叠的厚度可以在5微米到60微米的范围内(例如,10微米到30微米),尽管也可以使用较小或较大的厚度。
可以在UBM层堆叠上方施加光阻层,并且可对其进行微影图案化以形成离散的图案化光阻材料部分的阵列。可以进行蚀刻制程以去除UBM层堆叠的未遮蔽的(unmasked)部分。蚀刻制程可以是等向性蚀刻制程或非等向性蚀刻制程。UBM层堆叠的保留部分包括封装侧凸块结构18。在一些实施例中,封装侧凸块结构18可以布置成二维阵列,其可以是二维周期阵列,例如矩形周期阵列。在一些实施例中,封装侧凸块结构18可形成为可控塌陷芯片连接(controlled collapse chip connection,C4)凸块结构。
可以在封装侧凸块结构18上方沉积聚合物基质层,在此称为近端(proximal)聚合物基质层12。近端聚合物基质层12可以包括介电聚合物材料,例如聚酰亚胺(polyimide,PI)、苯并环丁烯(benzocyclobutene,BCB)或聚苯恶唑(polybenzobisoxazole,PBO)。其他合适的材料也在本公开的发明范围内。近端聚合物基质层12的厚度可以在4微米到60微米的范围内,尽管也可以使用较小或较大的厚度。
随后可以在封装侧凸块结构18和近端聚合物基质层12上方形成重分布互连结构40和额外的聚合物基质层。这些额外的聚合物基质层在本文中统称为互连级(interconnect-level)聚合物基质层20。互连级聚合物基质层20可以包括多个聚合物基质层(22、24、26),例如第一聚合物基质层22、第二聚合物基质层24和第三聚合物基质层26。尽管在此描述的实施例中使用三个聚合物基质层(22、24、26)内埋重分布互连结构40,但是本公开的发明范围明确涵盖了互连级聚合物基质层20包括两个、四个、五个或更多个聚合物基质层的实施例。
重分布互连结构40包括多层重分布互连结构40,其分别通过聚合物基质层(22、24、26)中的一相应者形成。重分布互连结构40可以包括金属通孔结构、金属线路结构及/或整合式(integrated)线路和通孔结构。每个整合式线路和通孔结构包括包含一金属线路结构和至少一金属通孔结构的一整体结构(unitary structure)。整体结构是指单个连续结构,其中结构内的每个点可以通过仅在结构内延伸的连接线(可以是直线,也可以不是直线)连接。
在一说明性示例中,重分布互连结构40可以包括第一重分布互连结构42,其穿过第一聚合物基质层22及/或在第一聚合物基质层22的顶表面上而形成;第二重分布互连结构44,其穿过第二聚合物基质层24及/或在第二聚合物基质层24的顶表面上而形成;以及第三重分布互连结构(48、47),其穿过第三聚合物基质层26及/或在第三聚合物基质层26的顶表面上而形成。尽管在此描述的实施例中重分布互连结构40是内埋在三个聚合物基质层(22、24、26)中,但是本公开的发明范围明确涵盖了重分布互连结构40内埋在一个、两个、四个或更多个聚合物基质层中的实施例。
互连级聚合物基质层20中的每一者可以包括介电聚合物材料,例如聚酰亚胺(PI)、苯并环丁烯(BCB)或聚苯恶唑(PBO)。其他合适的材料也在本公开的发明范围内。每个互连级聚合物基质层20的厚度可以在4微米到20微米的范围内,尽管也可以使用较小或较大的厚度。重分布互连结构40中的每一者包括至少一种金属材料,例如Cu、Mo、Co、Ru、W、TiN、TaN、WN、或其组合或堆叠。其他合适的材料也在本公开的发明范围内。举例来说,重分布互连结构40中的每一者可以包括TiN层和Cu层的层堆叠。在重分布互连结构40包括金属线路结构的实施例中,金属线路结构的厚度可以在2微米到20微米的范围内,尽管也可以使用较小或较大的厚度。
位于最顶部金属互连层的重分布互连结构40(例如,第三重分布互连结构(例如,参照第1B、1F和1G图中的参考符号48和47)可以包括金属焊垫结构48。金属焊垫结构48可以形成在随后要形成晶粒侧凸块结构88的区域中。在一些实施例中,金属焊垫结构48可以形成为二维阵列。
在一些实施例中,金属焊垫结构48可以形成为包括金属焊垫结构48和金属通孔结构47的个别的整体结构的焊垫部分。举例来说,金属焊垫结构48可以位于第三聚合物基质层26的顶表面上,并且金属通孔结构47可以垂直地延伸穿过第三聚合物基质层26。连接到上方的金属焊垫结构48的每个金属通孔结构47可以与相应的下面的重分布互连结构(可以是第二重分布互连结构44中的一者)的顶表面接触。在一些实施例中,如图1B所示,与金属通孔结构47的底表面接触的第二重分布互连结构44可以具有扩大的端部,以确保金属通孔结构47可落在第二重分布互连结构44的顶表面上,尽管在图案化金属通孔结构47的期间可能发生层叠变化(overlay variations)。在一些实施例中,与金属通孔结构47接触的第二重分布互连结构44的外周(outer periphery)可以从金属通孔结构47的底表面的周边横向地向外偏移一横向距离,该横向距离大于对金属通孔结构47的形状进行图案化的微影制程的最大层叠公差(overlay tolerance)。在一些实施例中,第二重分布互连结构44的外周可以具有如图1G所示的圆形段部或椭圆形段部。
参考图1B和图1E,至少一金属基板46可以形成在与金属焊垫结构48相同的水平高度处。可以选择每个金属基板46的形状,使得每个金属基板46横向地围绕至少一个金属焊垫结构48。在一些实施例中,每个金属焊垫结构48可以形成在相应的金属基板46中的开口内。在一些实施例中,单个金属基板46可以包括穿过其中的多个开口,并且有机中介载板400中的每个金属焊垫结构48可以位于单个金属基板46中的相应开口内。或者,可以提供多个金属基板46,并且有机中介载板400中的每个金属焊垫结构48可以位于各个金属基板46中的开口内。总的来说,金属焊垫结构48和所述至少一金属基板46可以沉积在最顶层的聚合物基质层(例如,第三聚合物基质层26)上方,所述最顶层的聚合物基质层内埋连接到金属焊垫结构48的金属通孔结构47。
可以在每个有机中介载板400的金属焊垫结构48和所述至少一金属基板46上方沉积额外的聚合物基质层。此额外的聚合物基质层在本文中被称为远端(distal)聚合物基质层60(显示于图1A中)。远端聚合物基质层60包括介电聚合物材料,例如聚酰亚胺(PI)、苯并环丁烯(BCB)或聚苯恶唑(PBO)。其他合适的材料也在本公开的发明范围内。远端聚合物基质层60的厚度可以在4微米到60微米的范围内(例如,8微米到30微米),尽管也可以使用较小或较大的厚度。在本文中,近端聚合物基质层12、互连级聚合物基质层20和远端聚合物基质层60统称为聚合物基质层(12、20、60)。
可以在远端聚合物基质层60上方施加光阻层,并且可对其进行微影图案化以形成穿过其中的离散的开口。光阻层中的开口包括覆盖金属焊垫结构48中的一相应者的第一开口以及覆盖所述至少一金属基板46的第二开口。可以进行非等向性蚀刻,以将光阻层中的开口的图案转移到远端聚合物基质层60。由此,形成穿过远端聚合物基质层60的第一通孔孔穴和第二通孔孔穴。第一通孔孔穴延伸到金属焊垫结构48中的一相应者的顶表面,并且第二通孔孔穴延伸到所述至少一金属基板46的顶表面。
可以在第一通孔孔穴和第二通孔孔穴中以及在远端聚合物基质层60的顶表面上方沉积至少一金属材料。所述至少一金属材料可以包括可接合到焊料的任何金属材料。举例来说,所述至少一金属材料可以包括UBM层堆叠。可以选择UBM层堆叠中的材料层的顺序,使得后续可以将焊料部分接合到UBM层堆叠的顶表面的部分。可用于UBM层堆叠的层堆叠包括但不限于Cr/Cr-Cu/Cu/Au、Cr/Cr-Cu/Cu、TiW/Cr/Cu、Ti/Ni/Au和Cr/Cu/Au的堆叠。其他合适的材料也在本公开的发明范围内。UBM层堆叠的厚度可以在5微米到60微米的范围内(例如,10微米到30微米),尽管也可以使用较小或较大的厚度。
可以在所述至少一金属材料上方施加光阻层,并且可对其进行微影图案化以覆盖在每个第一通孔孔穴上方的离散区域,以及覆盖在第二通孔孔穴上方的连续区域或离散区域的阵列。可以进行蚀刻制程以去除所述至少一金属材料的未遮蔽的部分。参照图1B到图1E,在第一通孔孔穴中和上方的所述至少一金属材料的第一图案化部分包括接合结构,其在本文中被称为晶粒侧接合结构(88、87)。在第二通孔孔穴中和上方的所述至少一金属材料的第二图案化部分包括至少一金属支撑结构(86、85)。在本文中,晶粒侧接合结构(88、87)和所述至少一金属支撑结构(86、85)统称为接合级(bonding-level)金属结构80。
总的来说,晶粒侧接合结构(88、87)和所述至少一金属支撑结构(86、85)可以分别直接形成在金属焊垫结构48和所述至少一金属基板46上和上方。具体地,每个晶粒侧接合结构(88、87)可以直接形成在金属焊垫结构48上和上方,并且每个金属支撑结构(86、85)可以直接形成在相应的金属基板46上和上方。在一些实施例中,晶粒侧接合结构(88、87)中的每一者和所述至少一金属支撑结构(86、85)可以形成为个别的整体结构,即个别的连续结构。
在一些实施例中,晶粒侧接合结构(88、87)中的每一者包括个别的第一整体结构,所述第一整体结构包含晶粒侧凸块结构88和可电性连接到重分布互连结构40中的一相应者的凸块连接通孔结构87。每个晶粒侧凸块结构88可以是UBM层堆叠的保留在包括远端聚合物基质层60的顶表面的水平面上方的图案化部分,并且每个凸块连接通孔结构87可以是UBM层堆叠的保留在包括远端聚合物基质层60的顶表面的水平面以下的图案化部分。在一些实施例中,晶粒侧凸块结构88和凸块连接通孔结构87中的每一组合包括个别的第一整体结构,其中一第一导电材料部分连续地延伸跨越相应的晶粒侧凸块结构88和相应的凸块连接通孔结构87。
在一些实施例中,金属支撑结构(86、85)中的每一者包括个别的第二整体结构,所述第二整体结构包含金属屏蔽结构86和与相应的金属基板46接触的至少一屏蔽支撑通孔结构85。每个金属屏蔽结构86可以是UBM层堆叠的保留在包括远端聚合物基质层60的顶表面的水平面上方的图案化部分,并且每个屏蔽支撑通孔结构85可以是UBM层堆叠的保留在包括远端聚合物基质层60的顶表面的水平面以下的图案化部分。在一些实施例中,所述至少一金属屏蔽结构86和屏蔽支撑通孔结构85中的每一组合包括个别的第二整体结构,其中一第二导电材料部分连续地延伸跨越相应的金属屏蔽结构86和相应的多个屏蔽支撑通孔结构85。当对金属屏蔽结构86施加压力时(例如,在后续处理步骤中施加底部填充材料时),每个屏蔽支撑通孔结构85为相应的金属屏蔽结构86提供机械支撑。
所述至少一金属支撑结构(86、85)中的每一者横向地围绕晶粒侧接合结构(88、87)中的至少一者。凸块连接通孔结构87和屏蔽支撑通孔结构85可以形成为穿过远端聚合物基质层60。每个金属支撑结构(86、85)围绕晶粒侧接合结构(88、87)中的一相应者。每个金属屏蔽结构86与晶粒侧凸块结构88位于相同的水平高度,并且屏蔽支撑通孔结构85与凸块连接通孔结构87位于相同的水平高度。
总的来说,封装侧凸块结构18可以位于聚合物基质层(12、20、60)的第一侧,并连接到且接触重分布互连结构40中的近端子集(proximal subset)。晶粒侧接合结构(88、87)可以位于聚合物基质层(12、20、60)的第二侧,并连接到且接触重分布互连结构40中的远端子集(distal subset)。在一些实施例中,晶粒侧凸块结构88可以位于聚合物基质层(12、20、60)的第二侧,并可以通过相应的凸块连接通孔结构87连接到重分布互连结构40中的远端子集。
在每个有机中介载板400内,至少一金属屏蔽结构86可以位于与晶粒侧凸块结构88相同的水平高度处。每个金属屏蔽结构86横向地围绕至少一晶粒侧凸块结构88。在一些实施例中,金属屏蔽结构86可以横向地围绕多个晶粒侧凸块结构88。在本实施例中,每个晶粒侧凸块结构88可以位于金属屏蔽结构86中的相应开口内。在另一些实施例中,金属屏蔽结构86可以横向地围绕单个晶粒侧凸块结构88。金属屏蔽结构86中的每个开口可以是圆形、椭圆形、多边形或任何的平面二维封闭形状。每个晶粒侧凸块结构88和所述至少一金属屏蔽结构86可以具有相同的厚度和相同的材料组成。每个晶粒侧凸块结构88和所述至少一金属屏蔽结构86可以包括具有相同的层组成的相应的UBM层堆叠。晶粒侧凸块结构88的UBM层堆叠中的每一层与所述至少一金属屏蔽结构86的对应层可以具有相同的厚度和相同的材料组成。
屏蔽支撑通孔结构85可以位于与凸块连接通孔结构87相同的水平高度处,并可以横向地围绕凸块连接通孔结构87中的一相应者。所述至少一金属基板46中的每一者接触从屏蔽支撑通孔结构85中选择的相应的多个屏蔽支撑通孔结构85的底表面。晶粒侧凸块结构88和金属屏蔽结构86覆盖并接触远端聚合物基质层60(为聚合物基质层(12、20、60)中的最顶层)的顶表面。
每个金属基板46接触至少一屏蔽支撑通孔结构85的底表面,并且可以接触相应的多个屏蔽支撑通孔结构85的底表面。在一些实施例中,金属基板46可以接触布置成二维阵列的屏蔽支撑通孔结构85的底表面,并且屏蔽支撑通孔结构85横向地围绕凸块连接通孔结构87中的一相应者。远端聚合物基质层60(为聚合物基质层(12、20、60)中的最顶层)横向地围绕并内埋凸块连接通孔结构87和屏蔽支撑通孔结构85。
在一些实施例中,金属焊垫结构48可以接触相应的晶粒侧接合结构(88、87)的底表面,并可以连接到下面的金属通孔结构47。金属焊垫结构48和下面的金属通孔结构47可以形成为一体结构。下面的金属通孔结构47可以接触下面的金属线路结构的顶表面,所述金属线路结构可以是第二重分布互连结构44或第二重分布互连结构44的部分。在一些实施例中,金属焊垫结构48和晶粒侧凸块结构88可以具有圆形形状,并可以具有个别的半径,其小于下面的金属线路结构(可以是第二重分布互连结构44或第二重分布互连结构44的部分)的圆边部分的半径。在一些实施例中,如图1G所示,下面的金属线路结构的圆边部分可以具有鸟喙形状,其中下面的金属线路结构的宽度随着与接触金属通孔结构47的区域的横向距离而减小。金属焊垫结构48和晶粒侧凸块结构88的半径可以小于鸟喙形状的纵向距离L_BD。在一说明性示例中,鸟喙形状的纵向距离L_BD可以在3微米到200微米的范围内(例如,5微米到120微米),并且金属焊垫结构48和晶粒侧凸块结构88的半径可以小于纵向距离L_BD。
在一些实施例中,每个金属焊垫结构48可以具有个别的圆形水平截面形状,并且所述圆形水平截面形状的半径可以在3微米到60微米的范围内(例如,5微米到30微米及/或5微米到20微米),尽管也可以使用较小或较大的尺寸。每个金属焊垫结构48可以被相应的金属基板46围绕,金属基板46具有穿过其中的圆形开口。金属基板46中的圆形开口可以与金属焊垫结构48同心。金属基板46与金属焊垫结构48之间的间隙可以在1微米到20微米的范围内,尽管也可以使用较小或较大的间隙。
在一些实施例中,每个晶粒侧凸块结构88可以具有个别的圆形水平截面形状,并且所述圆形水平截面形状的半径可以在3微米到60微米的范围内(例如,5微米到30微米及/或5微米到20微米),尽管也可以使用较小或较大的尺寸。每个晶粒侧凸块结构88可以被相应的金属屏蔽结构86围绕,金属屏蔽结构86具有穿过其中的圆形开口。金属屏蔽结构86中的圆形开口可以与晶粒侧凸块结构88同心。金属屏蔽结构86与晶粒侧凸块结构88之间的间隙可以在1微米到20微米的范围内,尽管也可以使用较小或较大的间隙。通常,每个晶粒侧凸块结构88的最大横向尺寸可以在6微米到120微米的范围内(例如,10微米到100微米),尽管也可以使用较小或较大的尺寸。
每个屏蔽支撑通孔结构85可以具有圆柱形状或圆椎台(circular frustum)形状。每个屏蔽支撑通孔结构85可以具有基本上相同的形状。每个屏蔽支撑通孔结构85的最大半径可以在1微米到20微米的范围内(例如,1微米到15微米及/或1微米到10微米),尽管也可以使用较小或较大的半径。每个屏蔽支撑通孔结构85的最小半径可以在屏蔽支撑通孔结构85的最大半径的30%到100%的范围内。在一些实施例中,屏蔽支撑通孔结构85可以布置成二维周期阵列,例如矩形阵列或六角形阵列。在本实施例中,沿任何水平周期性方向,屏蔽支撑通孔结构85的间距可以在3微米到200微米的范围内(例如,10微米到100微米、15微米到100微米及/或15微米到60微米),尽管也可以使用较小或较大的间距。沿任何水平周期性方向,凸块连接通孔结构87与相邻的屏蔽支撑通孔结构85之间的间距可以在3微米到200微米的范围内(例如,10微米到100微米、15微米到100微米及/或15微米到60微米),尽管也可以使用较小或较大的间距。
尽管在此描述的实施例中每个金属焊垫结构48具有个别的圆形水平截面形状并且每个晶粒侧凸块结构88具有个别的圆形水平截面形状,但是本公开的发明范围明确涵盖了金属焊垫结构48及/或晶粒侧凸块结构88具有多边形水平截面形状(例如,矩形)或大体上为二维封闭曲线的截面形状的实施例。另外,金属屏蔽结构86和金属基板46中的每个开口的形状可以具有多边形水平截面形状(例如,矩形)或大体上为二维封闭曲线的截面形状。
图2A是沿着与图1B中的水平面G-G’相对应的水平面的示例性结构的第一替代配置的水平截面图。所述示例性结构的第一替代配置可以通过修改与金属通孔结构47的底表面接触的第二重分布互连结构44的形状而从图1A到图1G中的第一示例性结构得出。具体地,第二重分布互连结构44的金属线路结构部分的扩大的端部可以具有多边形的周边段部,以代替图1G所示的圆形的周边段部。具体地,与金属通孔结构47接触的第二重分布互连结构44的外周可以从金属通孔结构47的底表面的周边横向地向外偏移一横向距离,该横向距离大于对金属通孔结构47的形状进行图案化的微影制程的最大层叠公差。
图2B是沿着与图1B中的水平面C-C’相对应的水平面的示例性结构的第二替代配置的水平截面图。所述示例性结构的第二替代配置可以通过使用金属屏蔽结构86的阵列来代替围绕晶粒侧凸块结构88的单个金属屏蔽结构86而从图1A到图1G中的第一示例性结构得出。在本实施例中,金属屏蔽结构86的阵列可以是金属屏蔽结构的二维周期阵列的变型,其中在晶粒侧凸块结构88周围省略了金属屏蔽结构以提供开口或“切除”区域。金属屏蔽结构86的阵列可以在金属屏蔽结构86的相邻簇(clusters)之间具有矩形周期阵列或六角形周期阵列的周期性。在一些实施例中,每个金属屏蔽结构86可以具有矩形水平截面形状或六角形水平截面形状。每个金属屏蔽结构86连接到至少一屏蔽支撑通孔结构85。在一些实施例中,每个金属屏蔽结构86连接到单个屏蔽支撑通孔结构85。在另一些实施例中,每个金属屏蔽结构86连接到相应的屏蔽支撑通孔结构85的阵列。金属屏蔽结构86和至少一屏蔽支撑通孔结构85的每一组合可以形成为整体结构。
图2C是沿着与图1B中的水平面E-E’相对应的水平面的示例性结构的第三替代配置的水平截面图。所述示例性结构的第三替代配置可以通过使用金属基板46的阵列来代替围绕金属焊垫结构48的单个金属基板46而从图1A到图1G中的第一示例性结构得出。在本实施例中,金属基板46的阵列可以是金属基板的二维周期阵列的变型,其中在金属焊垫结构48周围省略了金属基板以提供开口或“切除”区域。金属基板46的阵列可以在金属基板46的相邻簇(clusters)之间具有矩形周期阵列或六角形周期阵列的周期性。在一些实施例中,每个金属基板46可以具有矩形水平截面形状或六角形水平截面形状。每个金属基板46接触至少一屏蔽支撑通孔结构85。在一些实施例中,每个金属基板46接触单个屏蔽支撑通孔结构85的底表面。在另一些实施例中,每个金属基板46接触相应的屏蔽支撑通孔结构85的阵列。
图2D是沿着与图1B中的水平面C-C’相对应的水平面的示例性结构的第四替代配置的水平截面图。所述示例性结构的第四替代配置可以通过使用具有网格配置的金属屏蔽结构86而从图1A到图1G中的第一示例性结构得出。除了横向地围绕晶粒侧凸块结构88中的一相应者的开口之外,金属屏蔽结构86还包括多个开口。金属屏蔽结构86中的开口可以是或可以不是周期性的。
图2E是沿着与图1B中的水平面E-E’相对应的水平面的示例性结构的第五替代配置的水平截面图。所述示例性结构的第五替代配置可以通过使用具有网格配置的金属基板46而从图1A到图1G中的第一示例性结构得出。在本实施例中,除了横向地围绕金属焊垫结构48中的一相应者的开口之外,金属基板46还包括多个开口。金属基板46中的开口可以是或可以不是周期性的。
可以通过使用图2A到图2E所示的替代配置中的一个、二个或每一个而从图1A到图1G中的示例性结构得出示例性结构的不同配置。
图3是根据本公开一些实施例的在将半导体晶粒附接到有机中介载板之后的示例性结构的垂直截面图。参照图3,至少一半导体晶粒(701、702)附接到各个有机中介载板400。每个半导体晶粒(701、702)可以通过焊料部分788接合到个别的单元中介载板区域UIA内的晶粒侧凸块结构88中的相应的子集。每个半导体晶粒(701、702)可以包括晶粒凸块结构708。在一些实施例中,晶粒凸块结构708可以包括微凸块结构的二维阵列,并且每个半导体晶粒(701、702)可以通过C2接合(即,一对微凸块之间的焊料接合)附接到晶粒侧凸块结构88。在将半导体晶粒(701、702)的晶粒凸块结构708设置在焊料部分788的阵列上方之后,可以进行使焊料部分788回焊(reflow)的C2接合制程。
所述至少一半导体晶粒(701、702)可以包括本领域中已知的任何半导体晶粒。在一些实施例中,所述至少一半导体晶粒(701、702)可以包括芯片上系统(system-on-chip,SoC)晶粒,例如应用处理器晶粒。在一些实施例中,所述至少一半导体晶粒(701、702)可以包括多个半导体晶粒(701、702)。在一些实施例中,多个半导体晶粒(701、702)可以包括第一半导体晶粒701和至少一第二半导体晶粒702。在一些实施例中,第一半导体晶粒701可以是中央处理单元晶粒,并且所述至少一第二半导体晶粒702可以包括图形处理单元晶粒。在一些实施例中,第一半导体晶粒701可以包括芯片上系统(SoC)晶粒,并且所述至少一第二半导体晶粒702可以包括至少一高频宽存储器(high bandwidth memory,HBM)晶粒,每个高频宽存储器晶粒都包括多个静态随机存取存储器晶粒的垂直堆叠,并提供根据JEDEC标准(即,JEDEC固态技术协会所定义的标准)定义的高频宽。附接到相同的有机中介载板400的半导体晶粒(701、702)的顶表面可以位于相同的水平面内。
通常,至少一半导体晶粒(701、702)可以通过至少一组焊料部分788附接到晶粒侧凸块结构88。
图4是根据本公开一些实施例的在形成扇出晶圆级封装之后的示例性结构的垂直截面图。参照图4,至少一底部填充材料部分780形成在每一组接合的焊料部分788的周围。在回焊焊料部分788之后,可通过在焊料部分788的阵列的周围注入底部填充材料来形成每个底部填充材料部分780。可以使用任何已知的底部填充材料施加方法,其可以是例如毛细力(capillary)底部填充方法、模制(molded)底部填充方法或印刷底部填充方法。在一些实施例中,多个半导体晶粒(701、702)可以附接到在每个单元中介载板区域UIA内的有机中介载板400,并且单个底部填充材料部分780可以在多个半导体晶粒(701、702)的下方连续地延伸。
根据本公开一些实施例,在底部填充材料的施加和固化的期间,金属支撑结构(86、85)和金属基板46为每个有机中介载板400内的下方的结构提供机械支撑。具体地,底部填充材料施加制程可对远端聚合物基质层60施加压力。金属支撑结构(86、85)和金属基板46的组合提供了机械支撑,以防止或减少在底部填充材料施加制程的期间远端聚合物基质层60的变形,并保持有机中介载板400的结构完整性。
环氧模塑料(epoxy molding compound,EMC)被施加到有机中介载板400和半导体晶粒(701、702)之间的间隙。环氧模塑料包括可硬化(即固化)的含环氧基的化合物,以提供具有足够刚性和机械强度的介电材料部分。环氧模塑料可以包括环氧树脂、硬化剂、二氧化硅(作为填充材料)和其他添加剂。可以以液体形式或固体形式提供环氧模塑料,取决于其粘度和流动性。液体的环氧模塑料可以提供较好的操控性、良好的流动性、较少的空隙、较好的填充效果和较少的流痕(flow marks)。固体的环氧模塑料可以减少固化收缩率、提高支撑力和减少晶粒漂移。环氧模塑料中较高的填料含量(例如,重量的85%)可以缩短成模的时间、降低模具收缩率(mold shrinkage)和减少模具翘曲。环氧模塑料中填料尺寸的均匀分布可以减少流痕,并可以提高流动性。环氧模塑料的固化温度可以低于粘合剂层301的释放(脱胶)温度。举例来说,环氧模塑料的固化温度可以在125℃到150℃的范围内。
可以在固化温度下固化环氧模塑料,以形成横向地包围每个半导体晶粒(701、702)的环氧模塑料基质(matrix)。环氧模塑料基质包括彼此横向地邻接的多个环氧模塑料晶粒框架790。每个环氧模塑料晶粒框架790位于个别的单元中介载板区域UIA内,并且横向地围绕和内埋至少一半导体晶粒(701、702)的相应集合(可以是多个半导体晶粒(701、702))。可以通过平坦化制程(可使用化学机械平坦化方法)从包括半导体晶粒(701、702)的顶表面的水平面上方去除环氧模塑料的多余部分。
图5是根据本公开一些实施例的在切割扇出晶圆级封装之后的示例性结构的垂直截面图。参照图5,将载体基板300与有机中介载板400、半导体晶粒(701、702)和环氧模塑料晶粒框架790的组件分离。粘合剂层301可以例如通过在高温下的热退火而失去活性。实施例可以包括粘合剂层301,其具有热去活性(thermally-deactivated)粘合剂材料。在粘合剂层301可以是透明的其他实施例中,粘合剂层301可以具有紫外线去活性(ultraviolet-deactivated)粘合剂材料。
可以沿着切割通道切割有机中介载板400、半导体晶粒(701、702)和环氧模塑料晶粒框架790的组件,所述切割通道是位于单元中介载板区域UIA的边界。有机中介载板400、半导体晶粒(701、702)和环氧模塑料晶粒框架790的每个切割部分包括扇出晶圆级封装(fan-out wafer-level package,FOWLP),其包括至少一半导体晶粒(701、702)(可以是多个半导体晶粒)、有机中介载板400、底部填充材料部分780以及环氧模塑料晶粒框架790。环氧模塑料晶粒框架790和有机中介载板400可以具有垂直地重合的侧壁,即,两者的侧壁位于相同的垂直面内。在扇出晶圆级封装包括多个半导体晶粒(701、702)的实施例中,底部填充材料部分780可以接触多个半导体晶粒(701、702)的侧壁。环氧模塑料晶粒框架790在扇出晶圆级封装中的所述至少一半导体晶粒(701、702)的周围连续地延伸,并横向地包围半导体晶粒(701、702)。
图6是根据本公开一些实施例的在将封装基板附接到扇出晶圆级封装之后的示例性结构的垂直截面图。参照图6,提供封装基板200。封装基板200可以是包括核心基板210的有核心(cored)封装基板,或者是不包括封装核心的无核心(coreless)封装基板。或者,封装基板200可以包括系统整合封装基板(system-integrated package substrate,SoIS),其包括重分布层及/或介电中间层、至少一内埋的中介载板(例如,硅中介载板)。这种系统整合封装基板可以包括使用焊料部分、微凸块、底部填充材料部分(例如,模制底部填充材料部分)及/或粘合膜的层到层互连(layer-to-layer interconnections)。尽管在此使用一示例性封装基板来描述本公开实施例,但是应当理解,本公开的发明范围不以任何特殊类型的封装基板为限制,并可以包括系统整合封装基板(SoIS)。
核心基板210可以包括玻璃环氧板(glass epoxy plate),其包括贯穿板孔(through-plate holes)的阵列。可以在贯穿板孔中设置包括金属材料的贯穿核心通孔结构214。每个贯穿核心通孔结构214可以或可以不包括圆柱形空心内部。可选地,介电衬层212可用于将贯穿核心通孔结构214与核心基板210电性隔离。
封装基板200可以包括板侧(board-side)表面增层电路(surface laminarcircuit,SLC)240和芯片侧表面增层电路(SLC)260。板侧表面增层电路240可以包括内埋板侧布线互连(board-side wiring interconnects)244的板侧绝缘层242。芯片侧表面增层电路260可以包括内埋芯片侧布线互连264的芯片侧绝缘层262。板侧绝缘层242和芯片侧绝缘层262可以包括光敏环氧树脂材料,其可以被微影图案化以及随后被固化。内埋板侧布线互连244和内埋芯片侧布线互连264可以包括铜,其可以通过电镀沉积在板侧绝缘层242或芯片侧绝缘层262中的图案内。板侧接合焊垫248的阵列可以电性连接到内埋板侧布线互连244,并可以配置为允许通过焊球进行接合。芯片侧接合焊垫268的阵列可以电性连接到芯片侧布线互连264,并可以配置为允许通过C4焊球进行接合。
可以将附接到有机中介载板400、至少一半导体晶粒(701、702)和环氧模塑料晶粒框架790的组件的封装侧凸块结构18的焊料部分450设置在封装基板200的芯片侧接合焊垫268的阵列上。可以进行回焊制程以使焊料部分450回焊,从而引起有机中介载板400与封装基板200之间的接合。在一些实施例中,焊料部分450可以包括C4焊球,并且有机中介载板400、至少一半导体晶粒(701、702)和环氧模塑料晶粒框架790的组件可以使用C4焊球的阵列而附接到封装基板200。可以通过施加底部填充材料并对其塑形,以在焊料部分450周围形成底部填充材料部分292。可选地,可以将例如盖结构或环结构的稳定结构294附接到有机中介载板400、至少一半导体晶粒(701、702)、环氧模塑料晶粒框架790和封装基板200的组件,以减少所述组件在后续的处理步骤的期间及/或组件的使用期间的变形。
图7是根据本公开一些实施例的在将封装基板附接到印刷电路板(PCB)之后的示例性结构的垂直截面图。参照图7,提供印刷电路板100,其包括印刷电路板基板110和印刷电路板接合焊垫180。印刷电路板基板110至少在印刷电路板基板110的一侧上包括印刷电路(未示出)。可以形成焊料接点190的阵列,以将板侧接合焊垫248的阵列接合到印刷电路板接合焊垫180的阵列。可以通过在板侧接合焊垫248的阵列与印刷电路板接合焊垫180的阵列之间设置焊球的阵列,并通过回焊焊球的阵列,来形成焊料接点190。可以通过施加底部填充材料并对其塑形,以在焊料接点190周围形成底部填充材料部分192。封装基板200通过焊料接点190的阵列附接到印刷电路板100。
参照图8,示出了用于形成本公开实施例的有机中介载板400的步骤的流程图。参照步骤810及图1A至图2C,在载体基板300上方沉积封装侧凸块结构18。参照步骤820及图1A至图2C,在封装侧凸块结构18上方沉积聚合物基质层(12、20)和重分布互连结构40。参照步骤830及图1A至图2C,在聚合物基质层(12、20)和重分布互连结构40上方沉积金属焊垫结构48和至少一金属基板46。参照步骤840及图1A至图2C,在金属焊垫结构48和所述至少一金属基板46上方形成晶粒侧接合结构(88、87)和至少一金属支撑结构(86、85)。晶粒侧接合结构(88、87)中的每一者包括个别的第一整体结构,其包含晶粒侧凸块结构88和电性连接到重分布互连结构40中的一相应者的凸块连接通孔结构87。所述至少一金属支撑结构(86、85)中的每一者横向地围绕晶粒侧接合结构(88、87)中的至少一者,并且包括个别的第二整体结构,其包含金属屏蔽结构86和至少一屏蔽支撑通孔结构85。随后,可进行图3至图7所示的处理步骤,以形成例如接合到封装基板200及可选地进一步接合到印刷电路板100的扇出晶圆级封装(FOWLP)的半导体结构。
参照图1A至图8并根据本公开各种实施例,提供一种芯片封装结构,其包括有机中介载板400和附接到有机中介载板400的至少一半导体晶粒(701、702)。有机中介载板400包括:多个聚合物基质层(12、20、60),多个内埋重分布互连结构40;多个封装侧凸块结构18,位于聚合物基质层(12、20、60)的第一侧,并连接到且接触重分布互连结构40中的近端子集;多个晶粒侧凸块结构88,位于聚合物基质层(12、20、60)的第二侧,并通过相应的凸块连接通孔结构87连接到重分布互连结构40中的远端子集;至少一金属屏蔽结构86,与晶粒侧凸块结构88位于相同的水平高度,并横向地围绕晶粒侧凸块结构88中的一相应者;以及多个屏蔽支撑通孔结构85,与凸块连接通孔结构87位于相同的水平高度,并横向地围绕凸块连接通孔结构87中的一相应者。
在一些实施例中,晶粒侧凸块结构88具有与所述至少一金属屏蔽结构86相同的厚度和相同的材料组成。在一些实施例中,在一些实施例中,有机中介载板400包括至少一金属基板46,所述至少一金属基板46与屏蔽支撑通孔结构85中的至少一者的底表面接触。在一些实施例中,重分布互连结构40包括多个金属焊垫结构48,所述金属焊垫结构48与凸块连接通孔结构87中的一相应者的底表面接触,并与所述至少一金属基板46位于相同的水平高度且被所述至少一金属基板46横向地围绕。在一些实施例中,所述至少一金属基板46中的至少一者接触从屏蔽支撑通孔结构85中选择的相应的多个屏蔽支撑通孔结构85的底表面。
在一些实施例中,晶粒侧凸块结构88与凸块连接通孔结构87中的每一组合包括个别的第一整体结构,其中第一导电材料部分连续地延伸跨越相应的晶粒侧凸块结构88和相应的凸块连接通孔结构87。在一些实施例中,所述至少一金属屏蔽结构86与屏蔽支撑通孔结构85中的每一组合包括个别的第二整体结构,其中第二导电材料部分连续地延伸跨越相应的金属屏蔽结构86和相应的多个屏蔽支撑通孔结构85。在一些实施例中,晶粒侧凸块结构88与所述至少一金属屏蔽结构86具有相同的厚度和具有相同的材料组成。在一些实施例中,晶粒侧凸块结构88与所述至少一金属屏蔽结构86可具有相应的UBM层堆叠。
在一些实施例中,所述至少一半导体晶粒(701、702)通过相应的一组焊料部分788(焊料部分788的阵列)接合到晶粒侧凸块结构88。在一些实施例中,封装基板通200过另一组焊料部分450(焊料部分450的阵列)接合到封装侧凸块结构18。在一些实施例中,所述芯片封装结构还包括至少一底部填充材料部分780,位于每一组接合的焊料部分788的周围,并与所述至少一半导体晶粒(701、702)和有机中介载板400接触,其中所述至少一半导体晶粒(701、702)位于有机中介载板400的一侧,而封装基板200位于有机中介载板400的另一侧。
根据本公开另一些实施例,提供一种半导体结构,包括有机中介载板400。有机中介载板400包括:多个聚合物基质层20,多个内埋重分布互连结构40;多个封装侧凸块结构18,位于聚合物基质层20的第一侧,并连接到且接触重分布互连结构40中的近端子集;多个晶粒侧接合结构(88、87),位于聚合物基质层(12、20、60)的第二侧,并连接到重分布互连结构40中的远端子集,其中晶粒侧接合结构(88、87)中的每一者包括个别的第一整体结构,所述第一整体结构包含晶粒侧凸块结构88以及连接到重分布互连结构40中的一相应者的凸块连接通孔结构87;以及至少一金属支撑结构(86、85),横向地围绕晶粒侧接合结构(88、87)中的一相应者,其中所述至少一金属支撑结构(86、85)中的每一者包括个别的第二整体结构,所述第二整体结构包含金属屏蔽结构86以及至少一屏蔽支撑通孔结构85,其中金属屏蔽结构86与晶粒侧凸块结构88位于相同的水平高度,且屏蔽支撑通孔结构85与凸块连接通孔结构87位于相同的水平高度。
在一些实施例中,有机中介载板400包括至少一金属基板46,所述至少一金属基板46与屏蔽支撑通孔结构85的至少一者的底表面接触。在一些实施例中,每个金属基板46可接触相应的多个屏蔽支撑通孔结构85(例如,屏蔽支撑通孔结构85的阵列)的底表面。在一些实施例中,重分布互连结构40包括多个金属焊垫结构48,金属焊垫结构48与凸块连接通孔结构87中的一相应者的底表面接触,并与所述至少一金属基板46位于相同的水平高度且被所述至少一金属基板46横向地围绕。
在一些实施例中,聚合物基质层(12、20、60)中的最顶层者(例如,远端聚合物基质层60)横向地围绕并内埋凸块连接通孔结构87和屏蔽支撑通孔结构85。在一些实施例中,晶粒侧凸块结构88和金属屏蔽结构86覆盖并接触聚合物基质层(12、20、60)中的最顶层者(例如,远端聚合物基质层60)的顶表面。
根据本公开又另一些实施例,提供一种形成半导体结构的方法。所述方法包括通过以下步骤来形成有机中介载板:在载体基板上方沉积封装侧凸块结构;在封装侧凸块结构上方沉积聚合物基质层和重分布互连结构;在聚合物基质层和重分布互连结构上方沉积焊垫结构和至少一金属基板;以及在焊垫结构和所述至少一金属基板上方沉积晶粒侧接合结构和至少一金属支撑结构。其中,晶粒侧接合结构中的每一者包括个别的第一整体结构,其包含晶粒侧凸块结构以及连接到重分布互连结构中的一相应者的凸块连接通孔结构。所述至少一金属支撑结构中的每一者横向地围绕晶粒侧接合结构中的至少一者,并包括个别的第二整体结构,其包含金属屏蔽结构以及至少一屏蔽支撑通孔结构。
在一些实施例中,形成有机中介载板还包括在焊垫结构和所述至少一金属基板上方形成一额外的聚合物基质层,其中凸块连接通孔结构和所述至少一屏蔽支撑通孔结构形成为穿过所述额外的聚合物基质层。在一些实施例中,形成有机中介载板还包括:形成穿过所述额外的聚合物基质层的多个第一通孔孔穴和多个第二通孔孔穴;以及在第一通孔孔穴和第二通孔孔穴中沉积并图案化至少一金属材料,其中在第一通孔孔穴中和上方的所述至少一金属材料的多个第一图案化部分包括晶粒侧接合结构,而在第二通孔孔穴中和上方的所述至少一金属材料的多个第二图案化部分包括所述至少一金属支撑结构。在一些实施例中,所述形成半导体结构的方法还包括将至少一半导体晶粒通过至少一组焊料部分附接到晶粒侧凸块结构。在一些实施例中,所述形成半导体结构的方法还包括:将载体基板与有机中介载板分离;以及将封装基板通过一组焊料部分附接到封装侧凸块结构。
本公开实施例的各种结构和方法可用于提供一种耐应力的有机中介载板400,其在底部填充材料施加制程及/或随后的处理制程的期间变形较少。包括相应的金属屏蔽结构86和相应的屏蔽支撑通孔结构85的至少一金属支撑结构(86、85)可用于增强有机中介载板400的结构强度。
前述内文概述了许多实施例的特征,使本技术领域中具有通常知识者可以从各个方面更佳地了解本公开。本技术领域中具有通常知识者应可理解,且可轻易地以本公开为基础来设计或修饰其他制程及结构,并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。本技术领域中具有通常知识者也应了解这些相等的结构并未背离本公开的发明精神与范围。在不背离本公开的发明精神与范围的前提下,可对本公开进行各种改变、置换或修改。
Claims (16)
1.一种芯片封装结构,包括一有机中介载板以及附接到该有机中介载板的至少一半导体晶粒,其中该有机中介载板包括:
多个聚合物基质层,内埋多个重分布互连结构;
多个封装侧凸块结构,位于所述聚合物基质层的一第一侧,并连接到所述重分布互连结构中的一近端子集;
多个晶粒侧凸块结构,位于所述聚合物基质层的一第二侧,并通过相应的多个凸块连接通孔结构连接到所述重分布互连结构中的一远端子集;
至少一金属屏蔽结构,与所述晶粒侧凸块结构位于相同的水平高度,并横向地围绕所述晶粒侧凸块结构中的一相应者;
多个屏蔽支撑通孔结构,与所述凸块连接通孔结构位于相同的水平高度,并横向地围绕所述凸块连接通孔结构中的一相应者;以及
至少一金属基板,该至少一金属基板与所述屏蔽支撑通孔结构中的至少一者的一底表面接触,其中所述重分布互连结构包括多个金属焊垫结构,所述金属焊垫结构与所述凸块连接通孔结构中的一相应者的一底表面接触,并与该至少一金属基板位于相同的水平高度且被该至少一金属基板横向地围绕。
2.如权利要求1所述的芯片封装结构,其中所述晶粒侧凸块结构具有与该至少一金属屏蔽结构相同的厚度和相同的材料组成。
3.如权利要求1所述的芯片封装结构,其中该至少一金属基板中的每一者接触从所述屏蔽支撑通孔结构中选择的相应的多个屏蔽支撑通孔结构的底表面。
4.如权利要求1所述的芯片封装结构,其中所述晶粒侧凸块结构与所述凸块连接通孔结构中的每一组合包括个别的一第一整体结构,其中一第一导电材料部分连续地延伸跨越相应的一晶粒侧凸块结构和相应的一凸块连接通孔结构。
5.如权利要求4所述的芯片封装结构,其中该至少一金属屏蔽结构与所述屏蔽支撑通孔结构中的每一组合包括个别的一第二整体结构,其中一第二导电材料部分连续地延伸跨越相应的一金属屏蔽结构和相应的多个屏蔽支撑通孔结构。
6.如权利要求5所述的芯片封装结构,其中所述晶粒侧凸块结构与该至少一金属屏蔽结构具有相同的厚度和具有相同的材料组成。
7.如权利要求1所述的芯片封装结构,其中:
该至少一半导体晶粒通过相应的一组焊料部分接合到所述晶粒侧凸块结构;以及
一封装基板通过一组焊料部分接合到所述封装侧凸块结构。
8.如权利要求7所述的芯片封装结构,还包括至少一底部填充材料部分,位于每一组接合的焊料部分的周围,并与该至少一半导体晶粒和该有机中介载板接触,其中该至少一半导体晶粒位于该有机中介载板的一侧,而该封装基板位于该有机中介载板的另一侧。
9.一种半导体结构,包括一有机中介载板,该有机中介载板包括:
多个聚合物基质层,内埋多个重分布互连结构;
多个封装侧凸块结构,位于所述聚合物基质层的一第一侧,并连接到所述重分布互连结构中的一近端子集;
多个晶粒侧接合结构,位于所述聚合物基质层的一第二侧,并连接到所述重分布互连结构中的一远端子集,其中所述晶粒侧接合结构中的每一者包括个别的一第一整体结构,该第一整体结构包含一晶粒侧凸块结构以及连接到所述重分布互连结构中的一相应者的一凸块连接通孔结构;
至少一金属支撑结构,横向地围绕所述晶粒侧接合结构中的一相应者,其中该至少一金属支撑结构中的每一者包括个别的一第二整体结构,该第二整体结构包含一金属屏蔽结构以及至少一屏蔽支撑通孔结构,其中该金属屏蔽结构与所述晶粒侧凸块结构位于相同的水平高度,且所述屏蔽支撑通孔结构与所述凸块连接通孔结构位于相同的水平高度;以及
至少一金属基板,该至少一金属基板与所述屏蔽支撑通孔结构中的至少一者的一底表面接触,其中所述重分布互连结构包括多个金属焊垫结构,所述金属焊垫结构与所述凸块连接通孔结构中的一相应者的一底表面接触,并与该至少一金属基板位于相同的水平高度且被该至少一金属基板横向地围绕。
10.如权利要求9所述的半导体结构,其中所述聚合物基质层中的一最顶层者横向地围绕并内埋所述凸块连接通孔结构和该至少一屏蔽支撑通孔结构。
11.如权利要求10所述的半导体结构,其中所述晶粒侧凸块结构和所述金属屏蔽结构覆盖并接触所述聚合物基质层中的该最顶层者的一顶表面。
12.一种形成半导体结构的方法,包括通过以下步骤来形成一有机中介载板:
在一载体基板上方沉积多个封装侧凸块结构;
在所述封装侧凸块结构上方沉积多个聚合物基质层和多个重分布互连结构;
在所述聚合物基质层和所述重分布互连结构上方沉积多个焊垫结构和至少一金属基板;以及
在所述焊垫结构和该至少一金属基板上方沉积多个晶粒侧接合结构和至少一金属支撑结构,其中:
所述晶粒侧接合结构中的每一者包括个别的一第一整体结构,该第一整体结构包含一晶粒侧凸块结构以及连接到所述重分布互连结构中的一相应者的一凸块连接通孔结构;以及
该至少一金属支撑结构中的每一者横向地围绕所述晶粒侧接合结构中的至少一者,并包括个别的一第二整体结构,该第二整体结构包含一金属屏蔽结构以及至少一屏蔽支撑通孔结构。
13.如权利要求12所述的形成半导体结构的方法,其中形成该有机中介载板包括在所述焊垫结构和该至少一金属基板上方形成一额外的聚合物基质层,其中所述凸块连接通孔结构和该至少一屏蔽支撑通孔结构形成为穿过该额外的聚合物基质层。
14.如权利要求13所述的形成半导体结构的方法,其中形成该有机中介载板包括:
形成穿过该额外的聚合物基质层的多个第一通孔孔穴和多个第二通孔孔穴;以及
在所述第一通孔孔穴和所述第二通孔孔穴中沉积并图案化至少一金属材料,其中在所述第一通孔孔穴中和上方的该至少一金属材料的多个第一图案化部分包括所述晶粒侧接合结构,而在所述第二通孔孔穴中和上方的该至少一金属材料的多个第二图案化部分包括该至少一金属支撑结构。
15.如权利要求12所述的形成半导体结构的方法,还包括将至少一半导体晶粒通过至少一组焊料部分附接到所述晶粒侧凸块结构。
16.如权利要求12所述的形成半导体结构的方法,还包括:
将该载体基板与该有机中介载板分离;以及
将一封装基板通过一组焊料部分附接到所述封装侧凸块结构。
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Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20220022218A (ko) * | 2020-08-18 | 2022-02-25 | 삼성전자주식회사 | 반도체 패키지 및 반도체 패키지의 제조 방법 |
US11574891B2 (en) * | 2021-01-26 | 2023-02-07 | Nanya Technology Corporation | Semiconductor device with heat dissipation unit and method for fabricating the same |
WO2023179496A1 (en) * | 2022-03-25 | 2023-09-28 | Mediatek Inc. | Redistribution layer structure for high-density semiconductor package assembly |
CN117747560B (zh) * | 2024-02-19 | 2024-05-14 | 成都汉芯国科集成技术有限公司 | 一种基于砷化镓、氮化镓和金刚石3d封装芯片及封装方法 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW200926323A (en) * | 2007-12-14 | 2009-06-16 | Stats Chippac Ltd | Semiconductor device and method of forming interconnect structure for encapsulated die having pre-applied protective layer |
WO2016089844A1 (en) * | 2014-12-04 | 2016-06-09 | Invensas Corporation | Encapsulated integrated circuit assembly with interposer and manufacturing method thereof |
US9607967B1 (en) * | 2015-11-04 | 2017-03-28 | Inotera Memories, Inc. | Multi-chip semiconductor package with via components and method for manufacturing the same |
CN106601724A (zh) * | 2015-10-15 | 2017-04-26 | 美光科技公司 | 半导体装置 |
TWI590350B (zh) * | 2016-06-30 | 2017-07-01 | 欣興電子股份有限公司 | 線路重分佈結構的製造方法與線路重分佈結構單元 |
Family Cites Families (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8242591B2 (en) * | 2009-08-13 | 2012-08-14 | International Business Machines Corporation | Electrostatic chucking of an insulator handle substrate |
US8338945B2 (en) * | 2010-10-26 | 2012-12-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Molded chip interposer structure and methods |
US8268677B1 (en) * | 2011-03-08 | 2012-09-18 | Stats Chippac, Ltd. | Semiconductor device and method of forming shielding layer over semiconductor die mounted to TSV interposer |
US8552540B2 (en) * | 2011-05-10 | 2013-10-08 | Conexant Systems, Inc. | Wafer level package with thermal pad for higher power dissipation |
US9484319B2 (en) * | 2011-12-23 | 2016-11-01 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of forming extended semiconductor device with fan-out interconnect structure to reduce complexity of substrate |
US8741691B2 (en) * | 2012-04-20 | 2014-06-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating three dimensional integrated circuit |
US20150108621A1 (en) * | 2013-10-17 | 2015-04-23 | Eduard J. Pabst | Shielded device packages and related fabrication methods |
US10971476B2 (en) * | 2014-02-18 | 2021-04-06 | Qualcomm Incorporated | Bottom package with metal post interconnections |
US10043769B2 (en) * | 2015-06-03 | 2018-08-07 | Micron Technology, Inc. | Semiconductor devices including dummy chips |
KR101787832B1 (ko) * | 2015-10-22 | 2017-10-19 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지 |
US10872852B2 (en) * | 2016-10-12 | 2020-12-22 | Micron Technology, Inc. | Wafer level package utilizing molded interposer |
US10269728B2 (en) * | 2017-06-30 | 2019-04-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device with shielding structure for cross-talk reduction |
US11488881B2 (en) * | 2018-03-26 | 2022-11-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and method of manufacture |
US10854552B2 (en) * | 2018-06-29 | 2020-12-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and method of manufacture |
US10861782B2 (en) * | 2018-08-21 | 2020-12-08 | Micron Technology, Inc. | Redistribution layers including reinforcement structures and related semiconductor device packages, systems and methods |
US11004812B2 (en) * | 2018-09-18 | 2021-05-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package structure and method of forming the same |
US11164754B2 (en) * | 2018-09-28 | 2021-11-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fan-out packages and methods of forming the same |
US11088059B2 (en) * | 2019-06-14 | 2021-08-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package structure, RDL structure comprising redistribution layer having ground plates and signal lines and method of forming the same |
US11545423B2 (en) * | 2019-12-31 | 2023-01-03 | Powertech Technology Inc. | Package structure and manufacturing method thereof |
US11616026B2 (en) * | 2020-01-17 | 2023-03-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and method of manufacture |
US11437335B2 (en) * | 2020-02-04 | 2022-09-06 | Qualcomm Incorporated | Integrated circuit (IC) packages employing a thermal conductive package substrate with die region split, and related fabrication methods |
US11088090B1 (en) * | 2020-02-12 | 2021-08-10 | Qualcomm Incorporated | Package comprising a substrate that includes a stress buffer layer |
US11574857B2 (en) * | 2020-03-23 | 2023-02-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor package and manufacturing method thereof |
-
2020
- 2020-08-17 US US16/994,711 patent/US11282756B2/en active Active
-
2021
- 2021-07-15 CN CN202110799906.4A patent/CN113823618B/zh active Active
- 2021-07-26 TW TW110127290A patent/TWI792445B/zh active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW200926323A (en) * | 2007-12-14 | 2009-06-16 | Stats Chippac Ltd | Semiconductor device and method of forming interconnect structure for encapsulated die having pre-applied protective layer |
WO2016089844A1 (en) * | 2014-12-04 | 2016-06-09 | Invensas Corporation | Encapsulated integrated circuit assembly with interposer and manufacturing method thereof |
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US9607967B1 (en) * | 2015-11-04 | 2017-03-28 | Inotera Memories, Inc. | Multi-chip semiconductor package with via components and method for manufacturing the same |
TWI590350B (zh) * | 2016-06-30 | 2017-07-01 | 欣興電子股份有限公司 | 線路重分佈結構的製造方法與線路重分佈結構單元 |
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