TWI792445B - 晶片封裝結構、半導體結構及其形成方法 - Google Patents

晶片封裝結構、半導體結構及其形成方法 Download PDF

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TWI792445B
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李宗彥
汪金華
游明志
許佳桂
賴柏辰
林柏堯
鄭心圃
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台灣積體電路製造股份有限公司
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Abstract

一種有機中介載板，包括內埋重分佈互連結構的聚合物基質層、封裝側凸塊結構、以及通過相應的凸塊連接通孔結構連接到重分佈互連結構中的遠端子集的晶粒側凸塊結構。至少一金屬屏蔽結構可橫向地圍繞晶粒側凸塊結構中的一相應者。屏蔽支撐通孔結構可橫向地圍繞凸塊連接通孔結構中的一相應者。每個金屬屏蔽結構和屏蔽支撐通孔結構可用於減小在隨後將半導體晶粒附接到晶粒側凸塊結構的期間所施加到重分佈互連結構的機械應力。

Description

晶片封裝結構、半導體結構及其形成方法
本發明實施例係關於一種半導體製造技術，特別係有關於一種使用有機中介載板的晶片封裝結構及其形成方法。
扇出晶圓級封裝(fan-out wafer level package，FOWLP)可在半導體晶粒和封裝基板之間使用中介載板(interposer)。可接受的中介載板具有足夠的機械強度，以承受用於連接半導體晶粒和封裝基板的接合(bonding)製程。
本揭露一些實施例提供一種晶片封裝結構，包括有機中介載板(organic interposer)以及附接到有機中介載板的至少一半導體晶粒。有機中介載板包括聚合物基質層、封裝側凸塊結構、晶粒側凸塊結構、至少一金屬屏蔽結構、以及屏蔽支撐通孔(via)結構。聚合物基質層內埋重分佈互連結構。封裝側凸塊結構位於聚合物基質層的第一側，並連接到重分佈互連結構中的近端子集(proximal subset)。晶粒側凸塊結構位於聚合物基質層的第二側，並通過相應的凸塊連接通孔結構連接到重分佈互連結構中的遠端子集(distal subset)。所述至少一金屬屏蔽結構與晶粒側凸塊結構位於相同的水平高度，並橫向地圍繞晶粒側凸塊結構中的一相應者。屏蔽支撐通孔結構與凸塊連接通孔結構位於相同的水平高度，並橫向地圍繞凸塊連接通孔結構中的一相應者。
本揭露一些實施例提供一種半導體結構，包括有機中介載板。有機中介載板包括聚合物基質層、封裝側凸塊結構、晶粒側接合結構、以及至少一金屬支撐結構。聚合物基質層內埋重分佈互連結構。封裝側凸塊結構位於聚合物基質層的第一側，並連接到重分佈互連結構中的近端子集。晶粒側接合結構位於聚合物基質層的第二側，並連接到重分佈互連結構中的遠端子集。晶粒側接合結構中的每一者包括個別的第一整體(unitary)結構，其包含晶粒側凸塊結構以及連接到重分佈互連結構中的一相應者的凸塊連接通孔結構。所述至少一金屬支撐結構橫向地圍繞晶粒側接合結構中的一相應者。所述至少一金屬支撐結構中的每一者包括個別的第二整體結構，其包含金屬屏蔽結構以及至少一屏蔽支撐通孔結構。金屬屏蔽結構與晶粒側凸塊結構位於相同的水平高度，且所述至少一屏蔽支撐通孔結構與凸塊連接通孔結構位於相同的水平高度。
本揭露一些實施例提供一種形成半導體結構的方法。所述方法包括藉由以下步驟來形成有機中介載板：在載體基板上方沉積封裝側凸塊結構；在封裝側凸塊結構上方沉積聚合物基質層和重分佈互連結構；在聚合物基質層和重分佈互連結構上方沉積焊墊結構和至少一金屬基板；以及在焊墊結構和所述至少一金屬基板上方沉積晶粒側接合結構和至少一金屬支撐結構。其中，晶粒側接合結構中的每一者包括個別的第一整體結構，其包含晶粒側凸塊結構以及連接到重分佈互連結構中的一相應者的凸塊連接通孔結構。所述至少一金屬支撐結構中的每一者橫向地圍繞晶粒側接合結構中的至少一者，並包括個別的第二整體結構，其包含金屬屏蔽結構以及至少一屏蔽支撐通孔結構。
以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下描述具體的構件及其排列方式的實施例以闡述本揭露。當然，這些實施例僅作為範例，而不該以此限定本揭露的範圍。例如，在說明書中敘述了一第一特徵形成於一第二特徵之上或上方，其可能包含第一特徵與第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於第一特徵與第二特徵之間，而使得第一特徵與第二特徵可能未直接接觸的實施例。另外，在本揭露不同範例中可能使用重複的參考符號及/或標記，此重複係為了簡化與清晰的目的，並非用以限定所討論的各個實施例及/或結構之間有特定的關係。
再者，空間相關用語，例如「在…下方」、「下方」、「較低的」、「上方」、「較高的」及類似的用語，係為了便於描述圖示中一個元件或特徵與另一個(些)元件或特徵之間的關係。除了在圖式中繪示的方位外，這些空間相關用語意欲包含使用中或操作中的裝置之不同方位。設備可能被轉向不同方位(旋轉90度或其他方位)，則在此使用的空間相關詞也可依此相同解釋。除非另有明確說明，否則假定具有相同參考符號的每個元件具有相同的材料組成及具有相同厚度範圍內的厚度。
本揭露實施例涉及半導體裝置，特別是涉及包含有機中介載板(organic interposer)的晶片封裝結構及其形成方法，所述有機中介載板包括耐應力的接合結構(stress-resistant bonding structure)，其各方面將在後面做詳細描述。
總的來說，本揭露實施例的方法和結構可用於提供一種有機中介載板，所述有機中介載板可以抵抗(resistant to)在將至少一半導體晶粒附接到其上的期間可能發生的應力引起的結構破壞。具體地，在有機中介載板與半導體晶粒之間施加底部填充材料部分(underfill material portion)通常在有機中介載板上引起機械應力。這樣的施加和引起的應力可能導致有機中介載板中的重分佈互連結構的變形或破裂。根據本揭露一些實施例，由屏蔽支撐通孔(via)結構支撐的至少一金屬屏蔽結構可以形成在晶粒側凸塊結構的陣列的周圍。在將至少一半導體晶粒附接到晶粒側凸塊結構之後，在施加底部填充材料的期間以及在隨後處理包括有機中介載板和至少一半導體晶粒的組件的期間，所述至少一金屬屏蔽結構可以為下面的重分佈互連結構提供機械支撐。以下將參考附圖描述本揭露實施例的方法和結構的各個方面。
第1A圖是根據本揭露一些實施例的包括形成在載體基板上方的有機中介載板的示例性結構的垂直截面圖。第1B圖是第1A圖中的區域B的放大圖。第1C圖是沿著第1B圖中的水平面C-C’的示例性結構的部分的水平截面圖。第1D圖是沿著第1B圖中的水平面D-D’的示例性結構的部分的水平截面圖。第1E圖是沿著第1B圖中的水平面E-E’的示例性結構的部分的水平截面圖。第1F圖是沿著第1B圖中的水平面F-F’的示例性結構的部分的水平截面圖。第1G圖是沿著第1B圖中的水平面G-G’的示例性結構的部分的水平截面圖。參照第1A圖至第1G圖，根據本揭露一些實施例的示例性結構包括形成在載體基板300上方的多個有機中介載板400。每個有機中介載板400可以形成在個別的單元中介載板區域(unit interposer area)UIA內。可以在載體基板300上形成有機中介載板400的二維陣列。載體基板300可以是圓形晶圓或矩形晶圓。載體基板300的橫向尺寸(例如，圓形晶圓的直徑或矩形晶圓的邊長)可以在100毫米(mm)到500毫米的範圍內(例如，200毫米到400毫米)，儘管也可以使用較小或較大的橫向尺寸。載體基板300可以包括半導體基板、絕緣基板或導電基板。載體基板300可以是透明或不透明的。載體基板300的厚度可以足以為隨後在其上形成的有機中介載板400的陣列提供機械支撐。舉例來說，載體基板300的厚度可以在60微米(microns)到1毫米的範圍內，儘管也可以使用較小或較大的厚度。
可以將黏合劑層301施加到載體基板300的頂表面上。在一些實施例中，載體基板300可以包括例如玻璃或藍寶石的光透明材料。在本實施例中，黏合劑層301可以包括光熱轉換(light-to-heat-conversion，LTHC)層。光熱轉換層是使用旋轉塗布方法施加的溶劑型塗層。光熱轉換層可以形成將紫外線光轉換成熱的層，從而使光熱轉換層失去黏附力。或者，黏合劑層301可以包括熱分解黏合劑材料。舉例來說，黏合劑層301可以包括在高溫下分解的丙烯酸壓敏黏合劑(acrylic pressure-sensitive adhesive)。熱分解黏合劑材料的脫膠(debonding)溫度可以在150度到400度的範圍內。可在其他溫度下分解的其他合適的熱分解黏合劑材料也在本揭露的發明範圍內。
隨後可以在黏合劑層301上方形成凸塊結構。這些凸塊結構後續是用於提供與封裝基板的接合，因此在本文中被稱為封裝側凸塊結構18。封裝側凸塊結構18可以包括可接合到焊料的任何金屬材料。舉例來說，可以在黏合劑層301上方沉積凸塊下金屬(underbump metallurgy，UBM)層堆疊。可以選擇UBM層堆疊中的材料層的順序，使得後續可以將焊料部分接合到UBM層堆疊的底表面的部分。可用於UBM層堆疊的層堆疊包括但不限於Cr/Cr-Cu/Cu/Au、Cr/Cr-Cu/Cu、TiW/Cr/Cu、Ti/Ni/Au和Cr/Cu/Au的堆疊。其他合適的材料也在本揭露的發明範圍內。UBM層堆疊的厚度可以在5微米到60微米的範圍內(例如，10微米到30微米)，儘管也可以使用較小或較大的厚度。
可以在UBM層堆疊上方施加光阻層，並且可對其進行微影圖案化以形成離散的圖案化光阻材料部分的陣列。可以進行蝕刻製程以去除UBM層堆疊的未遮蔽的(unmasked)部分。蝕刻製程可以是等向性蝕刻製程或非等向性蝕刻製程。UBM層堆疊的保留部分包括封裝側凸塊結構18。在一些實施例中，封裝側凸塊結構18可以佈置成二維陣列，其可以是二維週期陣列，例如矩形週期陣列。在一些實施例中，封裝側凸塊結構18可形成為可控塌陷晶片連接(controlled collapse chip connection，C4)凸塊結構。
可以在封裝側凸塊結構18上方沉積聚合物基質層，在此稱為近端(proximal)聚合物基質層12。近端聚合物基質層12可以包括介電聚合物材料，例如聚醯亞胺(polyimide，PI)、苯並環丁烯(benzocyclobutene，BCB)或聚苯噁唑(polybenzobisoxazole，PBO)。其他合適的材料也在本揭露的發明範圍內。近端聚合物基質層12的厚度可以在4微米到60微米的範圍內，儘管也可以使用較小或較大的厚度。
隨後可以在封裝側凸塊結構18和近端聚合物基質層12上方形成重分佈互連結構40和額外的聚合物基質層。這些額外的聚合物基質層在本文中統稱為互連級(interconnect-level)聚合物基質層20。互連級聚合物基質層20可以包括複數個聚合物基質層(22、24、26)，例如第一聚合物基質層22、第二聚合物基質層24和第三聚合物基質層26。儘管在此描述的實施例中使用三個聚合物基質層(22、24、26)內埋重分佈互連結構40，但是本揭露的發明範圍明確涵蓋了互連級聚合物基質層20包括兩個、四個、五個或更多個聚合物基質層的實施例。
重分佈互連結構40包括多層重分佈互連結構40，其分別通過聚合物基質層(22、24、26)中的一相應者形成。重分佈互連結構40可以包括金屬通孔結構、金屬線路結構及/或整合式(integrated)線路和通孔結構。每個整合式線路和通孔結構包括包含一金屬線路結構和至少一金屬通孔結構的一整體結構(unitary structure)。整體結構是指單個連續結構，其中結構內的每個點可以通過僅在結構內延伸的連接線(可以是直線，也可以不是直線)連接。
在一說明性示例中，重分佈互連結構40可以包括第一重分佈互連結構42，其穿過第一聚合物基質層22及/或在第一聚合物基質層22的頂表面上而形成；第二重分佈互連結構44，其穿過第二聚合物基質層24及/或在第二聚合物基質層24的頂表面上而形成；以及第三重分佈互連結構(48、47)，其穿過第三聚合物基質層26及/或在第三聚合物基質層26的頂表面上而形成。儘管在此描述的實施例中重分佈互連結構40是內埋在三個聚合物基質層(22、24、26)中，但是本揭露的發明範圍明確涵蓋了重分佈互連結構40內埋在一個、兩個、四個或更多個聚合物基質層中的實施例。
互連級聚合物基質層20中的每一者可以包括介電聚合物材料，例如聚醯亞胺(PI)、苯並環丁烯(BCB)或聚苯噁唑(PBO)。其他合適的材料也在本揭露的發明範圍內。每個互連級聚合物基質層20的厚度可以在4微米到20微米的範圍內，儘管也可以使用較小或較大的厚度。重分佈互連結構40中的每一者包括至少一種金屬材料，例如Cu、Mo、Co、Ru、W、TiN、TaN、WN、或其組合或堆疊。其他合適的材料也在本揭露的發明範圍內。舉例來說，重分佈互連結構40中的每一者可以包括TiN層和Cu層的層堆疊。在重分佈互連結構40包括金屬線路結構的實施例中，金屬線路結構的厚度可以在2微米到20微米的範圍內，儘管也可以使用較小或較大的厚度。
位於最頂部金屬互連層的重分佈互連結構40(例如，第三重分佈互連結構(例如，參照第1B、1F和1G圖中的參考符號48和47)可以包括金屬焊墊結構48。金屬焊墊結構48可以形成在隨後要形成晶粒側凸塊結構88的區域中。在一些實施例中，金屬焊墊結構48可以形成為二維陣列。
在一些實施例中，金屬焊墊結構48可以形成為包括金屬焊墊結構48和金屬通孔結構47的個別的整體結構的焊墊部分。舉例來說，金屬焊墊結構48可以位於第三聚合物基質層26的頂表面上，並且金屬通孔結構47可以垂直地延伸穿過第三聚合物基質層26。連接到上方的金屬焊墊結構48的每個金屬通孔結構47可以與相應的下面的重分佈互連結構(可以是第二重分佈互連結構44中的一者)的頂表面接觸。在一些實施例中，如第1B圖所示，與金屬通孔結構47的底表面接觸的第二重分佈互連結構44可以具有擴大的端部，以確保金屬通孔結構47可落在第二重分佈互連結構44的頂表面上，儘管在圖案化金屬通孔結構47的期間可能發生層疊變化(overlay variations)。在一些實施例中，與金屬通孔結構47接觸的第二重分佈互連結構44的外周(outer periphery)可以從金屬通孔結構47的底表面的周邊橫向地向外偏移一橫向距離，該橫向距離大於對金屬通孔結構47的形狀進行圖案化的微影製程的最大層疊公差(overlay tolerance)。在一些實施例中，第二重分佈互連結構44的外周可以具有如第1G圖所示的圓形段部或橢圓形段部。
參考第1B圖和第1E圖，至少一金屬基板46可以形成在與金屬焊墊結構48相同的水平高度處。可以選擇每個金屬基板46的形狀，使得每個金屬基板46橫向地圍繞至少一個金屬焊墊結構48。在一些實施例中，每個金屬焊墊結構48可以形成在相應的金屬基板46中的開口內。在一些實施例中，單個金屬基板46可以包括穿過其中的多個開口，並且有機中介載板400中的每個金屬焊墊結構48可以位於單個金屬基板46中的相應開口內。或者，可以提供多個金屬基板46，並且有機中介載板400中的每個金屬焊墊結構48可以位於各個金屬基板46中的開口內。總的來說，金屬焊墊結構48和所述至少一金屬基板46可以沉積在最頂層的聚合物基質層(例如，第三聚合物基質層26)上方，所述最頂層的聚合物基質層內埋連接到金屬焊墊結構48的金屬通孔結構47。
可以在每個有機中介載板400的金屬焊墊結構48和所述至少一金屬基板46上方沉積額外的聚合物基質層。此額外的聚合物基質層在本文中被稱為遠端(distal)聚合物基質層60(顯示於第1A圖中)。遠端聚合物基質層60包括介電聚合物材料，例如聚醯亞胺(PI)、苯並環丁烯(BCB)或聚苯噁唑(PBO)。其他合適的材料也在本揭露的發明範圍內。遠端聚合物基質層60的厚度可以在4微米到60微米的範圍內(例如，8微米到30微米)，儘管也可以使用較小或較大的厚度。在本文中，近端聚合物基質層12、互連級聚合物基質層20和遠端聚合物基質層60統稱為聚合物基質層(12、20、60)。
可以在遠端聚合物基質層60上方施加光阻層，並且可對其進行微影圖案化以形成穿過其中的離散的開口。光阻層中的開口包括覆蓋金屬焊墊結構48中的一相應者的第一開口以及覆蓋所述至少一金屬基板46的第二開口。可以進行非等向性蝕刻，以將光阻層中的開口的圖案轉移到遠端聚合物基質層60。由此，形成穿過遠端聚合物基質層60的第一通孔孔穴和第二通孔孔穴。第一通孔孔穴延伸到金屬焊墊結構48中的一相應者的頂表面，並且第二通孔孔穴延伸到所述至少一金屬基板46的頂表面。
可以在第一通孔孔穴和第二通孔孔穴中以及在遠端聚合物基質層60的頂表面上方沉積至少一金屬材料。所述至少一金屬材料可以包括可接合到焊料的任何金屬材料。舉例來說，所述至少一金屬材料可以包括UBM層堆疊。可以選擇UBM層堆疊中的材料層的順序，使得後續可以將焊料部分接合到UBM層堆疊的頂表面的部分。可用於UBM層堆疊的層堆疊包括但不限於Cr/Cr-Cu/Cu/Au、Cr/Cr-Cu/Cu、TiW/Cr/Cu、Ti/Ni/Au和Cr/Cu/Au的堆疊。其他合適的材料也在本揭露的發明範圍內。UBM層堆疊的厚度可以在5微米到60微米的範圍內(例如，10微米到30微米)，儘管也可以使用較小或較大的厚度。
可以在所述至少一金屬材料上方施加光阻層，並且可對其進行微影圖案化以覆蓋在每個第一通孔孔穴上方的離散區域，以及覆蓋在第二通孔孔穴上方的連續區域或離散區域的陣列。可以進行蝕刻製程以去除所述至少一金屬材料的未遮蔽的部分。參照第1B圖到第1E圖，在第一通孔孔穴中和上方的所述至少一金屬材料的第一圖案化部分包括接合結構，其在本文中被稱為晶粒側接合結構(88、87)。在第二通孔孔穴中和上方的所述至少一金屬材料的第二圖案化部分包括至少一金屬支撐結構(86、85)。在本文中，晶粒側接合結構(88、87)和所述至少一金屬支撐結構(86、85)統稱為接合級(bonding-level)金屬結構80。
總的來說，晶粒側接合結構(88、87)和所述至少一金屬支撐結構(86、85)可以分別直接形成在金屬焊墊結構48和所述至少一金屬基板46上和上方。具體地，每個晶粒側接合結構(88、87)可以直接形成在金屬焊墊結構48上和上方，並且每個金屬支撐結構(86、85)可以直接形成在相應的金屬基板46上和上方。在一些實施例中，晶粒側接合結構(88、87)中的每一者和所述至少一金屬支撐結構(86、85)可以形成為個別的整體結構，即個別的連續結構。
在一些實施例中，晶粒側接合結構(88、87)中的每一者包括個別的第一整體結構，所述第一整體結構包含晶粒側凸塊結構88和可電性連接到重分佈互連結構40中的一相應者的凸塊連接通孔結構87。每個晶粒側凸塊結構88可以是UBM層堆疊的保留在包括遠端聚合物基質層60的頂表面的水平面上方的圖案化部分，並且每個凸塊連接通孔結構87可以是UBM層堆疊的保留在包括遠端聚合物基質層60的頂表面的水平面以下的圖案化部分。在一些實施例中，晶粒側凸塊結構88和凸塊連接通孔結構87中的每一組合包括個別的第一整體結構，其中一第一導電材料部分連續地延伸跨越相應的晶粒側凸塊結構88和相應的凸塊連接通孔結構87。
在一些實施例中，金屬支撐結構(86、85)中的每一者包括個別的第二整體結構，所述第二整體結構包含金屬屏蔽結構86和與相應的金屬基板46接觸的至少一屏蔽支撐通孔結構85。每個金屬屏蔽結構86可以是UBM層堆疊的保留在包括遠端聚合物基質層60的頂表面的水平面上方的圖案化部分，並且每個屏蔽支撐通孔結構85可以是UBM層堆疊的保留在包括遠端聚合物基質層60的頂表面的水平面以下的圖案化部分。在一些實施例中，所述至少一金屬屏蔽結構86和屏蔽支撐通孔結構85中的每一組合包括個別的第二整體結構，其中一第二導電材料部分連續地延伸跨越相應的金屬屏蔽結構86和相應的複數個屏蔽支撐通孔結構85。當對金屬屏蔽結構86施加壓力時(例如，在後續處理步驟中施加底部填充材料時)，每個屏蔽支撐通孔結構85為相應的金屬屏蔽結構86提供機械支撐。
所述至少一金屬支撐結構(86、85)中的每一者橫向地圍繞晶粒側接合結構(88、87)中的至少一者。凸塊連接通孔結構87和屏蔽支撐通孔結構85可以形成為穿過遠端聚合物基質層60。每個金屬支撐結構(86、85)圍繞晶粒側接合結構(88、87)中的一相應者。每個金屬屏蔽結構86與晶粒側凸塊結構88位於相同的水平高度，並且屏蔽支撐通孔結構85與凸塊連接通孔結構87位於相同的水平高度。
總的來說，封裝側凸塊結構18可以位於聚合物基質層(12、20、60)的第一側，並連接到且接觸重分佈互連結構40中的近端子集(proximal subset)。晶粒側接合結構(88、87)可以位於聚合物基質層(12、20、60)的第二側，並連接到且接觸重分佈互連結構40中的遠端子集(distal subset)。在一些實施例中，晶粒側凸塊結構88可以位於聚合物基質層(12、20、60)的第二側，並可以通過相應的凸塊連接通孔結構87連接到重分佈互連結構40中的遠端子集。
在每個有機中介載板400內，至少一金屬屏蔽結構86可以位於與晶粒側凸塊結構88相同的水平高度處。每個金屬屏蔽結構86橫向地圍繞至少一晶粒側凸塊結構88。在一些實施例中，金屬屏蔽結構86可以橫向地圍繞複數個晶粒側凸塊結構88。在本實施例中，每個晶粒側凸塊結構88可以位於金屬屏蔽結構86中的相應開口內。在另一些實施例中，金屬屏蔽結構86可以橫向地圍繞單個晶粒側凸塊結構88。金屬屏蔽結構86中的每個開口可以是圓形、橢圓形、多邊形或任何的平面二維封閉形狀。每個晶粒側凸塊結構88和所述至少一金屬屏蔽結構86可以具有相同的厚度和相同的材料組成。每個晶粒側凸塊結構88和所述至少一金屬屏蔽結構86可以包括具有相同的層組成的相應的UBM層堆疊。晶粒側凸塊結構88的UBM層堆疊中的每一層與所述至少一金屬屏蔽結構86的對應層可以具有相同的厚度和相同的材料組成。
屏蔽支撐通孔結構85可以位於與凸塊連接通孔結構87相同的水平高度處，並可以橫向地圍繞凸塊連接通孔結構87中的一相應者。所述至少一金屬基板46中的每一者接觸從屏蔽支撐通孔結構85中選擇的相應的複數個屏蔽支撐通孔結構85的底表面。晶粒側凸塊結構88和金屬屏蔽結構86覆蓋並接觸遠端聚合物基質層60(為聚合物基質層(12、20、60)中的最頂層)的頂表面。
每個金屬基板46接觸至少一屏蔽支撐通孔結構85的底表面，並且可以接觸相應的複數個屏蔽支撐通孔結構85的底表面。在一些實施例中，金屬基板46可以接觸佈置成二維陣列的屏蔽支撐通孔結構85的底表面，並且屏蔽支撐通孔結構85橫向地圍繞凸塊連接通孔結構87中的一相應者。遠端聚合物基質層60(為聚合物基質層(12、20、60)中的最頂層)橫向地圍繞並內埋凸塊連接通孔結構87和屏蔽支撐通孔結構85。
在一些實施例中，金屬焊墊結構48可以接觸相應的晶粒側接合結構(88、87)的底表面，並可以連接到下面的金屬通孔結構47。金屬焊墊結構48和下面的金屬通孔結構47可以形成為一體結構。下面的金屬通孔結構47可以接觸下面的金屬線路結構的頂表面，所述金屬線路結構可以是第二重分佈互連結構44或第二重分佈互連結構44的部分。在一些實施例中，金屬焊墊結構48和晶粒側凸塊結構88可以具有圓形形狀，並可以具有個別的半徑，其小於下面的金屬線路結構(可以是第二重分佈互連結構44或第二重分佈互連結構44的部分)的圓邊部分的半徑。在一些實施例中，如第1G圖所示，下面的金屬線路結構的圓邊部分可以具有鳥喙形狀，其中下面的金屬線路結構的寬度隨著與接觸金屬通孔結構47的區域的橫向距離而減小。金屬焊墊結構48和晶粒側凸塊結構88的半徑可以小於鳥喙形狀的縱向距離L_BD。在一說明性示例中，鳥喙形狀的縱向距離L_BD可以在3微米到200微米的範圍內(例如，5微米到120微米)，並且金屬焊墊結構48和晶粒側凸塊結構88的半徑可以小於縱向距離L_BD。
在一些實施例中，每個金屬焊墊結構48可以具有個別的圓形水平截面形狀，並且所述圓形水平截面形狀的半徑可以在3微米到60微米的範圍內(例如，5微米到30微米及/或5微米到20微米)，儘管也可以使用較小或較大的尺寸。每個金屬焊墊結構48可以被相應的金屬基板46圍繞，金屬基板46具有穿過其中的圓形開口。金屬基板46中的圓形開口可以與金屬焊墊結構48同心。金屬基板46與金屬焊墊結構48之間的間隙可以在1微米到20微米的範圍內，儘管也可以使用較小或較大的間隙。
在一些實施例中，每個晶粒側凸塊結構88可以具有個別的圓形水平截面形狀，並且所述圓形水平截面形狀的半徑可以在3微米到60微米的範圍內(例如，5微米到30微米及/或5微米到20微米)，儘管也可以使用較小或較大的尺寸。每個晶粒側凸塊結構88可以被相應的金屬屏蔽結構86圍繞，金屬屏蔽結構86具有穿過其中的圓形開口。金屬屏蔽結構86中的圓形開口可以與晶粒側凸塊結構88同心。金屬屏蔽結構86與晶粒側凸塊結構88之間的間隙可以在1微米到20微米的範圍內，儘管也可以使用較小或較大的間隙。通常，每個晶粒側凸塊結構88的最大橫向尺寸可以在6微米到120微米的範圍內(例如，10微米到100微米)，儘管也可以使用較小或較大的尺寸。
每個屏蔽支撐通孔結構85可以具有圓柱形狀或圓椎台(circular frustum)形狀。每個屏蔽支撐通孔結構85可以具有基本上相同的形狀。每個屏蔽支撐通孔結構85的最大半徑可以在1微米到20微米的範圍內(例如，1微米到15微米及/或1微米到10微米)，儘管也可以使用較小或較大的半徑。每個屏蔽支撐通孔結構85的最小半徑可以在屏蔽支撐通孔結構85的最大半徑的30%到100%的範圍內。在一些實施例中，屏蔽支撐通孔結構85可以佈置成二維週期陣列，例如矩形陣列或六角形陣列。在本實施例中，沿任何水平週期性方向，屏蔽支撐通孔結構85的間距可以在3微米到200微米的範圍內(例如，10微米到100微米、15微米到100微米及/或15微米到60微米)，儘管也可以使用較小或較大的間距。沿任何水平週期性方向，凸塊連接通孔結構87與相鄰的屏蔽支撐通孔結構85之間的間距可以在3微米到200微米的範圍內(例如，10微米到100微米、15微米到100微米及/或15微米到60微米)，儘管也可以使用較小或較大的間距。
儘管在此描述的實施例中每個金屬焊墊結構48具有個別的圓形水平截面形狀並且每個晶粒側凸塊結構88具有個別的圓形水平截面形狀，但是本揭露的發明範圍明確涵蓋了金屬焊墊結構48及/或晶粒側凸塊結構88具有多邊形水平截面形狀(例如，矩形)或大體上為二維封閉曲線的截面形狀的實施例。另外，金屬屏蔽結構86和金屬基板46中的每個開口的形狀可以具有多邊形水平截面形狀(例如，矩形)或大體上為二維封閉曲線的截面形狀。
第2A圖是沿著與第1B圖中的水平面G-G’相對應的水平面的示例性結構的第一替代配置的水平截面圖。所述示例性結構的第一替代配置可以藉由修改與金屬通孔結構47的底表面接觸的第二重分佈互連結構44的形狀而從第1A圖到第1G圖中的第一示例性結構得出。具體地，第二重分佈互連結構44的金屬線路結構部分的擴大的端部可以具有多邊形的周邊段部，以代替第1G圖所示的圓形的周邊段部。具體地，與金屬通孔結構47接觸的第二重分佈互連結構44的外周可以從金屬通孔結構47的底表面的周邊橫向地向外偏移一橫向距離，該橫向距離大於對金屬通孔結構47的形狀進行圖案化的微影製程的最大層疊公差。
第2B圖是沿著與第1B圖中的水平面C-C’相對應的水平面的示例性結構的第二替代配置的水平截面圖。所述示例性結構的第二替代配置可以藉由使用金屬屏蔽結構86的陣列來代替圍繞晶粒側凸塊結構88的單個金屬屏蔽結構86而從第1A圖到第1G圖中的第一示例性結構得出。在本實施例中，金屬屏蔽結構86的陣列可以是金屬屏蔽結構的二維週期陣列的變型，其中在晶粒側凸塊結構88周圍省略了金屬屏蔽結構以提供開口或”切除”區域。金屬屏蔽結構86的陣列可以在金屬屏蔽結構86的相鄰簇(clusters)之間具有矩形週期陣列或六角形週期陣列的週期性。在一些實施例中，每個金屬屏蔽結構86可以具有矩形水平截面形狀或六角形水平截面形狀。每個金屬屏蔽結構86連接到至少一屏蔽支撐通孔結構85。在一些實施例中，每個金屬屏蔽結構86連接到單個屏蔽支撐通孔結構85。在另一些實施例中，每個金屬屏蔽結構86連接到相應的屏蔽支撐通孔結構85的陣列。金屬屏蔽結構86和至少一屏蔽支撐通孔結構85的每一組合可以形成為整體結構。
第2C圖是沿著與第1B圖中的水平面E-E’相對應的水平面的示例性結構的第三替代配置的水平截面圖。所述示例性結構的第三替代配置可以藉由使用金屬基板46的陣列來代替圍繞金屬焊墊結構48的單個金屬基板46而從第1A圖到第1G圖中的第一示例性結構得出。在本實施例中，金屬基板46的陣列可以是金屬基板的二維週期陣列的變型，其中在金屬焊墊結構48周圍省略了金屬基板以提供開口或”切除”區域。金屬基板46的陣列可以在金屬基板46的相鄰簇(clusters)之間具有矩形週期陣列或六角形週期陣列的週期性。在一些實施例中，每個金屬基板46可以具有矩形水平截面形狀或六角形水平截面形狀。每個金屬基板46接觸至少一屏蔽支撐通孔結構85。在一些實施例中，每個金屬基板46接觸單個屏蔽支撐通孔結構85的底表面。在另一些實施例中，每個金屬基板46接觸相應的屏蔽支撐通孔結構85的陣列。
第2D圖是沿著與第1B圖中的水平面C-C’相對應的水平面的示例性結構的第四替代配置的水平截面圖。所述示例性結構的第四替代配置可以藉由使用具有網格配置的金屬屏蔽結構86而從第1A圖到第1G圖中的第一示例性結構得出。除了橫向地圍繞晶粒側凸塊結構88中的一相應者的開口之外，金屬屏蔽結構86還包括複數個開口。金屬屏蔽結構86中的開口可以是或可以不是週期性的。
第2E圖是沿著與第1B圖中的水平面E-E’相對應的水平面的示例性結構的第五替代配置的水平截面圖。所述示例性結構的第五替代配置可以藉由使用具有網格配置的金屬基板46而從第1A圖到第1G圖中的第一示例性結構得出。在本實施例中，除了橫向地圍繞金屬焊墊結構48中的一相應者的開口之外，金屬基板46還包括複數個開口。金屬基板46中的開口可以是或可以不是週期性的。
可以通過使用第2A圖到第2E圖所示的替代配置中的一個、二個或每一個而從第1A圖到第1G圖中的示例性結構得出示例性結構的不同配置。
第3圖是根據本揭露一些實施例的在將半導體晶粒附接到有機中介載板之後的示例性結構的垂直截面圖。參照第3圖，至少一半導體晶粒(701、702)附接到各個有機中介載板400。每個半導體晶粒(701、702)可以通過焊料部分788接合到個別的單元中介載板區域UIA內的晶粒側凸塊結構88中的相應的子集。每個半導體晶粒(701、702)可以包括晶粒凸塊結構708。在一些實施例中，晶粒凸塊結構708可以包括微凸塊結構的二維陣列，並且每個半導體晶粒(701、702)可以通過C2接合(即，一對微凸塊之間的焊料接合)附接到晶粒側凸塊結構88。在將半導體晶粒(701、702)的晶粒凸塊結構708設置在焊料部分788的陣列上方之後，可以進行使焊料部分788回焊(reflow)的C2接合製程。
所述至少一半導體晶粒(701、702)可以包括本領域中已知的任何半導體晶粒。在一些實施例中，所述至少一半導體晶粒(701、702)可以包括晶片上系統(system-on-chip，SoC)晶粒，例如應用處理器晶粒。在一些實施例中，所述至少一半導體晶粒(701、702)可以包括複數個半導體晶粒(701、702)。在一些實施例中，複數個半導體晶粒(701、702)可以包括第一半導體晶粒701和至少一第二半導體晶粒702。在一些實施例中，第一半導體晶粒701可以是中央處理單元晶粒，並且所述至少一第二半導體晶粒702可以包括圖形處理單元晶粒。在一些實施例中，第一半導體晶粒701可以包括晶片上系統(SoC)晶粒，並且所述至少一第二半導體晶粒702可以包括至少一高頻寬記憶體(high bandwidth memory，HBM)晶粒，每個高頻寬記憶體晶粒都包括多個靜態隨機存取記憶體晶粒的垂直堆疊，並提供根據JEDEC標準(即，JEDEC固態技術協會所定義的標準)定義的高頻寬。附接到相同的有機中介載板400的半導體晶粒(701、702)的頂表面可以位於相同的水平面內。
通常，至少一半導體晶粒(701、702)可以通過至少一組焊料部分788附接到晶粒側凸塊結構88。
第4圖是根據本揭露一些實施例的在形成扇出晶圓級封裝之後的示例性結構的垂直截面圖。參照第4圖，至少一底部填充材料部分780形成在每一組接合的焊料部分788的周圍。在回焊焊料部分788之後，可藉由在焊料部分788的陣列的周圍注入底部填充材料來形成每個底部填充材料部分780。可以使用任何已知的底部填充材料施加方法，其可以是例如毛細力(capillary)底部填充方法、模製(molded)底部填充方法或印刷底部填充方法。在一些實施例中，複數個半導體晶粒(701、702)可以附接到在每個單元中介載板區域UIA內的有機中介載板400，並且單個底部填充材料部分780可以在複數個半導體晶粒(701、702)的下方連續地延伸。
根據本揭露一些實施例，在底部填充材料的施加和固化的期間，金屬支撐結構(86、85)和金屬基板46為每個有機中介載板400內的下方的結構提供機械支撐。具體地，底部填充材料施加製程可對遠端聚合物基質層60施加壓力。金屬支撐結構(86、85)和金屬基板46的組合提供了機械支撐，以防止或減少在底部填充材料施加製程的期間遠端聚合物基質層60的變形，並保持有機中介載板400的結構完整性。
環氧模塑料(epoxy molding compound，EMC)被施加到有機中介載板400和半導體晶粒(701、702)之間的間隙。環氧模塑料包括可硬化(即固化)的含環氧基的化合物，以提供具有足夠剛性和機械強度的介電材料部分。環氧模塑料可以包括環氧樹脂、硬化劑、二氧化矽(作為填充材料)和其他添加劑。可以以液體形式或固體形式提供環氧模塑料，取決於其黏度和流動性。液體的環氧模塑料可以提供較好的操控性、良好的流動性、較少的空隙、較好的填充效果和較少的流痕(flow marks)。固體的環氧模塑料可以減少固化收縮率、提高支撐力和減少晶粒漂移。環氧模塑料中較高的填料含量(例如，重量的85%)可以縮短成模的時間、降低模具收縮率(mold shrinkage)和減少模具翹曲。環氧模塑料中填料尺寸的均勻分布可以減少流痕，並可以提高流動性。環氧模塑料的固化溫度可以低於黏合劑層301的釋放(脫膠)溫度。舉例來說，環氧模塑料的固化溫度可以在125°C到150°C的範圍內。
可以在固化溫度下固化環氧模塑料，以形成橫向地包圍每個半導體晶粒(701、702)的環氧模塑料基質(matrix)。環氧模塑料基質包括彼此橫向地鄰接的複數個環氧模塑料晶粒框架790。每個環氧模塑料晶粒框架790位於個別的單元中介載板區域UIA內，並且橫向地圍繞和內埋至少一半導體晶粒(701、702)的相應集合(可以是複數個半導體晶粒(701、702))。可以藉由平坦化製程(可使用化學機械平坦化方法)從包括半導體晶粒(701、702)的頂表面的水平面上方去除環氧模塑料的多餘部分。
第5圖是根據本揭露一些實施例的在切割扇出晶圓級封裝之後的示例性結構的垂直截面圖。參照第5圖，將載體基板300與有機中介載板400、半導體晶粒(701、702)和環氧模塑料晶粒框架790的組件分離。黏合劑層301可以例如通過在高溫下的熱退火而失去活性。實施例可以包括黏合劑層301，其具有熱去活性(thermally-deactivated)黏合劑材料。在黏合劑層301可以是透明的其他實施例中，黏合劑層301可以具有紫外線去活性(ultraviolet-deactivated)黏合劑材料。
可以沿著切割通道切割有機中介載板400、半導體晶粒(701、702)和環氧模塑料晶粒框架790的組件，所述切割通道是位於單元中介載板區域UIA的邊界。有機中介載板400、半導體晶粒(701、702)和環氧模塑料晶粒框架790的每個切割部分包括扇出晶圓級封裝(fan-out wafer-level package，FOWLP)，其包括至少一半導體晶粒(701、702)(可以是複數個半導體晶粒)、有機中介載板400、底部填充材料部分780以及環氧模塑料晶粒框架790。環氧模塑料晶粒框架790和有機中介載板400可以具有垂直地重合的側壁，即，兩者的側壁位於相同的垂直面內。在扇出晶圓級封裝包括複數個半導體晶粒(701、702)的實施例中，底部填充材料部分780可以接觸複數個半導體晶粒(701、702)的側壁。環氧模塑料晶粒框架790在扇出晶圓級封裝中的所述至少一半導體晶粒(701、702)的周圍連續地延伸，並橫向地包圍半導體晶粒(701、702)。
第6圖是根據本揭露一些實施例的在將封裝基板附接到扇出晶圓級封裝之後的示例性結構的垂直截面圖。參照第6圖，提供封裝基板200。封裝基板200可以是包括核心基板210的有核心(cored)封裝基板，或者是不包括封裝核心的無核心(coreless)封裝基板。或者，封裝基板200可以包括系統整合封裝基板(system-integrated package substrate，SoIS)，其包括重分佈層及/或介電中間層、至少一內埋的中介載板(例如，矽中介載板)。這種系統整合封裝基板可以包括使用焊料部分、微凸塊、底部填充材料部分(例如，模製底部填充材料部分)及/或黏合膜的層到層互連(layer-to-layer interconnections)。儘管在此使用一示例性封裝基板來描述本揭露實施例，但是應當理解，本揭露的發明範圍不以任何特殊類型的封裝基板為限制，並可以包括系統整合封裝基板(SoIS)。
核心基板210可以包括玻璃環氧板(glass epoxy plate)，其包括貫穿板孔(through-plate holes)的陣列。可以在貫穿板孔中設置包括金屬材料的貫穿核心通孔結構214。每個貫穿核心通孔結構214可以或可以不包括圓柱形空心內部。可選地，介電襯層212可用於將貫穿核心通孔結構214與核心基板210電性隔離。
封裝基板200可以包括板側(board-side)表面增層電路(surface laminar circuit，SLC)240和晶片側表面增層電路(SLC)260。板側表面增層電路240可以包括內埋板側佈線互連(board-side wiring interconnects)244的板側絕緣層242。晶片側表面增層電路260可以包括內埋晶片側佈線互連264的晶片側絕緣層262。板側絕緣層242和晶片側絕緣層262可以包括光敏環氧樹脂材料，其可以被微影圖案化以及隨後被固化。內埋板側佈線互連244和內埋晶片側佈線互連264可以包括銅，其可以通過電鍍沉積在板側絕緣層242或晶片側絕緣層262中的圖案內。板側接合焊墊248的陣列可以電性連接到內埋板側佈線互連244，並可以配置為允許通過焊球進行接合。晶片側接合焊墊268的陣列可以電性連接到晶片側佈線互連264，並可以配置為允許通過C4焊球進行接合。
可以將附接到有機中介載板400、至少一半導體晶粒(701、702)和環氧模塑料晶粒框架790的組件的封裝側凸塊結構18的焊料部分450設置在封裝基板200的晶片側接合焊墊268的陣列上。可以進行回焊製程以使焊料部分450回焊，從而引起有機中介載板400與封裝基板200之間的接合。在一些實施例中，焊料部分450可以包括C4焊球，並且有機中介載板400、至少一半導體晶粒(701、702)和環氧模塑料晶粒框架790的組件可以使用C4焊球的陣列而附接到封裝基板200。可以通過施加底部填充材料並對其塑形，以在焊料部分450周圍形成底部填充材料部分292。可選地，可以將例如蓋結構或環結構的穩定結構294附接到有機中介載板400、至少一半導體晶粒(701、702)、環氧模塑料晶粒框架790和封裝基板200的組件，以減少所述組件在後續的處理步驟的期間及/或組件的使用期間的變形。
第7圖是根據本揭露一些實施例的在將封裝基板附接到印刷電路板(PCB)之後的示例性結構的垂直截面圖。參照第7圖，提供印刷電路板100，其包括印刷電路板基板110和印刷電路板接合焊墊180。印刷電路板基板110至少在印刷電路板基板110的一側上包括印刷電路(未示出)。可以形成焊料接點190的陣列，以將板側接合焊墊248的陣列接合到印刷電路板接合焊墊180的陣列。可以通過在板側接合焊墊248的陣列與印刷電路板接合焊墊180的陣列之間設置焊球的陣列，並通過回焊焊球的陣列，來形成焊料接點190。可以通過施加底部填充材料並對其塑形，以在焊料接點190周圍形成底部填充材料部分192。封裝基板200通過焊料接點190的陣列附接到印刷電路板100。
參照第8圖，示出了用於形成本揭露實施例的有機中介載板400的步驟的流程圖。參照步驟810及第1A圖至第2C圖，在載體基板300上方沉積封裝側凸塊結構18。參照步驟820及第1A圖至第2C圖，在封裝側凸塊結構18上方沉積聚合物基質層(12、20)和重分佈互連結構40。參照步驟830及第1A圖至第2C圖，在聚合物基質層(12、20)和重分佈互連結構40上方沉積金屬焊墊結構48和至少一金屬基板46。參照步驟840及第1A圖至第2C圖，在金屬焊墊結構48和所述至少一金屬基板46上方形成晶粒側接合結構(88、87)和至少一金屬支撐結構(86、85)。晶粒側接合結構(88、87)中的每一者包括個別的第一整體結構，其包含晶粒側凸塊結構88和電性連接到重分佈互連結構40中的一相應者的凸塊連接通孔結構87。所述至少一金屬支撐結構(86、85)中的每一者橫向地圍繞晶粒側接合結構(88、87)中的至少一者，並且包括個別的第二整體結構，其包含金屬屏蔽結構86和至少一屏蔽支撐通孔結構85。隨後，可進行第3圖至第7圖所示的處理步驟，以形成例如接合到封裝基板200及可選地進一步接合到印刷電路板100的扇出晶圓級封裝(FOWLP)的半導體結構。
參照第1A圖至第8圖並根據本揭露各種實施例，提供一種晶片封裝結構，其包括有機中介載板400和附接到有機中介載板400的至少一半導體晶粒(701、702)。有機中介載板400包括：複數個聚合物基質層(12、20、60)，複數個內埋重分佈互連結構40；複數個封裝側凸塊結構18，位於聚合物基質層(12、20、60)的第一側，並連接到且接觸重分佈互連結構40中的近端子集；複數個晶粒側凸塊結構88，位於聚合物基質層(12、20、60)的第二側，並通過相應的凸塊連接通孔結構87連接到重分佈互連結構40中的遠端子集；至少一金屬屏蔽結構86，與晶粒側凸塊結構88位於相同的水平高度，並橫向地圍繞晶粒側凸塊結構88中的一相應者；以及複數個屏蔽支撐通孔結構85，與凸塊連接通孔結構87位於相同的水平高度，並橫向地圍繞凸塊連接通孔結構87中的一相應者。
在一些實施例中，晶粒側凸塊結構88具有與所述至少一金屬屏蔽結構86相同的厚度和相同的材料組成。在一些實施例中，在一些實施例中，有機中介載板400包括至少一金屬基板46，所述至少一金屬基板46與屏蔽支撐通孔結構85中的至少一者的底表面接觸。在一些實施例中，重分佈互連結構40包括複數個金屬焊墊結構48，所述金屬焊墊結構48與凸塊連接通孔結構87中的一相應者的底表面接觸，並與所述至少一金屬基板46位於相同的水平高度且被所述至少一金屬基板46橫向地圍繞。在一些實施例中，所述至少一金屬基板46中的至少一者接觸從屏蔽支撐通孔結構85中選擇的相應的複數個屏蔽支撐通孔結構85的底表面。
在一些實施例中，晶粒側凸塊結構88與凸塊連接通孔結構87中的每一組合包括個別的第一整體結構，其中第一導電材料部分連續地延伸跨越相應的晶粒側凸塊結構88和相應的凸塊連接通孔結構87。在一些實施例中，所述至少一金屬屏蔽結構86與屏蔽支撐通孔結構85中的每一組合包括個別的第二整體結構，其中第二導電材料部分連續地延伸跨越相應的金屬屏蔽結構86和相應的複數個屏蔽支撐通孔結構85。在一些實施例中，晶粒側凸塊結構88與所述至少一金屬屏蔽結構86具有相同的厚度和具有相同的材料組成。在一些實施例中，晶粒側凸塊結構88與所述至少一金屬屏蔽結構86可具有相應的UBM層堆疊。
在一些實施例中，所述至少一半導體晶粒(701、702)通過相應的一組焊料部分788(焊料部分788的陣列)接合到晶粒側凸塊結構88。在一些實施例中，封裝基板通200過另一組焊料部分450(焊料部分450的陣列)接合到封裝側凸塊結構18。在一些實施例中，所述晶片封裝結構更包括至少一底部填充材料部分780，位於每一組接合的焊料部分788的周圍，並與所述至少一半導體晶粒(701、702)和有機中介載板400接觸，其中所述至少一半導體晶粒(701、702)位於有機中介載板400的一側，而封裝基板200位於有機中介載板400的另一側。
根據本揭露另一些實施例，提供一種半導體結構，包括有機中介載板400。有機中介載板400包括：複數個聚合物基質層20，複數個內埋重分佈互連結構40；複數個封裝側凸塊結構18，位於聚合物基質層20的第一側，並連接到且接觸重分佈互連結構40中的近端子集；複數個晶粒側接合結構(88、87)，位於聚合物基質層(12、20、60)的第二側，並連接到重分佈互連結構40中的遠端子集，其中晶粒側接合結構(88、87)中的每一者包括個別的第一整體結構，所述第一整體結構包含晶粒側凸塊結構88以及連接到重分佈互連結構40中的一相應者的凸塊連接通孔結構87；以及至少一金屬支撐結構(86、85)，橫向地圍繞晶粒側接合結構(88、87)中的一相應者，其中所述至少一金屬支撐結構(86、85)中的每一者包括個別的第二整體結構，所述第二整體結構包含金屬屏蔽結構86以及至少一屏蔽支撐通孔結構85，其中金屬屏蔽結構86與晶粒側凸塊結構88位於相同的水平高度，且屏蔽支撐通孔結構85與凸塊連接通孔結構87位於相同的水平高度。
在一些實施例中，有機中介載板400包括至少一金屬基板46，所述至少一金屬基板46與屏蔽支撐通孔結構85的至少一者的底表面接觸。在一些實施例中，每個金屬基板46可接觸相應的複數個屏蔽支撐通孔結構85(例如，屏蔽支撐通孔結構85的陣列)的底表面。在一些實施例中，重分佈互連結構40包括複數個金屬焊墊結構48，金屬焊墊結構48與凸塊連接通孔結構87中的一相應者的底表面接觸，並與所述至少一金屬基板46位於相同的水平高度且被所述至少一金屬基板46橫向地圍繞。
在一些實施例中，聚合物基質層(12、20、60)中的最頂層者(例如，遠端聚合物基質層60)橫向地圍繞並內埋凸塊連接通孔結構87和屏蔽支撐通孔結構85。在一些實施例中，晶粒側凸塊結構88和金屬屏蔽結構86覆蓋並接觸聚合物基質層(12、20、60)中的最頂層者(例如，遠端聚合物基質層60)的頂表面。
根據本揭露又另一些實施例，提供一種形成半導體結構的方法。所述方法包括藉由以下步驟來形成有機中介載板：在載體基板上方沉積封裝側凸塊結構；在封裝側凸塊結構上方沉積聚合物基質層和重分佈互連結構；在聚合物基質層和重分佈互連結構上方沉積焊墊結構和至少一金屬基板；以及在焊墊結構和所述至少一金屬基板上方沉積晶粒側接合結構和至少一金屬支撐結構。其中，晶粒側接合結構中的每一者包括個別的第一整體結構，其包含晶粒側凸塊結構以及連接到重分佈互連結構中的一相應者的凸塊連接通孔結構。所述至少一金屬支撐結構中的每一者橫向地圍繞晶粒側接合結構中的至少一者，並包括個別的第二整體結構，其包含金屬屏蔽結構以及至少一屏蔽支撐通孔結構。
在一些實施例中，形成有機中介載板還包括在焊墊結構和所述至少一金屬基板上方形成一額外的聚合物基質層，其中凸塊連接通孔結構和所述至少一屏蔽支撐通孔結構形成為穿過所述額外的聚合物基質層。在一些實施例中，形成有機中介載板還包括：形成穿過所述額外的聚合物基質層的複數個第一通孔孔穴和複數個第二通孔孔穴；以及在第一通孔孔穴和第二通孔孔穴中沉積並圖案化至少一金屬材料，其中在第一通孔孔穴中和上方的所述至少一金屬材料的複數個第一圖案化部分包括晶粒側接合結構，而在第二通孔孔穴中和上方的所述至少一金屬材料的複數個第二圖案化部分包括所述至少一金屬支撐結構。在一些實施例中，所述形成半導體結構的方法更包括將至少一半導體晶粒通過至少一組焊料部分附接到晶粒側凸塊結構。在一些實施例中，所述形成半導體結構的方法更包括：將載體基板與有機中介載板分離；以及將封裝基板通過一組焊料部分附接到封裝側凸塊結構。
本揭露實施例的各種結構和方法可用於提供一種耐應力的有機中介載板400，其在底部填充材料施加製程及/或隨後的處理製程的期間變形較少。包括相應的金屬屏蔽結構86和相應的屏蔽支撐通孔結構85的至少一金屬支撐結構(86、85)可用於增強有機中介載板400的結構強度。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
12:(近端)聚合物基質層 18:封裝側凸塊結構 20:(互連級)聚合物基質層 22:(第一)聚合物基質層 24:(第二)聚合物基質層 26:(第三)聚合物基質層 40:重分佈互連結構 42:第一重分佈互連結構 44:第二重分佈互連結構 46:金屬基板 47:金屬通孔結構 48:金屬焊墊結構 60:(遠端)聚合物基質層 80:接合級金屬結構 85:屏蔽支撐通孔結構 86:金屬屏蔽結構 87:凸塊連接通孔結構 88:晶粒側凸塊結構 100:印刷電路板 110:印刷電路板基板 180:印刷電路板接合焊墊 190:焊料接點 192:底部填充材料部分 200:封裝基板 210:核心基板 212:介電襯層 214:貫穿核心通孔結構 240:板側表面增層電路 242:板側絕緣層 244:內埋板側佈線互連 248:板側接合焊墊 260:晶片側表面增層電路 262:晶片側絕緣層 264:內埋晶片側佈線互連 268:晶片側接合焊墊 292:底部填充材料部分 294:穩定結構 300:載體基板 301:黏合劑層 400:有機中介載板 450:焊料部分 701:(第一)半導體晶粒 702:(第二)半導體晶粒 708:晶粒凸塊結構 780:底部填充材料部分 788:焊料部分 790:環氧模塑料晶粒框架 810, 820, 830, 840:步驟 UIA:單元中介載板區域 L_BD:縱向距離
第1A圖是根據本揭露一些實施例的包括形成在載體基板上方的有機中介載板的示例性結構的垂直截面圖。 第1B圖是第1A圖中的區域B的放大圖。 第1C圖是沿著第1B圖中的水平面C-C’的示例性結構的部分的水平截面圖。 第1D圖是沿著第1B圖中的水平面D-D’的示例性結構的部分的水平截面圖。 第1E圖是沿著第1B圖中的水平面E-E’的示例性結構的部分的水平截面圖。 第1F圖是沿著第1B圖中的水平面F-F’的示例性結構的部分的水平截面圖。 第1G圖是沿著第1B圖中的水平面G-G’的示例性結構的部分的水平截面圖。 第2A圖是沿著與第1B圖中的水平面G-G’相對應的水平面的示例性結構的第一替代配置的水平截面圖。 第2B圖是沿著與第1B圖中的水平面C-C’相對應的水平面的示例性結構的第二替代配置的水平截面圖。 第2C圖是沿著與第1B圖中的水平面E-E’相對應的水平面的示例性結構的第三替代配置的水平截面圖。 第2D圖是沿著與第1B圖中的水平面C-C’相對應的水平面的示例性結構的第四替代配置的水平截面圖。 第2E圖是沿著與第1B圖中的水平面E-E’相對應的水平面的示例性結構的第五替代配置的水平截面圖。 第3圖是根據本揭露一些實施例的在將半導體晶粒附接到有機中介載板之後的示例性結構的垂直截面圖。 第4圖是根據本揭露一些實施例的在形成扇出晶圓級封裝(FOWLP)之後的示例性結構的垂直截面圖。 第5圖是根據本揭露一些實施例的在切割扇出晶圓級封裝之後的示例性結構的垂直截面圖。 第6圖是根據本揭露一些實施例的在將封裝基板附接到扇出晶圓級封裝之後的示例性結構的垂直截面圖。 第7圖是根據本揭露一些實施例的在將封裝基板附接到印刷電路板(printed circuit board，PCB)之後的示例性結構的垂直截面圖。 第8圖是示出根據本揭露一些實施例的用於形成有機中介載板的步驟的流程圖。
44:第二重分佈互連結構
46:金屬基板
47:金屬通孔結構
48:金屬焊墊結構
85:屏蔽支撐通孔結構
86:金屬屏蔽結構
87:凸塊連接通孔結構
88:晶粒側凸塊結構

Claims (8)

  1. 一種晶片封裝結構，包括一有機中介載板以及附接到該有機中介載板的至少一半導體晶粒，其中該有機中介載板包括：複數個聚合物基質層，內埋複數個重分佈互連結構；複數個封裝側凸塊結構，位於該些聚合物基質層的一第一側，並連接到該些重分佈互連結構中的一近端子集；複數個晶粒側凸塊結構，位於該些聚合物基質層的一第二側，並通過相應的複數個凸塊連接通孔結構連接到該些重分佈互連結構中的一遠端子集；至少一金屬屏蔽結構，與該些晶粒側凸塊結構位於相同的水平高度，並橫向地圍繞該些晶粒側凸塊結構中的一相應者；複數個屏蔽支撐通孔結構，與該些凸塊連接通孔結構位於相同的水平高度，並橫向地圍繞該些凸塊連接通孔結構中的一相應者；以及至少一金屬基板，與該些屏蔽支撐通孔結構中的至少一者的一底表面接觸，其中該些重分佈互連結構包括複數個金屬焊墊結構，該些金屬焊墊結構與該些凸塊連接通孔結構中的一相應者的一底表面接觸，並與該至少一金屬基板位於相同的水平高度且被該至少一金屬基板橫向地圍繞。
  2. 如請求項1之晶片封裝結構，其中該些晶粒側凸塊結構具有與該至少一金屬屏蔽結構相同的厚度和相同的材料組成。
  3. 如請求項1之晶片封裝結構，其中該些晶粒側凸塊結構與該些凸塊連接通孔結構中的每一組合包括個別的一第一整體結構，其中一第一導電材料部分連續地延伸跨越相應的一晶粒側凸塊結構和相應的一凸塊連接通孔結構。
  4. 如請求項3之晶片封裝結構，其中該至少一金屬屏蔽結構與該些屏蔽支撐通孔結構中的每一組合包括個別的一第二整體結構，其中一第二 導電材料部分連續地延伸跨越相應的一金屬屏蔽結構和相應的複數個屏蔽支撐通孔結構。
  5. 如請求項4之晶片封裝結構，其中該些晶粒側凸塊結構與該至少一金屬屏蔽結構具有相同的厚度和具有相同的材料組成。
  6. 如請求項1之晶片封裝結構，其中：該至少一半導體晶粒通過相應的一組焊料部分接合到該些晶粒側凸塊結構；以及一封裝基板通過一組焊料部分接合到該些封裝側凸塊結構；其中該晶片封裝結構更包括至少一底部填充材料部分，位於每一組接合的焊料部分的周圍，並與該至少一半導體晶粒和該有機中介載板接觸，其中該至少一半導體晶粒位於該有機中介載板的一側，而該封裝基板位於該有機中介載板的另一側。
  7. 一種半導體結構，包括一有機中介載板，該有機中介載板包括：複數個聚合物基質層，內埋複數個重分佈互連結構；複數個封裝側凸塊結構，位於該些聚合物基質層的一第一側，並連接到該些重分佈互連結構中的一近端子集；複數個晶粒側接合結構，位於該些聚合物基質層的一第二側，並連接到該些重分佈互連結構中的一遠端子集，其中該些晶粒側接合結構中的每一者包括個別的一第一整體結構，該第一整體結構包含一晶粒側凸塊結構以及連接到該些重分佈互連結構中的一相應者的一凸塊連接通孔結構；至少一金屬支撐結構，橫向地圍繞該些晶粒側接合結構中的一相應者，其中該至少一金屬支撐結構中的每一者包括個別的一第二整體結構，該第二整體結構包含一金屬屏蔽結構以及至少一屏蔽支撐通孔結構，其中該金屬屏蔽結構與 該些晶粒側凸塊結構位於相同的水平高度，且該些屏蔽支撐通孔結構與該些凸塊連接通孔結構位於相同的水平高度；以及至少一金屬基板，與該些屏蔽支撐通孔結構中的至少一者的一底表面接觸，其中該些重分佈互連結構包括複數個金屬焊墊結構，該些金屬焊墊結構與該些凸塊連接通孔結構中的一相應者的一底表面接觸，並與該至少一金屬基板位於相同的水平高度且被該至少一金屬基板橫向地圍繞。
  8. 一種形成半導體結構的方法，包括藉由以下步驟來形成一有機中介載板：在一載體基板上方沉積複數個封裝側凸塊結構；在該些封裝側凸塊結構上方沉積複數個聚合物基質層和複數個重分佈互連結構；在該些聚合物基質層和該些重分佈互連結構上方沉積複數個焊墊結構和至少一金屬基板；以及在該些焊墊結構和該至少一金屬基板上方沉積複數個晶粒側接合結構和至少一金屬支撐結構，其中：該些晶粒側接合結構中的每一者包括個別的一第一整體結構，該第一整體結構包含一晶粒側凸塊結構以及連接到該些重分佈互連結構中的一相應者的一凸塊連接通孔結構；以及該至少一金屬支撐結構中的每一者橫向地圍繞該些晶粒側接合結構中的至少一者，並包括個別的一第二整體結構，該第二整體結構包含一金屬屏蔽結構以及至少一屏蔽支撐通孔結構。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11574891B2 (en) * 2021-01-26 2023-02-07 Nanya Technology Corporation Semiconductor device with heat dissipation unit and method for fabricating the same
WO2023179496A1 (en) * 2022-03-25 2023-09-28 Mediatek Inc. Redistribution layer structure for high-density semiconductor package assembly
CN117747560B (zh) * 2024-02-19 2024-05-14 成都汉芯国科集成技术有限公司 一种基于砷化镓、氮化镓和金刚石3d封装芯片及封装方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190006289A1 (en) * 2017-06-30 2019-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device with Shielding Structure for Cross-Talk Reduction
TW202013640A (zh) * 2018-09-18 2020-04-01 台灣積體電路製造股份有限公司 封裝結構及其形成方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7767496B2 (en) * 2007-12-14 2010-08-03 Stats Chippac, Ltd. Semiconductor device and method of forming interconnect structure for encapsulated die having pre-applied protective layer
US8242591B2 (en) * 2009-08-13 2012-08-14 International Business Machines Corporation Electrostatic chucking of an insulator handle substrate
US8338945B2 (en) * 2010-10-26 2012-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Molded chip interposer structure and methods
US8268677B1 (en) * 2011-03-08 2012-09-18 Stats Chippac, Ltd. Semiconductor device and method of forming shielding layer over semiconductor die mounted to TSV interposer
US8552540B2 (en) * 2011-05-10 2013-10-08 Conexant Systems, Inc. Wafer level package with thermal pad for higher power dissipation
US9484319B2 (en) * 2011-12-23 2016-11-01 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming extended semiconductor device with fan-out interconnect structure to reduce complexity of substrate
US8741691B2 (en) * 2012-04-20 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating three dimensional integrated circuit
US20150108621A1 (en) * 2013-10-17 2015-04-23 Eduard J. Pabst Shielded device packages and related fabrication methods
US10971476B2 (en) * 2014-02-18 2021-04-06 Qualcomm Incorporated Bottom package with metal post interconnections
US9548273B2 (en) * 2014-12-04 2017-01-17 Invensas Corporation Integrated circuit assemblies with rigid layers used for protection against mechanical thinning and for other purposes, and methods of fabricating such assemblies
US10043769B2 (en) * 2015-06-03 2018-08-07 Micron Technology, Inc. Semiconductor devices including dummy chips
US9748184B2 (en) * 2015-10-15 2017-08-29 Micron Technology, Inc. Wafer level package with TSV-less interposer
KR101787832B1 (ko) * 2015-10-22 2017-10-19 앰코 테크놀로지 코리아 주식회사 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지
US9607967B1 (en) * 2015-11-04 2017-03-28 Inotera Memories, Inc. Multi-chip semiconductor package with via components and method for manufacturing the same
TWI590350B (zh) * 2016-06-30 2017-07-01 欣興電子股份有限公司 線路重分佈結構的製造方法與線路重分佈結構單元
US10872852B2 (en) * 2016-10-12 2020-12-22 Micron Technology, Inc. Wafer level package utilizing molded interposer
US11488881B2 (en) * 2018-03-26 2022-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US10854552B2 (en) * 2018-06-29 2020-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US10861782B2 (en) * 2018-08-21 2020-12-08 Micron Technology, Inc. Redistribution layers including reinforcement structures and related semiconductor device packages, systems and methods
US11164754B2 (en) * 2018-09-28 2021-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out packages and methods of forming the same
US11088059B2 (en) * 2019-06-14 2021-08-10 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure, RDL structure comprising redistribution layer having ground plates and signal lines and method of forming the same
US11545423B2 (en) * 2019-12-31 2023-01-03 Powertech Technology Inc. Package structure and manufacturing method thereof
US11616026B2 (en) * 2020-01-17 2023-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US11437335B2 (en) * 2020-02-04 2022-09-06 Qualcomm Incorporated Integrated circuit (IC) packages employing a thermal conductive package substrate with die region split, and related fabrication methods
US11088090B1 (en) * 2020-02-12 2021-08-10 Qualcomm Incorporated Package comprising a substrate that includes a stress buffer layer
US11574857B2 (en) * 2020-03-23 2023-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and manufacturing method thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190006289A1 (en) * 2017-06-30 2019-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device with Shielding Structure for Cross-Talk Reduction
TW202013640A (zh) * 2018-09-18 2020-04-01 台灣積體電路製造股份有限公司 封裝結構及其形成方法

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