KR101787832B1 - 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지 - Google Patents

반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지 Download PDF

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KR101787832B1
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    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81417—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/81423—Magnesium [Mg] as principal constituent
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    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81439—Silver [Ag] as principal constituent
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    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81444—Gold [Au] as principal constituent
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    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81447—Copper [Cu] as principal constituent
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    • H01L2224/81463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/81464—Palladium [Pd] as principal constituent
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/92—Specific sequence of method steps
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    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
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    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
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    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1094—Thermal management, e.g. cooling
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
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    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
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Abstract

본 발명은 반도체 패키지의 크기를 줄이며 제품의 신뢰성을 향상시킬 수 있는 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지에 관한 것이다.
일례로, 웨이퍼 상에 인터포저를 형성하는 인터포저 형성 단계; 상기 인터포저 상에 적어도 하나의 보강 부재를 형성하는 보강 부재 형성 단계; 상기 인터포저와 전기적으로 연결되도록, 상기 인터포저 상에 적어도 하나의 반도체 다이를 부착하는 반도체 다이 부착 단계; 상기 반도체 다이와 상기 인터포저 사이에 언더필을 충진하는 언더필 충진 단계; 및 상기 인터포저 상에서 상기 보강 부재, 상기 반도체 다이 및 상기 언더필을 함께 인캡슐란트로 인캡슐레이션하는 인캡슐레이션 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법을 개시한다.

Description

반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지{Method for fabricating semiconductor package and semiconductor package using the same}
본 발명은 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지에 관한 것이다.
최근들어, 휴대폰, 스마트폰 등의 이동 통신용 단말기나, 태블릿 PC, MP3 플레이어, 디지털 카메라 등과 같은 소형 전자 장치들은 보다 소형화 및 경량화되고 있는 추세이다. 이러한 추세에 따라 소형 전자 장치들을 구성하는 반도체 패키지 또한 더욱 소형화 및 경량화 되어가고 있다.
한편, 이러한 반도체 패키지는, 예를 들면, 다양한 종류의 반도체 다이를 수용하고, 고밀도 재배선층을 확보하기 위해 인터포저를 이용하고 있다. 이러한 인터포저는 통상 실리콘 기판을 관통하는 실리콘 관통 전극을 포함하므로 제조 공정이 복잡할 뿐만 아니라 제조 원가가 높은 문제가 있다. 더불어, 상기 인터포저와 반도체 다이 사이 및 인터포저와 인캡슐레이션 사이의 열 팽창 계수 차이에 따른 워페이지 현상이 발생될 수 있다.
본 발명은 반도체 패키지의 크기를 줄이며 제품의 신뢰성을 향상시킬 수 있는 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지를 제공한다.
본 발명에 의한 반도체 패키지 제조 방법은 웨이퍼 상에 인터포저를 형성하는 인터포저 형성 단계; 상기 인터포저 상에 적어도 하나의 보강 부재를 형성하는 보강 부재 형성 단계; 상기 인터포저와 전기적으로 연결되도록, 상기 인터포저 상에 적어도 하나의 반도체 다이를 부착하는 반도체 다이 부착 단계; 상기 반도체 다이와 상기 인터포저 사이에 언더필을 충진하는 언더필 충진 단계; 및 상기 인터포저 상에서 상기 보강 부재, 상기 반도체 다이 및 상기 언더필을 함께 인캡슐란트로 인캡슐레이션하는 인캡슐레이션 단계를 포함하는 것을 특징으로 한다.
상기 보강 부재 형성 단계에서 상기 적어도 하나의 보강 부재는 상기 인터포저의 가장 자리를 둘러싸도록 형성되어 상기 반도체 다이가 안착될 수 있는 수용영역을 형성할 수 있다.
상기 보강 부재는 각각 분리되어 상기 수용 영역의 모서리에 형성되며, 상기 보강 부재는 제 1 보강 부재와 상기 제 1 보강 부재와 수직하게 형성된 제 2 보강 부재를 포함할 수 있다.
상기 보강 부재는 상기 제 1 보강 부재와 상기 제 2 보강 부재 사이에 위치한 제 3 보강 부재를 더 포함할 수 있다.
상기 보강 부재는 도전성 재질로 형성될 수 있다.
상기 언더필 충진 단계에서 상기 인터포저의 상면은 상기 언더필로 모두 덮이고, 상기 언더필은 상기 보강 부재의 측면에 접촉하며, 상기 보강 부재는 상기 언더필이 상기 인터포저 옆으로 흘러 내리는 것을 방지할 수 있다.
상기 인캡슐레이션 단계에서 상기 인터포저의 상면과 상기 인캡슐란트는 서로 이격될 수 있다.
상기 인캡슐레이션 단계 이후에는 상기 웨이퍼를 제거하고, 상기 인터포저의 하부에 인터포저와 전기적으로 연결되는 도전성 범프를 형성하는 도전성 범프 형성 단계와 상기 인터포저를 소잉하여 하나의 반도체 패키지로 형성하는 소잉 단계를 더 포함할 수 있다.
상기 도전성 범프 형성 단계 이후에는 상기 인캡슐란트를 감싸도록 형성되며 상기 보강 부재와 전기적으로 연결되는 차폐막을 형성하는 차폐막 형성 단계를 더 포함할 수 있다.
상기 인캡슐레이션 단계 이후에는 상기 인캡슐란트의 상면에서 상기 인터포저의 상면까지 관통하는 관통 몰드 비아(TMV)를 형성하는 관통 몰드 비아 형성 단계를 더 포함할 수 있다.
상기 관통 몰드 비아는 상기 반도체 다이와 상기 보강 부재 사이에 형성될 수 있다.
더불어, 본 발명에 의한 반도체 패키지는 인터포저; 상기 인터포저 상에 형성된 적어도 하나의 보강 부재; 상기 인터포저에 전기적으로 연결되도록 상기 인터포저 상에 형성된 적어도 하나의 반도체 다이; 상기 반도체 다이와 상기 인터포저 사이에 충진된 언더필; 및 상기 인터포저 상에서 상기 보강 부재, 상기 반도체 다이 및 상기 언더필을 인캡슐레이션하는 인캡슐란트를 포함하는 것을 특징으로 한다.
상기 보강 부재는 상기 인터포저의 가장 자리를 둘러싸도록 형성되어 상기 반도체 다이가 안착될 수 있는 수용영역을 형성할 수 있다.
상기 보강 부재는 각각 분리되어 상기 수용 영역의 모서리에 형성되며, 상기 보강 부재는 제 1 보강 부재와 상기 제 1 보강 부재와 수직하게 형성된 제 2 보강 부재를 포함할 수 있다.
상기 보강 부재는 상기 제 1 보강 부재와 상기 제 2 보강 부재 사이에 위치한 제 3 보강 부재를 더 포함할 수 있다.
상기 보강 부재는 도전성 재질로 형성될 수 있다.
상기 인터포저의 상면은 상기 언더필로 모두 덮여 상기 인터포저의 상면과 상기 인캡슐란트는 서로 이격되며, 상기 언더필은 상기 보강 부재의 측면에 접촉하고, 상기 보강 부재는 상기 언더필이 상기 인터포저 옆으로 흘러 내리는 것을 방지할 수 있다.
상기 인캡슐란트를 감싸도록 형성되며 상기 보강 부재와 전기적으로 연결된 차폐막을 더 포함할 수 있다.
상기 인캡슐란트의 상면에서 상기 인터포저의 상면까지 관통하는 관통 몰드 비아(TMV)를 더 포함하고, 상기 관통 몰드 비아는 상기 반도체 다이와 상기 보강 부재 사이에 형성될 수 있다.
상기 인터포저의 하부에 형성되며, 상기 인터포저와 전기적으로 연결된 도전성 범프를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지는 인터포저의 상부에 보강 부재를 형성함으로써, 인터포저와 반도체 다이 사이에 충진된 언더필이 흘러내리는 것을 방지할 수 있다. 이에 따라, 본 발명은 반도체 패키지의 사이즈를 줄일 수 있으며, 제품의 신뢰성을 향상시킬 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지는 인터포저의 상부에 보강 부재 및 언더필이 형성됨으로써, 인터포저와 반도체 다이 사이 및 인터포저와 인캡슐란트 사이의 열팽창 계수 차이에 따른 워페이지 현상을 줄일 수 있다. 이에 따라, 본 발명은 제품의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법을 도시한 순서도이다.
도 2a 내지 도 2k는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지 제조 방법을 도시한 순서도이다.
도 4a 내지 도 4c는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
도 5는 본 발명에 따른 반도체 패키지 제조 방법 중 보강 부재 형성 단계의 다른 실시예를 나타낸 평면도이다.
도 6은 본 발명에 따른 반도체 패키지 제조 방법 중 보강 부재 형성 단계의 또다른 실시예를 나타낸 평면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
또한, 이하의 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및 /또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법을 도시한 순서도이다. 도 2a 내지 도 2k는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법은 인터포저 형성 단계(S1), 보강 부재 형성 단계(S2), 반도체 다이 부착 단계(S3), 언더필 충진 단계(S4), 인캡슐레이션 단계(S5), 도전성 범프 형성 단계(S6) 및 차폐막 형성 단계(S7)를 포함한다. 이하에서는 도 1의 각 단계들을 도 도 2a 내지 도 2j를 참조하여 설명하기로 한다.
상기 인터포저 형성 단계(S1)에서는 웨이퍼(10) 상에 인터포저(110)를 형성한다. 상기 인터포저(110)는, 도 2a에 도시된 바와 같이, 다층 구조의 재배선층(111)과 상기 재배선층(111)을 덮는 패시베이션층(112)을 포함하여 형성될 수 있다. 구체적으로, 도 2b에 도시된 바와 같이(여기서, 도 2b는 도 2a에 도시된 A를 확대한 확대도이다), 상기 인터포저 형성 단계(S1)에서는 상기 웨이퍼(10) 위에 제 1 재배선층(111a)을 형성하고, 상기 제 1 재배선층(111a)의 일부를 제 1 패시베이션층(112a)으로 덮는다. 그리고, 상기 제 1 재배선층(111a)과 전기적으로 연결되는 제 2 재배선층(111b)을 더 형성하고, 상기 제 2 재배선층(111b)의 일부를 제 2 패시베이션층(112b)으로 덮는다. 또한, 상기 제 2 재배선층(111b)과 전기적으로 연결되는 제 3 재배선층(111c)을 더 형성하고, 상기 제 3 재배선층(111c)의 일부를 제 3 패시베이션층(112c)으로 덮어서 인터포저(110)를 완성한다. 이때, 상기 제 3 재배선층(111c)은 상기 인터포저(110)의 상면으로 노출된다. 도면에서는 상기 재배선층(111)이 3층인 것으로 도시하였으나, 상기 재배선층(111)은 이보다 많거나 적게 형성될 수 있다. 또한, 상기 웨이퍼(10)는 실리콘(Si), 글래스(glass) 또는 메탈(metal)로 이루어질 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
상기 재배선층(111)은 구리, 알루미늄, 골드, 실버, 팔라듐 및 그 등가물 중에서 선택된 어느 하나가 무전해 도금 공정, 전해 도금 공정 및/또는 스퍼터링 공정에 의해 형성될 수 있으나, 이로서 본 발명이 한정되지 않는다. 또한, 상기 재배선층(111)의 패터닝 또는 라우팅은 통상의 포토 레지스트를 이용한 사진 식각 공정에 의해 이루어질 수 있으나, 이로서 본 발명이 한정되지 않는다.
상기 패시베이션층(112)은 폴리이미드(polyimide), 벤조사이클로부틴(Benzo Cyclo Butene), 폴리벤즈옥사졸(Poly Benz Oxazole)과 같은 폴리머 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있으나, 본 발명에서 이를 한정하지 않는다. 또한, 상기 패시베이션층(112)은 스핀 코팅(spin coating), 스프레이 코팅(spray coating), 딥 코팅(dip coating), 로드 코팅(rod coating) 및 그 등가 방법 중에서 선택된 어느 하나로 형성될 수 있으나, 본 발명에서 이를 한정하지 않는다.
더불어, 상기 인터포저(110)는 웨이퍼(10)를 제조하는 공정(FAB)에서 웨이퍼(10) 위에 재배선층(111)의 일부가 형성되어 공급되고, 패키징 공정에서 그 위에 추가로 재배선층(111)을 더 형성하여 완성될 수 있다. 따라서, 상기 인터포저(110)는 미세 선폭(100㎛ 미만) 및 파인 피치의 배선이 가능하므로, 고밀도 배선이 가능하게 된다. 이러한 형태의 인터포저(110)를 SLIM(Silicon-Less Integrated Module)이라고 한다. 또한, 상기 인터포저(110)는 웨이퍼(10)를 제조하는 공정에서 웨이퍼(10)만 공급받아, 패키징 공정에서 웨이퍼(10) 위에 재배선층(111)을 모두 형성하여 완성할 수 있다. 이러한 형태의 인터포저(110)를 SWIFT(Silicon Wafer Integrated Fan-out Technology)라고 한다. 한편, 상기 인터포저(110)는 인쇄 회로 기판(PCB)일 수도 있다.
상기 보강 부재 형성 단계(S2)에서는 상기 인터포저(110)의 상부에 보강 부재(120)를 형성한다. 도 2c에 도시된 바와 같이, 상기 보강 부재(120)는 상기 인터포저(110)의 상면과 대략 수직한 방향으로 세워진 기둥형으로 형성되며, 상기 인터포저(110)의 가장자리에 형성된다. 상기 보강 부재(120)는 전기 및 열 전도성이 우수한 도전성 금속(예를 들어, 구리(Cu) 및 그 등가물 중 선택된 어느 하나) 또는 열 전도성이 우수한 플라스틱으로 형성될 수 있다. 하지만, 본 발명에서 보강 부재(120)의 형상 및 재질을 한정하지 않음은 물론이다.
또한, 도 2d에 도시된 바와 같이, 상기 보강 부재(120)는 웨이퍼(10)를 이용한 공정 중 웨이퍼(10) 상에 매트릭스 구조로 형성될 수 있다. 특히, 상기 보강 부재(120)는 상기 웨이퍼(10)를 소잉하여 하나의 반도체 패키지를 만들기 위한 소잉 영역에 형성된다. 따라서, 상기 보강 부재(120)는 상기 인터포저(110)의 가장자리를 모두 둘러싸도록 형성되며, 후술할 반도체 다이(130)가 배치될 영역인 수용 영역(S)을 형성한다.
상기 반도체 다이 부착 단계(S3)에서는 상기 인터포저(110) 위에 반도체 다이(130)를 부착한다. 먼저, 도 2e에 도시된 바와 같이, 상기 반도체 다이 부착 단계(S3)에서는 상기 인터포저(110)의 상부로 노출된 재배선층(111)에 도전성 패드(131)를 형성한다. 따라서, 상기 도전성 패드(131)는 상기 재배선층(111)과 전기적으로 연결된다. 또한, 상기 도전성 패드(131)는 상기 인터포저 형성 단계(S1)에서 미리 형성되거나, 상기 보강 부재 형성 단계(S2)에서 보강 부재(120)와 함께 형성될 수 있다. 상기 도전성 패드(131)는 구리, 알루미늄, 골드, 실버, 팔라듐 및 그 등가물 중에서 선택된 어느 하나로 형성할 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다. 또한, 상기 도전성 패드(131)는 스퍼터링, 진공 증착, 또는 포토 리소그래피(Photo Lithography) 공법 등으로 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
다음으로, 도 2f에 도시된 바와 같이, 상기 반도체 다이 부착 단계(S3)에서는 상기 반도체 다이(130)가 상기 도전성 패드(131)에 전기적으로 접속된다. 즉, 상기 반도체 다이(130)의 범프(132)가 솔더(133)를 통하여 도전성 패드(131)에 전기적으로 접속된다. 일례로, 반도체 다이(130)는 매스 리플로우(mass reflow) 방식, 열적 압착(thermal compression) 방식 또는 레이저 본딩 방식에 의해 도전성 패드(131)에 전기적으로 접속될 수 있다. 상기 솔더(133)는 납/주석(Pb/Sn), 납없는 주석(Leadless Sn)등의 금속재료 및 그 등가물 중 선택된 어느 하나를 이용하여 형성할 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다.
또한, 상기 반도체 다이(130)는, 예를 들면, 디지털 시그널 프로세서(DSP), 마이크로프로세서, 네트워크 프로세서, 파워 매니지먼트 프로세서, 오디오 프로세서, RF 회로, 와이어리스 베이스 밴드 시스템-온-칩(SoC) 프로세서, 센서, 및 주문형 집적회로와 같은 전기적 회로를 포함할 수 있다.
상기 언더필 충진 단계(S4)에서는 상기 인터포저(110)와 상기 반도체 다이(130) 사이에 언더필(140)을 충진한다. 도 2g에 도시된 바와 같이, 상기 언더필(140)은 상기 인터포저(110)의 상면과 반도체 다이(130)의 하면 사이에 충진된 후 경화된다. 상기 언더필(140)은 반도체 패키지 제조 공정 상에서 발생되는 기계적 충격 및 부식과 같은 외부의 영향으로부터 범프 접합부를 보호한다. 여기서, 상기 언더필(140)은 에폭시, 열가소성 재료, 열경화성 재료, 폴리이미드, 폴리우레탄, 폴리머릭 재료, 필링된 에폭시, 필링된 열가소성 재료, 필링된 열경화성 재료, 필링된 폴리이미드, 필링된 폴리우레탄, 필링된 폴리머릭 재료, 플럭싱 언더필 및 그 등가물 중 선택된 어느 하나로 형성할 수 있으나, 본 발명에서, 그 재질을 한정하는 것은 아니다.
또한, 상기 언더필(140)은 인터포저(110)의 상면을 모두 덮으며, 상기 보강 부재(120)의 일 측면에 접촉되도록 충진된다. 이에 따라, 상기 언더필(140)은 상기 보강 부재(120)에 의해 인터포저(110)의 옆으로 흘러 내리지 않게 된다. 즉, 상기 보강 부재(120)는 언더필(140)이 충진될 시, 언더필(140)의 흐름을 막는 장벽(barrier) 역할을 수행할 수 있다.
더불어, 상기 언더필(140)은 인터포저(110)와 반도체 다이(130) 사이에 형성되며 인터포저(110)의 상면을 모두 덮으므로, 반도체 다이(130)와 인터포저(110) 사이 및 후술할 인캡슐란트(150)와 인터포저(110) 사이의 열팽창 계수 차이에 의한 워페이지(warpage) 현상을 방지할 수 있다.
상기 인캡슐레이션 단계(S5)에서는 상기 인터포저(110)의 상부를 인캡슐란트(150)로 인캡슐레이션한다. 도 2h에 도시된 바와 같이, 상기 인캡슐레이션 단계(S5)에서는 상기 인터포저(110)의 상부에 안착된 보강 부재(120), 반도체 다이(130) 및 언더필(140)을 인캡슐란트(150)로 인캡슐레이션한다. 상기 인캡슐란트(150)는 상기 보강 부재(120), 반도체 다이(130) 및 언더필(140)을 완전히 봉지하여 이들이 외부의 충격 및 산화로부터 손상되지 않도록 보호한다. 이러한 인캡슐란트(150)는 통상의 트랜스퍼 몰딩을 위한 열경화형 에폭시 몰딩 컴파운드, 디스펜싱을 위한 상온 경화형 글럽 탑(glop top) 및 그 등가물 중 선택된 어느 하나일 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다. 여기서, 상기 인캡슐란트(150)는 인터포저(110)의 상면과 이격되며, 직접 맞닿지 않는다.
또한, 도시하지 않았지만, 상기 인캡슐란트(150)의 상면은 일정 두께만큼 그라인딩하여 불필요한 부분을 제거할 수 있다. 여기서, 그라인딩 공정은 예를 들면 다이아몬드 그라인더 및 그 등가물을 이용하여 수행할 수 있으며, 본 발명에서 상기 그라인딩 방법을 한정하는 것은 아니다.
상기 도전성 범프 형성 단계(S6)에서는 상기 인터포저(110)의 하부에 위치한 웨이퍼(10)를 제거하고, 상기 인터포저(110)의 하부에 도전성 범프(160)를 형성한다. 먼저, 도 2i에 도시된 바와 같이, 상기 도전성 범프 형성 단계(S6)에서는 상기 인터포저(110)의 하부에 위치한 웨이퍼(10)를 제거한다. 일례로, 상기 웨이퍼(10)는 통상의 그라인딩 공정을 통하여 제거될 수 있다. 이에 따라, 상기 재배선층(111)(예를 들어, 제1재배선층)이 인터포저(110)의 하면으로 노출된다. 다음으로, 도 2j에 도시된 바와 같이, 상기 도전성 범프 형성 단계(S6)에서는 상기 인터포저(110)의 하면으로 노출된 재배선층(111)에 도전성 범프(160)를 형성한다. 물론, 상기 인터포저(110)의 하면으로 노출된 재배선층(111)에는 언더 범프 메탈(UBM)이 형성되고, 상기 언더 범프 메탈(UBM)에 도전성 범프(160)가 형성될 수 있다. 이러한 언더 범프 메탈(UBM)은 도전성 범프(160)와 재배선층(111) 사이의 직접적인 금속간 화합물이 형성되지 않도록 함으로써, 도전성 범프(160)의 보드레벨 신뢰성을 향상시킨다.
상기 도전성 범프(160)는 공융점 솔더(eutectic solder: Sn37Pb), 고융점 솔더(High lead solder: Sn95Pb), 납이 없는 솔더(lead-free solder: SnAg, SnAu, SnCu, SnZn, SnZnBi, SnAgCu, SnAgBi 등) 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있으며, 본 발명에서 이를 한정하는 것은 아니다.
이후, 도시하지 않았지만, 상기 수용 공간(S) 내에 배치된 적어도 하나의 반도체 다이(130)와 이에 대응되는 보강 부재(120)를 포함하는 하나의 단일 유닛으로 구성되도록 소잉 공정을 수행하여, 본 발명의 일 실시예에 따른 반도체 패키지(100)를 제조한다. 여기서 상기 소잉 공정은 소잉 장비(예를 들면, 다이아몬드 블레이드 또는 레이저 빔)를 통해 이루어질 수 있다.
상기 차폐막 형성 단계(S7)에서는 상기 인캡슐란트(150)의 표면에 차폐막(170)을 형성한다. 상기 차폐막 형성 단계(S7)에서는, 도 2k에 도시된 바와 같이, 상기 인캡슐란트(150)의 전체 표면을 비롯하여, 보강 부재(120)의 적어도 일부를 덮도록 차폐막(170)을 형성한다. 예를 들어, 상기 차폐막(170)은 인캡슐란트(150)의 표면에 도전성 금속 분말이 혼합된 도전성 페이스트를 스프레이 분사 방식 또는 스퍼터링 방식으로 코팅하여 형성할 수 있으나, 본 발명에서 그 재질 및 제조 방법을 한정하는 것은 아니다.
여기서, 상기 차폐막(170)이 형성될 경우, 상기 보강 부재(120)는 도전성 금속으로 형성되며, 일측이 접지에 연결되는 것이 바람직하다. 따라서, 상기 인캡슐란트(150) 내의 적어도 하나의 반도체 다이(130)에서 발생된 전자파가 차폐막(170)에 의하여 외부로 발산되지 않게 차폐되고, 또한 외부로부터 전달되어 온 전자파도 인캡슐란트(150) 내의 적어도 하나의 반도체 다이(130)로 침입되지 않게 차폐될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지 제조 방법을 도시한 순서도이다. 도 4a 내지 도 4c는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
도 3을 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법은 인터포저 형성 단계(S11), 보강 부재 형성 단계(S12), 반도체 다이 부착 단계(S13), 언더필 충진 단계(S14), 인캡슐레이션 단계(S15), 관통 몰드 비아 형성 단계(S16) 및 도전성 범프 형성 단계(S17)를 포함한다. 이하에서는 도 1의 각 단계들을 도 4a 내지 도 4c를 참조하여 설명하기로 한다.
여기에서, 상기 인터포저 형성 단계(S11), 보강 부재 형성 단계(S12), 반도체 다이 부착 단계(S13), 언더필 충진 단계(S14) 및 인캡슐레이션 단계(S15)는 도 1에 도시된 인터포저 형성 단계(S1), 보강 부재 형성 단계(S2), 반도체 다이 부착 단계(S3), 언더필 충진 단계(S4) 및 인캡슐레이션 단계(S5)와 동일하고 그에 대한 도면은 도 2a 내지 도 2h와 동일하므로, 이에 대한 상세한 설명은 생략하기로 한다.
상기 관통 몰드 비아 형성 단계(S16)에서는 상기 인캡슐란트(150)에 관통 몰드 비아(TMV:Through mold via)(280)를 형성한다. 도 4a에 도시된 바와 같이, 상기 관통 몰드 비아 형성 단계(S16)에서는 상기 인캡슐란트(150)의 상면에서 상기 인터포저(110)의 상면까지 관통하는 관통 몰드 비아(280)를 형성한다. 상기 관통 몰드 비아(280)는 반도체 다이(130)와 보강 부재(120) 사이에 형성된다. 구체적으로, 상기 관통 몰드 비아(280)는 레이저 드릴링과 같은 가공 공정에 의하여 인캡슐란트(150)를 관통하는 관통홀을 형성한 후, 관통홀의 내벽면에 걸쳐 전기 및 열 전도성이 우수한 알루미늄, 구리와 같은 열전도성 금속물질을 도금하고, 이후에, 상기 관통홀 내에 금속 페이스트와 같은 전도성 물질을 충진하여 형성된다. 이에 따라, 본 발명에 따른 반도체 패키지는 상기 관통 몰드 비아(280)를 통해 상기 인터포저(110)에서 발생한 열을 용이하게 외부로 방출할 수 있으며, 상기 관통 몰드 비아(280)의 상부에 추가적으로 반도체 다이 또는 반도체 패키지를 전기적으로 적층할 수 있다.
상기 도전성 범프 형성 단계(S17)에서는 상기 인터포저(110)의 하부에 위치한 웨이퍼(10)를 제거하고, 상기 인터포저(110)의 하부에 도전성 범프(160)를 형성한다. 먼저, 도 4b에 도시된 바와 같이, 상기 도전성 범프 형성 단계(S17)에서는 상기 인터포저(110)의 하부에 위치한 웨이퍼(10)를 제거한다. 일례로, 상기 웨이퍼(10)는 통상의 그라인딩 공정을 통하여 제거될 수 있다. 이에 따라, 상기 재배선층(111)(예를 들어, 제1재배선층)이 인터포저(110)의 하면으로 노출된다. 다음으로, 도 4c에 도시된 바와 같이, 상기 도전성 범프 형성 단계(S17)에서는 상기 인터포저(110)의 하면으로 노출된 재배선층(111)에 도전성 범프(160)를 형성한다. 물론, 상기 인터포저(110)의 하면으로 노출된 재배선층(111)에는 언더 범프 메탈(UBM)이 형성되고, 상기 언더 범프 메탈(UBM)에 도전성 범프(160)가 형성될 수 있다. 이러한 언더 범프 메탈(UBM)은 도전성 범프(160)와 재배선층(111) 사이의 직접적인 금속간 화합물이 형성되지 않도록 함으로써, 도전성 범프(160)의 보드레벨 신뢰성을 향상시킨다.
상기 도전성 범프(160)는 공융점 솔더(eutectic solder: Sn37Pb), 고융점 솔더(High lead solder: Sn95Pb), 납이 없는 솔더(lead-free solder: SnAg, SnAu, SnCu, SnZn, SnZnBi, SnAgCu, SnAgBi 등) 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있으며, 본 발명에서 이를 한정하는 것은 아니다.
이후, 도시하지 않았지만, 상기 수용 공간(S) 내에 배치된 적어도 하나의 반도체 다이(130)와 이에 대응되는 보강 부재(120)를 포함하는 하나의 단일 유닛으로 구성되도록 소잉 공정을 수행하여, 본 발명의 일 실시예에 따른 반도체 패키지(200)를 제조한다. 여기서 상기 소잉 공정은 소잉 장비(예를 들면, 다이아몬드 블레이드 또는 레이저 빔)를 통해 이루어질 수 있다.
도 5는 본 발명에 따른 반도체 패키지 제조 방법 중 보강 부재 형성 단계의 다른 실시예를 나타낸 평면도이다.
도 5를 참조하면, 보강 부재 형성 단계에서는 웨이퍼(10) 상에 보강 부재(220)를 형성한다. 상기 보강 부재(220)는 상기 웨이퍼(10)를 소잉하여 하나의 반도체 패키지를 만들기 위한 소잉 영역 중 모서리에 형성된다. 따라서, 상기 보강 부재(220)는 서로 이격된 4개의 보강 부재로 이루어질 수 있다. 상기 보강 부재(220)는 대략 ‘ㄴ’자 형태로 형성되며, 제 1 보강 부재(221) 및 상기 제 1 보강 부재(221)와 수직한 제 2 보강 부재(222)를 포함한다. 여기서, 상기 제 1 보강 부재(221)는 상기 소잉 영역 중 하나와 평행하게 형성된다. 더불어, 상기 보강 부재(220)는 서로 이격되어 형성되며, 반도체 다이가 배치될 영역인 수용 영역을 형성할 수 있다. 상기 보강 부재(220)는 상기 웨이퍼(10)를 소잉한 후, 단일 반도체 패키지의 각 모서리 영역의 인터포저의 상면을 지지하고 있으므로, 반도체 제조 공정 중 발생하는 뒤틀림이나 휨 현상(warpage)을 방지할 수 있다.
도 6은 본 발명에 따른 반도체 패키지 제조 방법 중 보강 부재 형성 단계의 또다른 실시예를 나타낸 평면도이다.
도 6을 참조하면, 보강 부재 형성 단계에서는 웨이퍼(10) 상에 보강 부재(320)를 형성한다. 상기 보강 부재(320)는 상기 웨이퍼(10)를 소잉하여 하나의 반도체 패키지를 만들기 위한 소잉 영역 중 모서리에 형성된다. 따라서, 상기 보강 부재(320)는 서로 이격된 4개의 보강 부재로 이루어질 수 있다. 상기 보강 부재(320)는 대략 화살표 형태로 형성되며, 제 1 보강 부재(321), 상기 제 1 보강 부재(321)와 수직한 제 2 보강 부재(322) 및 상기 제 1 보강 부재(321)와 제 2 보강 부재(322) 사이에 위치한 제 3 보강 부재(323)를 포함한다. 여기서, 상기 제 1 보강 부재(321)는 상기 소잉 영역 중 하나와 평행하게 형성된다. 더불어, 상기 보강 부재(320)는 서로 이격되어 형성되며, 반도체 다이가 배치될 영역인 수용 영역(S)을 형성할 수 있다. 상기 보강 부재(320)는 상기 웨이퍼(10)를 소잉한 후, 단일 반도체 패키지의 각 모서리 영역의 인터포저의 상면을 지지하고 있으므로, 반도체 제조 공정 중 발생하는 뒤틀림이나 휨 현상(warpage)을 방지할 수 있다.
이상에서 설명한 것은 본 발명에 의한 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
10: 웨이퍼 100: 반도체 패키지
110: 인터포저 111: 재배선층
112: 패시베이션층 120: 보강 부재
130: 반도체 다이 140: 언더필
150: 인캡슐란트 160: 도전성 범프
170: 차폐막

Claims (20)

  1. 웨이퍼 상에 인터포저를 형성하는 인터포저 형성 단계;
    상기 인터포저 상에 적어도 하나의 보강 부재를 형성하여, 반도체 다이가 안착될 수 있는 수용 영역을 형성하는 보강 부재 형성 단계;
    상기 인터포저와 전기적으로 연결되도록, 상기 인터포저 상에 적어도 하나의 반도체 다이를 부착하는 반도체 다이 부착 단계;
    상기 반도체 다이와 상기 인터포저 사이에 언더필을 충진하는 언더필 충진 단계; 및
    상기 인터포저 상에서 상기 보강 부재, 상기 반도체 다이 및 상기 언더필을 함께 인캡슐란트로 인캡슐레이션하는 인캡슐레이션 단계를 포함하고,
    상기 인캡슐레이션 단계에서 상기 인터포저의 상면과 상기 인캡슐란트는 서로 이격되며,
    상기 보강 부재는 각각 분리되어 상기 수용 영역의 모서리에 형성되며,
    상기 보강 부재는 상기 수용 영역의 모서리를 이루는 일면과 평행하게 형성된 제 1 보강 부재와 상기 제 1 보강 부재로부터 수직한 방향으로 연장되어 형성된 제 2 보강 부재를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 보강 부재는 상기 제 1 보강 부재와 상기 제 2 보강 부재 사이에 위치한 제 3 보강 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  5. 제 1 항에 있어서,
    상기 보강 부재는 도전성 재질로 형성된 것을 특징으로 하는 반도체 패키지 제조 방법.
  6. 제 1 항에 있어서,
    상기 언더필 충진 단계에서 상기 인터포저의 상면은 상기 언더필로 모두 덮이고, 상기 언더필은 상기 보강 부재의 측면에 접촉하며, 상기 보강 부재는 상기 언더필이 상기 인터포저 옆으로 흘러 내리는 것을 방지하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  7. 삭제
  8. 제 1 항에 있어서,
    상기 인캡슐레이션 단계 이후에는
    상기 웨이퍼를 제거하고, 상기 인터포저의 하부에 인터포저와 전기적으로 연결되는 도전성 범프를 형성하는 도전성 범프 형성 단계와,
    상기 인터포저를 소잉하여 하나의 반도체 패키지로 형성하는 소잉 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  9. 제 8 항에 있어서,
    상기 도전성 범프 형성 단계 이후에는 상기 인캡슐란트를 감싸도록 형성되며 상기 보강 부재와 전기적으로 연결되는 차폐막을 형성하는 차폐막 형성 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  10. 제 1 항에 있어서,
    상기 인캡슐레이션 단계 이후에는 상기 인캡슐란트의 상면에서 상기 인터포저의 상면까지 관통하는 관통 몰드 비아(TMV)를 형성하는 관통 몰드 비아 형성 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  11. 제 10 항에 있어서,
    상기 관통 몰드 비아는 상기 반도체 다이와 상기 보강 부재 사이에 형성된 것을 특징으로 하는 반도체 패키지 제조 방법.
  12. 인터포저;
    상기 인터포저 상에 형성되며, 반도체 다이가 안착될 수 있는 수용 영역을 형성하는 적어도 하나의 보강 부재;
    상기 인터포저에 전기적으로 연결되도록 상기 인터포저 상에 형성된 적어도 하나의 반도체 다이;
    상기 반도체 다이와 상기 인터포저 사이에 충진된 언더필; 및
    상기 인터포저 상에서 상기 보강 부재, 상기 반도체 다이 및 상기 언더필을 인캡슐레이션하는 인캡슐란트를 포함하고,
    상기 인터포저의 상면은 상기 언더필로 모두 덮여 상기 인터포저의 상면과 상기 인캡슐란트는 서로 이격되며,
    상기 보강 부재는 각각 분리되어 상기 수용 영역의 모서리에 형성되며,
    상기 보강 부재는 상기 수용 영역의 모서리를 이루는 일면과 평행하게 형성된 제 1 보강 부재와 상기 제 1 보강 부재로부터 수직한 방향으로 연장되게 형성된 제 2 보강 부재를 포함하는 것을 특징으로 하는 반도체 패키지.
  13. 삭제
  14. 삭제
  15. 제 12 항에 있어서,
    상기 보강 부재는 상기 제 1 보강 부재와 상기 제 2 보강 부재 사이에 위치한 제 3 보강 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  16. 제 12 항에 있어서,
    상기 보강 부재는 도전성 재질로 형성된 것을 특징으로 하는 반도체 패키지.
  17. 제 12 항에 있어서,
    상기 언더필은 상기 보강 부재의 측면에 접촉하고, 상기 보강 부재는 상기 언더필이 상기 인터포저 옆으로 흘러 내리는 것을 방지하는 것을 특징으로 하는 반도체 패키지.
  18. 제 12 항에 있어서,
    상기 인캡슐란트를 감싸도록 형성되며 상기 보강 부재와 전기적으로 연결된 차폐막을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  19. 제 12 항에 있어서,
    상기 인캡슐란트의 상면에서 상기 인터포저의 상면까지 관통하는 관통 몰드 비아(TMV)를 더 포함하고,
    상기 관통 몰드 비아는 상기 반도체 다이와 상기 보강 부재 사이에 형성된 것을 특징으로 하는 반도체 패키지.
  20. 제 12 항에 있어서,
    상기 인터포저의 하부에 형성되며, 상기 인터포저와 전기적으로 연결된 도전성 범프를 더 포함하는 것을 특징으로 하는 반도체 패키지.
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