KR20170036237A - 웨이퍼 레벨의 적층형 팬 아웃 패키지 및 그 제조 방법 - Google Patents

웨이퍼 레벨의 적층형 팬 아웃 패키지 및 그 제조 방법 Download PDF

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KR20170036237A
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김은동
이종원
최재경
오유진
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주식회사 에스에프에이반도체
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Abstract

본 발명에 따른 웨이퍼 레벨의 적층형 팬 아웃 패키지 제조 방법은 웨이퍼 상의 일면에 형성된 IO 패턴의 일부 영역에 제 1 반도체 칩을 부착하는 단계; 상기 제 1 반도체 칩 및 상기 웨이퍼의 표면에 제 1 보호막을 형성하는 단계; 상기 제 1 보호막의 상면의 일부 영역에 상기 IO 패턴 및 상기 제 1 반도체 칩과 전기적으로 도통되는 제 1 재배선(RDL, Redistribution layer)을 형성하는 단계; 상기 제 1 반도체 칩의 상면에 제 2 반도체 칩을 부착하는 단계; 상기 제 2 반도체 칩 및 상기 제 1 보호막의 상면에 제 2 보호막을 형성하는 단계; 상기 제 2 보호막의 상면의 일부 영역에 상기 제 1 재배선 및 상기 제 2 반도체 칩과 전기적으로 도통되는 제 2 재배선을 형성하는 단계 및 상기 제 2 보호막의 상면과 상기 제 2 재배선의 표면에 제 3 보호막을 형성하는 단계를 포함한다.

Description

웨이퍼 레벨의 적층형 팬 아웃 패키지 및 그 제조 방법{LAMINATED WAFER LEVEL FAN OUT PACKAGE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 웨이퍼 레벨의 적층형 팬 아웃 패키지 및 그 제조 방법에 관한 것이다.
최근 전자 산업이 급속하게 발전함에 따라, 전자소자와 회로기판 분야에서 다양한 기술들이 발전해왔다. 특히, 전자제품은 경량화, 소형화, 다기능화 및 고성능화 추세로 나아가고 있으며, 이러한 추세에 따라 집적 회로 패키징 기술이 요구되고 있다.
집적 회로 패키징은 각종 전자 회로 및 배선이 적층되어 형성된 단일 소자 및 집적 회로 등의 반도체 칩을 먼지, 습기, 전기적, 기계적 부하 등의 각종 외부 환경으로부터 보호하고, 반도체 칩의 전기적 성능을 최적화, 극대화하기 위해 리드 프레임이나 인쇄회로기판(Printed Circuit Board) 등을 이용해 메인보드로의 신호 입출력 단자를 형성하고 봉지재를 이용하여 몰딩한 것을 일컫는다.
한편, 과거에는 웨이퍼 형태의 칩을 하나하나 분리한 후 패키징 단계를 거친 다음 이를 사용하였고, 전통적으로 QFP(Quad Flat Package), CSP(Chip Scale Package), BGA(Ball Grid Array) 등의 패키징 방법이 사용되었다.
이렇게 칩을 분리하여 패키징을 하는 경우에는 각각의 칩을 개별적으로 다루어야 하므로 패터닝(Patterning) 작업 등을 수행할 때, 칩의 정렬(Align) 문제가 발생하고, 칩의 크기가 점점 작아지는 추세에 있기 때문에 개별적인 칩을 다루기 어려운 문제점도 있다.
이러한 문제점을 극복하기 위한 방법이 바로 웨이퍼 레벨 패키징(Wafer Level Packaging, WLP)이다. 웨이퍼 레벨 패키지는 칩을 웨이퍼에서 분리하지 않고 칩 전부를 대상으로 패키징을 진행하거나 각각의 칩들을 웨이퍼 형태로 재배열한 후 패키징을 진행하는 방법으로, 이러한 방법을 통해 패키징이 완성된 후 각 칩 단위로 하나씩 잘라내는 다이싱(Dicing) 공정을 거쳐 칩을 사용하는 기법이다. 이를 통해 패키징 공정이 단순해지고 패키징 후의 칩 사이즈도 소형화가 가능하게 됨으로써 PCB 보드에 실장하는 면적 또한 줄어들어 반도체 조립 공정이 획기적으로 개선되었다.
이와 같은 웨이퍼 레벨 패키지를 통해 패키지의 크기를 줄이는 것이 가능하게 되었고 최근 칩사이즈와 거의 흡사한 크기의 CSP도 개발되었다.
하지만, 최근 들어 스마트폰이나 태블릿 PC, 휴대용 게임기 등 모바일 시장이 커져감에 따라 칩 사이즈가 더 소형화될 것을 요구하고 있고 그에 반해 칩의 입출력단자(IO)개수는 줄어들지 않고 오히려 증가추세에 있기 때문에 기존의 CSP등의 팬인(Fan-in)방식의 패키지로는 이러한 요구에 부응하는 것은 한계가 있다.
종래의 CSP는 명칭과 같이 입출력을 위한 솔더볼의 배열이 칩 사이즈보다 크지 않아서 이를 팬-인 형태라고 칭했다. 하지만 최근 칩 사이즈는 점점 더 소형화되는 데 비해 성능 향상을 위해 칩의 입출력 개수는 그대로이거나 오히려 늘어나는 경우도 있으므로 이러한 팬-인 형태의 패키지로는 늘어나는 입출력단자, 즉 솔더볼의 개수를 감당할 수 없는 경우가 생겨나고 있다.
이러한 문제를 해결하기 위해 솔더볼이 배치되는 영역이 칩 사이즈보다 큰 형태의 웨이퍼 레벨 패키지가 개발되고 있는데 이를 팬-아웃 형태의 웨이퍼 레벨 패키지라고 한다.
도 1a 내지 도 1e는 종래 기술에 따른 웨이퍼 레벨 패키지를 제조하는 공정을 설명하기 위한 도면이다.
먼저, 도 1 a를 참조하면, 웨이퍼 상태에서 분리된 개개의 칩(10) 저면을 양면 접착 테이프(11)를 이용하여 캐리어 웨이퍼(혹은 몰드 프레임, 12)의 상면에 일정간격으로 부착시킨다
다음으로, 도 1b와 같이 개개의 칩(10)을 모두 한꺼번에 몰딩 컴파운드 수지(20)로 몰딩하여, 각 칩(10)의 상면 및 측면에 걸쳐 일정 두께의 몰딩 컴파운드 수지(20)로 봉지되도록 한다.
다음으로, 도 1c와 같이 캐리어 웨이퍼의 접착면에서 개개의 칩(10)을 포함하는 몰딩 컴파운드 수지(20)를 떼어내면, 개개의 칩 저면이 외부로 노출되는 상태가 되는바, 몰딩 컴파운드 수지(20)의 상면을 비롯한 저면이 고른 면이 되도록 그라인딩 공정이 진행되고, 칩 저면에 대한 크리닝 공정이 진행되도록 한다.
다음으로, 도 1d와 같이 각 칩(10)의 본딩패드로부터 몰딩 컴파운드 수지(20)의 저면의 원하는 위치까지 일종의 금속배선 라인인 재배선(30: RDL, Redistribution layer) 및 범프(40: bump)를 형성하는 과정이 진행된다.
재배선은 서로 미세한 간격(fine pitch)를 이루는 각 칩의 본딩 패드에 솔더볼 등과 같은 입출력 단자를 부착하는 경우, 입출력 단자가 서로 닿아 전기적 쇼트 현상이 발생되는 점을 해결하고자, 입출력 단자가 보다 넓은 간격으로 부착될 수 있도록 본딩패드에서 바깥쪽으로 연장된 금속 배선라인을 말한다.
이때, 상기 칩에 본딩패드를 제외한 면에 통상적으로 패시베이션 막을 형성하고, 그 위에 재배선을 도금 공정에 의하여 형성하게 되며, 다시 그 위에 수분, 각종 이물질 등이 재배선으로 침투하는 것을 차단하는 동시에 재배선간의 쇼트 현상을 방지하는 절연 패시베이션이 형성되는바, 그 구체적인 형성 과정은 생략하도록 한다.
마지막으로, 도 1e과 같이 소잉라인(몰딩 컴파운드 수지의 각 패키지 경계라인)을 따라 소잉해주는 과정이 진행됨으로써 개개의 칩(10)과 그 주변에 형성된 몰딩 컴파운드 수지(20)와 하부 재배선(30) 및 범프(40) 등을 포함하는 개개의 웨이퍼 레벨의 팬 아웃 패키지로 완성된다.
그러나, 종래기술에 따른 웨이퍼 레벨 패키지 제조 공정의 경우, 소잉된 웨이퍼 상의 낱개의 다이를 캐리어에 부착한 후 인캡슐레이션(Encapsulation) 공정을 진행하는데, 이때 인캡슐레이션 공정으로부터 범핑 공정 진행 전까지의 공정 단계가 상당히 길어 공정 리드 타임(lead time)이 길고, 이로 인한 수율의 저하 및 비용의 증가를 초래하게 된다.
또한, 종래 기술은 단일 패키지 구조로서 다양한 어플리케이션 적용에 그 한계가 있으며, 몰딩 컴파운드 수지가 웨이퍼 역할을 대신하기 때문에 범핑 공정시 팬 아웃 패키지에 휨 현상이 빈번하게 발생하고, 심할 경우에는 크랙이 발생하는 문제가 있다.
또한, 종래 기술에 따른 웨이퍼 레벨 패키지는 단일 패키지 구조로 다양한 형태의 패키지로 구성하기 어려운 문제가 있다.
이와 관련하여, 한국등록특허공보 제10-0666919호(발명의 명칭: 반도체 패키지용 접착 시트, 이를 포함하는 반도체 소자, 이를 포함하는 멀티 스택 패키지, 반도체 소자의 제조 방법 및 멀티 스택 패키지의 제조 방법)는 반도체 칩의 하면에 접착되는 접착층; 상기 접착층 내에 내장되어 상기 반도체 칩의 변형을 억제하는 변형 억제층; 및 상기 접착층 하면에 형성되는 베이스 필름을 구비하는 것을 특징으로 하는 반도체 패키지용 접착 시트를 개시하고 있다.
본 발명의 실시예는 패키징 공정에서 몰딩 공정을 생략할 수 있고, 크랙 및 휨 발생을 억제하면서 용이하게 팬 아웃 패키지 구조를 달성할 수 있는 웨이퍼 레벨의 적층형 팬 아웃 패키지 및 그 제조 방법을 제공하고자 한다.
다만, 본 실시예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제로 한정되지 않으며, 또 다른 기술적 과제들이 존재할 수 있다.
상술한 기술적 과제를 달성하기 위한 기술적 수단으로서, 본 발명의 제 1 측면은 웨이퍼 레벨의 적층형 팬 아웃 패키지 제조 방법은 웨이퍼 상의 일면에 형성된 IO 패턴의 일부 영역에 제 1 반도체 칩을 부착하는 단계; 상기 제 1 반도체 칩 및 상기 웨이퍼의 표면에 제 1 보호막을 형성하는 단계; 상기 제 1 보호막의 상면의 일부 영역에 상기 IO 패턴 및 상기 제 1 반도체 칩과 전기적으로 도통되는 제 1 재배선(RDL, Redistribution layer)을 형성하는 단계; 상기 제 1 반도체 칩의 상면에 제 2 반도체 칩을 부착하는 단계; 상기 제 2 반도체 칩 및 상기 제 1 보호막의 상면에 제 2 보호막을 형성하는 단계; 상기 제 2 보호막의 상면의 일부 영역에 상기 제 1 재배선 및 상기 제 2 반도체 칩과 전기적으로 도통되는 제 2 재배선을 형성하는 단계 및 상기 제 2 보호막의 상면과 상기 제 2 재배선의 표면에 제 3 보호막을 형성하는 단계를 포함한다.
또한, 본 발명의 제 2 측면은 제 1 측면에 따른 웨이퍼 레벨의 적층형 팬 아웃 패키지 제조 방법에 따라 제조된 웨이퍼 레벨의 적층형 팬 아웃 패키지를 제공한다.
전술한 본 발명의 과제 해결 수단 중 어느 하나에 의하면, 반도체 패키지 공정에서 몰딩 공정을 생략할 수 있어 작업시간 단축 및 수율 향상을 기대할 수 있다.
또한, 몰딩 컴파운드 수지보다 상대적으로 강도가 큰 규소(Si) 또는 글라스(glass) 웨이퍼를 사용하기 때문에 범핑 공정시 크랙 및 휨 발생을 억제하면서 용이하게 팬 아웃 패키지 구조를 제작할 수 있다.
또한, 배선 가능성(Routability)를 향상시킬 수 있으며, 다양한 패키지 구조에 적용이 가능하며 부피의 증가가 적다는 효과가 있다.
또한, 증가되는 부피가 작으며 다양한 기능을 구현 가능한 적층 구조를 통해 다양한 응용 제품에의 활용이 가능하다.
또한, 다중 구조를 위한 적층 구조시 크랙 및 휨 현상을 억제할 수 있어, 적층 공정 진행시 품질의 안정성 및 수율 향상이 가능하다.
도 1a 내지 도 1e은 종래 기술에 따른 웨이퍼 레벨 패키지를 제조하는 공정을 설명하기 위한 공정 단면도이다.
도 2a 내지 도 2K는 본 발명의 일 실시예에 따른 웨이퍼 레벨의 적층형 팬 아웃 패키지를 제조하는 공정을 설명하기 위한 공정 단면도이다.
도 3은 본 발명의 일 실시예에 따라 형성된 웨이퍼 레벨의 적층형 팬 아웃 패키지가 적용된 예시를 설명하기 위한 도면이다.
아래에서는 첨부한 도면을 참조하여 본원이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본원의 실시예를 상세히 설명한다. 그러나 본원은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본원을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
본원 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다.
본원 명세서 전체에서, 어떤 부재가 다른 부재 “상에” 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다.
본원 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다. 본원 명세서 전체에서 사용되는 정도의 용어 "약", "실질적으로" 등은 언급된 의미에 고유한 제조 및 물질 허용오차가 제시될 때 그 수치에서 또는 그 수치에 근접한 의미로 사용되고, 본원의 이해를 돕기 위해 정확하거나 절대적인 수치가 언급된 개시 내용을 비양심적인 침해자가 부당하게 이용하는 것을 방지하기 위해 사용된다. 본원 명세서 전체에서 사용되는 정도의 용어 "~(하는) 단계" 또는 "~의 단계"는 "~ 를 위한 단계"를 의미하지 않는다.
도 2a 내지 도 2K는 본 발명의 일 실시예에 따른 웨이퍼 레벨의 적층형 팬 아웃 패키지를 제조하는 공정을 설명하기 위한 공정 단면도이다.
먼저, 도 2a에 도시된 바와 같이 웨이퍼(100) 상의 일면에 UBM(Under Bump Metallurgy)과 CU를 도금하여 IO 패턴(110)을 형성한다. 이때, 웨이퍼(100)는 규소 웨이퍼(Si bare wafer) 또는 글라스(glass) 웨이퍼가 사용될 수 있으며, 이에 따라 공정시 발생하는 휨(warpage) 현상을 최소화할 수 있다.
다음으로 도 2b와 같이, 웨이퍼(100) 상의 일면에 형성된 IO 패턴(110)의 일부 영역(110a)에 제 1 반도체 칩(200)을 부착한다. 이와 같은 제 1 반도체 칩(200)의 고정을 위해 부착필름(DAF, Die Attach Film)이라 불리는 양면테이프(120) 혹은 에폭시(Epoxy)(120)를 사용할 수 있다.
다음으로 도 2c와 같이, 제 1 반도체 칩(200) 및 웨이퍼(100)의 표면에 제 1 보호막(1st passivation, 300)을 형성한다. 제 1 보호막(300)으로 사용될 수 있는 물질의 예로써, 폴리이미드(PolyImide, PI), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), BT(BismaleimideTriazine), 페놀 수지(phenolic resin), 에폭시(epoxy), 실리콘(silicone), 산화막(SiO2), 질화막(Si3N4) 및 그 등가물 중 선택된 어느 하나의 재질 등이 있을 수 있다. 이들 물질은 단독 또는 혼합될 수 있다.
제 1 보호막(300)은 제 1 반도체 칩(200)의 상면이 코팅될 수 있도록 일정한 높이로 형성할 수 있으며, 제 1 보호막(300)은 패터닝되어 제 1 반도체 칩(200)의 상면을 노출시키는 개구부(320)가 형성된다. 이와 같은 제 1 보호막(300)의 개구부(320)는 통상의 포토 공정을 이용할 수 있다.
다음으로, 도 2d 및 도 2e에 도시된 바와 같이, 제 1 보호막(300)의 상면의 일부 영역(310)에 IO 패턴(110) 및 제 1 반도체 칩(200)과 전기적으로 도통되는 제 1 재배선(400, 410)을 형성한다. 이와 같은 제 1 재배선(400, 410)은 먼저 포토마스크를 이용한 포토리소그래피 공정을 이용하여, IO 패턴(100) 중 일부 영역에 대응되도록 제 1 보호막(300)의 상면에 제 1 재배선(400, 410)을 위한 홈(310)을 형성한다.
구체적으로 제 1 보호막(300)의 상면에 제 1 재배선(400, 410)을 위한 홈 패턴이 형성된 포토마스크를 정렬하고 광을 조사하여, 홈 영역에 해당하는 제 1 보호막(300)을 제거하는 과정을 통해 형성될 수 있다. 이때, 포토마스크는 패턴이 형성된 부분에 광이 조사되도록 한다.
이와 같은 과정에 따라 제 1 재배선(400, 410)을 위한 홈(310)이 형성되면, 제 1 반도체 칩(200) 및 IO 패턴(100)과 도통되도록 형성된 홈(310)에 재배선용 금속 물질을 플레이팅한다. 이때, 재배선용 금속 물질은 에칭 공정을 통해 외부 접속 단자(800)가 형성될 부분에 대응되도록 형성될 수 있다.
다음으로, 도 2f에 도시된 바와 같이, 제 1 반도체 칩(200)의 상면에 제 2 반도체 칩(250)을 부착한다. 이때, 제 2 반도체 칩(250)은 제 1 반도체 칩(200)과 같이 양면테이프 또는 에폭시와 같은 부착 필름을 통해 부착될 수 있다.
다음으로, 도 2g에 도시된 바와 같이, 제 2 반도체 칩(250) 및 제 1 보호막(300)의 상면에 제 2 보호막(2st passivation, 500)을 형성한다. 이때, 제 2 보호막(500)은 제 1 보호막(300)과 마찬가지로 동일한 물질을 사용할 할 수 있다.
제 2 보호막(500)은 제 2 반도체 칩(250)의 상면이 코팅될 수 있도록 일정한 높이로 형성할 수 있으며, 제 2 보호막(500)은 패터닝되어 제 2 반도체 칩(250)의 상면을 노출시키는 개구부(520)가 형성될 수 있다. 이와 같은 개구부(520)는 통상의 포토 공정을 이용할 수 있다.
다음으로, 도 2h 및 도 2i에 도시된 바와 같이, 제 2 보호막(500)의 상면의 일부 영역에 제 1 재배선(400, 410) 및 제 2 반도체 칩(250)과 전기적으로 도통되는 제 2 재배선(600)을 형성한다.
이와 같은 제 2 재배선(600)은 제 1 재배선(400, 410)과 같이 포토마스크를 이용한 포토리소그래피 공정을 이용하여, 제 1 재배선(400, 410)을 위한 홈(310)에 대응되도록 제 2 재배선(600)을 위한 홈(510)을 형성할 수 있다.
도 2i를 참조하면, 제 2 재배선(600)을 위한 홈(510)이 형성되면, 제 2 반도체 칩(250) 및 제 1 재배선(400, 410)과 도통되도록 형성된 홈(510)에 재배선용 금속 물질을 플레이팅한다. 이때, 재배선용 금속 물질은 에칭 공정을 통해 외부 접속 단자(800)가 형성될 부분에 대응되도록 형성될 수 있다.
재배선용 금속 물질이 형성되면, 제 2 보호막(500)의 상면과 제 2 재배선(600)의 표면에 제 3 보호막(3st passivation, 700)을 형성한다. 이때, 제 3 보호막(700)은 제 1 및 제 2 보호막(300, 500)과 마찬가지로 동일한 물질을 사용할 수 있으며, 제 3 보호막(700)은 패터닝되어 제 2 재배선(600)의 일부를 노출하는 개구부(710)를 형성한다. 이와 같은 제 3 보호막(700)의 개구부(710)는 통상의 포토 공정을 이용할 수 있다.
다음으로, 제 3 보호막(700)의 패턴 사이에 UBM(Under Bump Metallurgy) 시드층을 채워 넣는 UBM 시드층을 형성한다. UBM 시드층은 제 3 보호막(700)의 개구 영역(710)을 덮는다. 이후, UBM 시드층이 형성된 제 3 보호막(700)의 패턴 사이에 금속을 채워 넣어 UBM을 형성한다. UBM은 UBM 시드층의 상부에 형성되어, UBM 시드층과 전기적으로 연결된다. 이때, UBM을 형성하는 금속의 재질은 크롬/크롬-구리 합금/구리(Cr/Cr-Cu/Cu), 티타늄-텅스텐 합금/구리(Ti-W/Cu) 또는 알루미늄/니켈/구리(Al/Ni/Cu) 또는 이들의 등가물일 수 있다.
한편, 본 발명의 일 실시예에 따른 웨이퍼 레벨의 적층형 팬 아웃 패키지 제조 방법에 의해 제조된 적층형 팬 아웃 패키지는 외부 접속 단자가 형성되지 않은 형태로 실시될 수 있으며, 이와 달리 도 2k에 도시된 바와 같이, 제 3 보호막(700)이 형성되지 않은 제 2 재배선(600)의 일부 영역인 개구부(710)에 외부 접속 단자(800)를 형성할 수 있다.
이때, 외부 접속 단자(800)는 예를 들어 범프(bump), 솔더 볼(solder ball), 본딩 와이어(bonding wire) 등일 수 있으며, 외부 접속 단자는 금, 은, 구리, 주석 또는 니켈을 포함할 수 있다. 또한, 통상의 리플로우 공정 및 클리닝 공정을 수행하여 제 2 재배선(600)과 외부 접속 단자(800)의 전기적 접속을 더 좋게 할 수 있다.
도 3은 본 발명의 일 실시예에 따라 형성된 웨이퍼 레벨의 적층형 팬 아웃 패키지가 적용된 예시를 설명하기 위한 도면이다.
본 발명의 일 실시예에 따른 웨이퍼 레벨의 적층형 팬 아웃 패키지는 다양한 적층 형태로 구현될 수 있다. 도 3은 4단 적층 형태로 구현된 일 예시이다.
도 3을 참조하면, 본 발명의 일 실시예는 IO 패턴이 형성된 웨이퍼(100’) 상에 제 1 내지 제 4 반도체 칩(200a, 200b, 200c, 200d)이 부착될 수 있다. 이때 제 1 내지 제 4 반도체 칩(200a, 200b, 200c, 200d)과 동일 층면 상에는 각각 제 1 내지 제 4 보호막(300a, 300b, 300c, 300d)이 형성될 수 있다.
제 1 내지 제 4 보호막(300a, 300b, 300c, 300d)에는 각각 제 1 내지 제 4 재배선(400a, 400b, 400c, 400d)이 형성되며, 제 1 내지 제 4 재배선(400a, 400b, 400c, 400d)은 제 1 내지 제 4 반도체 칩(200a, 200b, 200c, 200d)과 각각 전기적으로 도통되도록 형성될 수 있다.
제 4 보호막(300d)의 상면과 제 4 재배선(400d)의 표면에는 제 5 보호막(700’)이 형성될 수 있으며, 제 5 보호막(700’)은 제 4 재배선(400d)의 일부를 노출하는 개구부를 형성한다. 그리고 제 5 보호막(700’)이 형성되지 않은 제 4 재배선(400d)의 일부 영역인 개구부에 외부 접속 단자(800’)를 형성할 수 있다.
한편, 도 3의 4단 적층 형태는 본 발명의 일 실시예에 불과하며, 구현하고자 하는 목적에 따라 다양한 적층 형태로 구현될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 웨이퍼 레벨의 적층형 팬 아웃 패키지는 IO 구조가 단순하여, IO 설계 영역이 넓다는 장점이 있다. 또한, 반도체 패키지 공정에서 몰딩 공정을 생략할 수 있어 작업시간 단축 및 수율 향상을 기대할 수 있다.
또한, 몰딩 컴파운드 수지보다 상대적으로 강도가 큰 규소(Si) 또는 글라스(glass) 웨이퍼를 사용하기 때문에 범핑 공정시 그리고 적층 공정 진행시 크랙 및 휨 발생을 억제하면서 용이하게 팬 아웃 패키지 구조를 제작할 수 있으며, 품질의 안정성 및 수율 향상이 가능하다. 또한, 배선 가능성(Routability)를 향상시킬 수 있으며, 다양한 패키지 구조 및 적층 구조에 적용이 가능하며 부피의 증가가 적다는 효과가 있다.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100, 100’: 웨이퍼 110: IO 패턴
110a: IO 패턴의 일부 영역
200, 200a, 200b, 200c, 200d, 250: 반도체 칩
300, 300a: 제 1 보호막 310: 재배선을 위한 홈
400, 410: 제 1 재배선 300b, 500: 제 2 보호막
300c, 700: 제 3 보호막 300d: 제 4 보호막
510: 개구부 600: 제 2 재배선
710: 개구부 800, 800’: 외부 접속 단자

Claims (8)

  1. 웨이퍼 레벨의 적층형 팬 아웃 패키지 제조 방법에 있어서,
    웨이퍼 상의 일면에 형성된 IO 패턴의 일부 영역에 제 1 반도체 칩을 부착하는 단계;
    상기 제 1 반도체 칩 및 상기 웨이퍼의 표면에 제 1 보호막을 형성하는 단계;
    상기 제 1 보호막의 상면의 일부 영역에 상기 IO 패턴 및 상기 제 1 반도체 칩과 전기적으로 도통되는 제 1 재배선(RDL, Redistribution layer)을 형성하는 단계;
    상기 제 1 반도체 칩의 상면에 제 2 반도체 칩을 부착하는 단계;
    상기 제 2 반도체 칩 및 상기 제 1 보호막의 상면에 제 2 보호막을 형성하는 단계;
    상기 제 2 보호막의 상면의 일부 영역에 상기 제 1 재배선 및 상기 제 2 반도체 칩과 전기적으로 도통되는 제 2 재배선을 형성하는 단계 및
    상기 제 2 보호막의 상면과 상기 제 2 재배선의 표면에 제 3 보호막을 형성하는 단계를 포함하는 웨이퍼 레벨의 적층형 팬 아웃 패키지 제조방법.
  2. 제 1 항에 있어서,
    상기 제 1 보호막을 형성하는 단계 및 제 2 보호막을 형성하는 단계는,
    상기 제 1 반도체 칩 및 상기 제 2 반도체 칩의 상면이 코팅될 수 있도록 일정한 높이로 상기 제 1 보호막 및 상기 제 2 보호막을 형성하되, 상기 제 1 반도체 칩 및 상기 제 2 반도체 칩의 상면은 노출되도록 형성하는 것인 웨이퍼 레벨의 적층형 팬 아웃 패키지 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 1 재배선을 형성하는 단계는,
    포토마스크를 이용한 포토리소그래피 공정을 이용하여 상기 형성된 IO 패턴 중 일부 영역에 대응되도록 상기 제 1 보호막의 상면에 상기 제 1 재배선을 위한 홈을 형성하는 단계 및
    상기 제 1 반도체 칩 및 IO 패턴과 도통되도록 상기 형성된 홈에 재배선용 금속 물질을 플레이팅하는 단계를 포함하는 웨이퍼 레벨의 적층형 팬 아웃 패키지 제조 방법.
  4. 제 3 항에 있어서,
    상기 제 1 재배선을 위한 홈을 형성하는 단계는,
    상기 제 1 보호막의 상면에 상기 홈의 패턴이 형성된 포토마스크를 정렬하고 광을 조사하여, 상기 제 1 재배선을 위한 홈에 해당하는 제 1 보호막을 제거하는 단계를 포함하는 것인 웨이퍼 레벨의 적층형 팬 아웃 패키지 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 2 재배선을 형성하는 단계는,
    포토마스크를 이용한 포토리소그래피 공정을 이용하여 상기 형성된 제 1 재배선을 위한 홈에 대응되도록 상기 제 2 보호막의 상면에 상기 제 2 재배선을 위한 홈을 형성하는 단계 및
    상기 제 1 재배선 및 상기 제 2 반도체 칩과 도통되도록 상기 형성된 홈에 재배선용 금속 물질을 플레이팅하는 단계를 포함하는 웨이퍼 레벨의 적층형 팬 아웃 패키지 제조 방법.
  6. 제 5 항에 있어서,
    상기 제 2 재배선을 위한 홈을 형성하는 단계는,
    상기 제 2 보호막의 상면에 상기 홈의 패턴이 형성된 포토마스크를 정렬하고 광을 조사하여, 상기 제 2 재배선을 위한 홈에 해당하는 제 2 보호막을 제거하는 단계를 포함하는 것인 웨이퍼 레벨의 적층형 팬 아웃 패키지 제조 방법.
  7. 제 1 항에 있어서,
    상기 제 3 보호막이 형성되지 않은 상기 제 2 재배선의 일부 영역에 외부 접속 단자를 형성하는 단계를 더 포함하는 것인 웨이퍼 레벨의 팬 아웃 패키지 제조 방법.
  8. 제 1 항 내지 제 7 항에 따라 제조된 웨이퍼 레벨의 적층형 팬 아웃 패키지.
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WO2021261955A1 (ko) * 2020-06-26 2021-12-30 주식회사 심텍 캐비티 내에 실장된 칩을 구비하는 적층 패키지 및 이의 제조 방법

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