KR101734382B1 - 히트 스프레더가 부착된 웨이퍼 레벨의 팬 아웃 패키지 및 그 제조 방법 - Google Patents

히트 스프레더가 부착된 웨이퍼 레벨의 팬 아웃 패키지 및 그 제조 방법 Download PDF

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Abstract

본 발명에 따른 히트 스프레더가 부착된 웨이퍼 레벨의 팬 아웃 패키지 제조 방법은 웨이퍼 상의 일 면에 형성된 IO 패턴의 일부 영역에 반도체 칩을 부착하는 단계; 상기 반도체 칩 및 상기 웨이퍼의 표면에 제 1 보호막을 형성하는 단계; 상기 제 1 보호막 및 상기 반도체 칩의 상면에 서멀 페이스트를 형성하는 단계; 상기 서멀 페이스트의 표면에 히트 스프레더를 부착하는 단계 및 상기 웨이퍼를 연마하여 상기 반도체 칩의 저면이 노출되도록 상기 웨이퍼를 제거하는 단계; 각 패키지 소잉라인을 따라 소잉하는 단계를 포함하는 웨이퍼 레벨의 팬 아웃 패키지 제조 방법.

Description

히트 스프레더가 부착된 웨이퍼 레벨의 팬 아웃 패키지 및 그 제조 방법{WAFER LEVEL FAN OUT PACKAGE HAVING HEAT SPREADER AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 히트 스프레더가 부착된 웨이퍼 레벨의 팬 아웃 패키지 및 그 제조 방법 관한 것이다.
최근 전자 산업이 급속하게 발전함에 따라, 전자소자와 회로기판 분야에서 다양한 기술들이 발전해왔다. 특히, 전자제품은 경량화, 소형화, 다기능화 및 고성능화 추세로 나아가고 있으며, 이러한 추세에 따라 집적 회로 패키징 기술이 요구되고 있다.
집적 회로 패키징은 각종 전자 회로 및 배선이 적층되어 형성된 단일 소자 및 집적 회로 등의 반도체 칩을 먼지, 습기, 전기적, 기계적 부하 등의 각종 외부 환경으로부터 보호하고, 반도체 칩의 전기적 성능을 최적화, 극대화하기 위해 리드 프레임이나 인쇄회로기판(Printed Circuit Board) 등을 이용해 메인보드로의 신호 입출력 단자를 형성하고 봉지재를 이용하여 몰딩한 것을 일컫는다.
한편, 과거에는 웨이퍼 형태의 칩을 하나하나 분리한 후 패키징 단계를 거친 다음 이를 사용하였고, 전통적으로 QFP(Quad Flat Package), CSP(Chip Scale Package), BGA(Ball Grid Array) 등의 패키징 방법이 사용되었다.
이렇게 칩을 분리하여 패키징을 하는 경우에는 각각의 칩을 개별적으로 다루어야 하므로 패터닝(Patterning) 작업 등을 수행할 때, 칩의 정렬(Align) 문제가 발생하고, 칩의 크기가 점점 작아지는 추세에 있기 때문에 개별적인 칩을 다루기 어려운 문제점도 있다.
이러한 문제점을 극복하기 위한 방법이 바로 웨이퍼 레벨 패키징(Wafer Level Packaging, WLP)이다. 웨이퍼 레벨 패키지는 칩을 웨이퍼에서 분리하지 않고 칩 전부를 대상으로 패키징을 진행하거나 각각의 칩들을 웨이퍼 형태로 재배열한 후 패키징을 진행하는 방법으로, 이러한 방법을 통해 패키징이 완성된 후 각 칩 단위로 하나씩 잘라내는 다이싱(Dicing) 공정을 거쳐 칩을 사용하는 기법이다.
이를 통해 패키징 공정이 단순해지고 패키징 후의 칩 사이즈도 소형화가 가능하게 됨으로써 PCB 보드에 실장하는 면적 또한 줄어들어 반도체 조립 공정이 획기적으로 개선되었다.
이와 같은 웨이퍼 레벨 패키지를 통해 패키지의 크기를 줄이는 것이 가능하게 되었고 최근 칩사이즈와 거의 흡사한 크기의 CSP도 개발되었다.
하지만, 최근 들어 스마트폰이나 태블릿 PC, 휴대용 게임기 등 모바일 시장이 커져감에 따라 칩 사이즈가 더 소형화될 것을 요구하고 있고 그에 반해 칩의 입출력단자(IO)개수는 줄어들지 않고 오히려 증가추세에 있기 때문에 기존의 CSP등의 팬인(Fan-in)방식의 패키지로는 이러한 요구에 부응하는 것은 한계가 있다.
종래의 CSP는 명칭과 같이 입출력을 위한 솔더볼의 배열이 칩 사이즈보다 크지 않아서 이를 팬-인 형태라고 칭했다. 하지만 최근 칩 사이즈는 점점 더 소형화되는 데 비해 성능 향상을 위해 칩의 입출력 개수는 그대로이거나 오히려 늘어나는 경우도 있으므로 이러한 팬-인 형태의 패키지로는 늘어나는 입출력단자, 즉 솔더볼의 개수를 감당할 수 없는 경우가 생겨나고 있다.
이러한 문제를 해결하기 위해 솔더볼이 배치되는 영역이 칩 사이즈보다 큰 형태의 웨이퍼 레벨 패키지가 개발되고 있는데 이를 팬-아웃 형태의 웨이퍼 레벨 패키지라고 한다.
한편, 이러한 반도체 패키지에서는 동작시 내부에서 발생되는 열을 외부로 방출하는 열 방출 수단을 채용하는 것이 일반적이다. 즉, 다이 형태의 반도체 소자는 습기, 온도 등에 따라 그 특성이 민감하게 변화하는 특성을 갖는다.
따라서, 반도체 소자가 동작하면서 열을 많이 발생하는 경우, 반도체 다이를 반도체 패키지로 가공 및 조립하는 과정에서 내부에서 발생하는 열을 외부로 효과적으로 발출할 수 있는 수단을 채용하게 된다.
도 1a 내지 도 1d는 종래 기술에 따른 웨이퍼 레벨 패키지를 제조하는 공정을 설명하기 위한 공정 단면도이다.
먼저, 도 1 a를 참조하면, 웨이퍼 상태에서 분리된 개개의 칩(10) 저면을 양면 접착 테이프(11)를 이용하여 캐리어 웨이퍼(혹은 몰드 프레임, 12)의 상면에 일정간격으로 부착시킨다
다음으로, 도 1b와 같이 개개의 칩(10)을 모두 한꺼번에 몰딩 컴파운드 수지(20)로 몰딩하여, 각 칩(10)의 상면 및 측면에 걸쳐 일정 두께의 몰딩 컴파운드 수지(20)로 봉지되도록 한다.
다음으로, 도 1c와 같이 캐리어 웨이퍼의 접착면에서 개개의 칩(10)을 포함하는 몰딩 컴파운드 수지(20)를 떼어내면, 개개의 칩 저면이 외부로 노출되는 상태가 되는바, 몰딩 컴파운드 수지(20)의 상면을 비롯한 저면이 고른 면이 되도록 그라인딩 공정이 진행되고, 칩 저면에 대한 크리닝 공정이 진행되도록 한다.
다음으로, 도 1d과 같이 소잉라인(몰딩 컴파운드 수지의 각 패키지 경계라인)을 따라 소잉해주는 과정이 진행됨으로써 개개의 칩(10)과 그 주변에 형성된 몰딩 컴파운드 수지(20) 등을 포함하는 개개의 웨이퍼 레벨의 팬 아웃 패키지로 완성된다.
그러나 종래의 경우 히트 스프레더를 부착하는 형태의 반도체 패키지는 각 유닛별로 히트 스프레더를 부착하였으며, 이에 따라 공정 시간이 길어진다는 문제가 있었다.
이와 관련하여, 한국공개특허공보 제10-2008-0102641호(발명의 명칭: 히트 스프레더를 구비한 반도체 패키지)는 패드가 형성된 반도체 칩; 상기 패드를 솔더 볼과 연결하는 재배선용 금속 패턴; 상기 반도체 칩이 부착되는 히트 스프레더; 상기 히트 스프레더 상에 적층되며 상기 반도체 칩을 밀봉하고 상기 재배선용 금속 패턴이 배치되며 상기 솔더 볼이 형성되는 절연층; 을 포함하며, 팬 아웃 구조를 위하여 상기 히트 스프레더의 면적 및 상기 솔더 볼이 배치되는 면적은 상기 반도체 칩의 면적보다 넓고, 상기 히트 스프레더가 금속 재질로 된 것을 특징으로 하는 반도체 패키지를 개시하고 있다.
본 발명의 실시예는 웨이퍼 레벨에서 직접적으로 히트 스프레더를 부착하여 한번에 웨이퍼 전체를 작업하여 공정의 효율성을 높일 수 있는 히트 스프레더가 부착된 웨이퍼 레벨의 팬 아웃 패키지 및 그 제조 방법을 제공하고자 한다.
다만, 본 실시예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제로 한정되지 않으며, 또 다른 기술적 과제들이 존재할 수 있다.
상술한 기술적 과제를 달성하기 위한 기술적 수단으로서, 본 발명의 제 1 측면은 웨이퍼 상의 일 면에 형성된 IO 패턴의 일부 영역에 반도체 칩을 부착하는 단계; 상기 반도체 칩 및 상기 웨이퍼의 표면에 제 1 보호막을 형성하는 단계; 상기 제 1 보호막 및 상기 반도체 칩의 상면에 서멀 페이스트를 형성하는 단계; 상기 서멀 페이스트의 표면에 히트 스프레더를 부착하는 단계 및 상기 웨이퍼를 연마하여 상기 반도체 칩의 저면이 노출되도록 상기 웨이퍼를 제거하는 단계; 각 패키지 소잉라인을 따라 소잉하는 단계를 포함하는 웨이퍼 레벨의 팬 아웃 패키지 제조 방법을 제공한다.
또한, 본 발명의 제 2 측면은 제 1 측면에 따른 웨이퍼 레벨의 팬 아웃 패키지 제조 방법에 따라 제조된 웨이퍼 레벨의 팬 아웃 패키지를 제공한다.
전술한 본 발명의 과제 해결 수단 중 어느 하나에 의하면, 웨이퍼에 직접적으로 히트 스프레더를 부착함으로써 공정 시간을 단축시킬 수 있다.
또한, 서멀 페이스트를 포함하고 있어 반도체 패키지의 빠른 열 방출 효과를 기대할 수 있다.
도 1a 내지 도 1d는 종래 기술에 따른 웨이퍼 레벨 패키지를 제조하는 공정을 설명하기 위한 공정 단면도이다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 웨이퍼 레벨의 팬 아웃 패키지를 제조하는 공정을 설명하기 위한 공정 단면도이다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따라 형성된 웨이퍼 레벨의 팬 아웃 패키지가 적용된 예시를 설명하기 위한 도면이다.
아래에서는 첨부한 도면을 참조하여 본원이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본원의 실시예를 상세히 설명한다. 그러나 본원은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본원을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
본원 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다.
본원 명세서 전체에서, 어떤 부재가 다른 부재 “상에” 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다.
본원 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다. 본원 명세서 전체에서 사용되는 정도의 용어 "약", "실질적으로" 등은 언급된 의미에 고유한 제조 및 물질 허용오차가 제시될 때 그 수치에서 또는 그 수치에 근접한 의미로 사용되고, 본원의 이해를 돕기 위해 정확하거나 절대적인 수치가 언급된 개시 내용을 비양심적인 침해자가 부당하게 이용하는 것을 방지하기 위해 사용된다. 본원 명세서 전체에서 사용되는 정도의 용어 "~(하는) 단계" 또는 "~의 단계"는 "~ 를 위한 단계"를 의미하지 않는다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 웨이퍼 레벨의 팬 아웃 패키지를 제조하는 공정을 설명하기 위한 공정 단면도이다.
먼저, 도 2a에 도시된 바와 같이 웨이퍼(100) 상의 일면에 형성된 IO 패턴(110)의 일부 영역(110a)에 반도체 칩(200)을 부착한다. 이와 같은 반도체 칩(200)의 고정을 위해 부착필름(DAF, Die Attach Film)이라 불리는 양면테이프(120) 혹은 에폭시(Epoxy)(120)를 사용할 수 있다.
다음으로 도 2b와 같이, 반도체 칩(200) 및 웨이퍼(100)의 표면에 제 1 보호막(1st passivation, 300)을 형성한다. 제 1 보호막(300)으로 사용될 수 있는 물질의 예로써, 폴리이미드(PolyImide, PI), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), BT(BismaleimideTriazine), 페놀 수지(phenolic resin), 에폭시(epoxy), 실리콘(silicone), 산화막(SiO2), 질화막(Si3N4) 및 그 등가물 중 선택된 어느 하나의 재질 등이 있을 수 있다. 이들 물질은 단독 또는 혼합될 수 있다.
제 1 보호막(300)은 반도체 칩(200)의 상면이 코팅될 수 있도록 일정한 높이로 형성할 수 있으며, 제 1 보호막(300)은 패터닝되어 반도체 칩(200)의 상면을 노출시키는 개구부(320)가 형성된다. 이와 같은 제 1 보호막(300)의 개구부(320)는 통상의 포토 공정을 이용할 수 있다.
다음으로, 도 2c에 도시된 바와 같이, 반도체 칩(200) 및 제 1 보호막(300)의 상면에 서멀 페이스트(Thermal Paste, 400)를 형성한다. 서멀 페이스트(400)는 열전도 특성이 상대적으로 우수한 금속성 접착 물질일 수 있다.
이러한 서멀 페이스트로(400)는 예컨대 실리콘, 에폭시, 우레탄 레진 중 어느 하나 또는 둘 이상의 혼합물에 무기질 필러와 첨가제가 혼합된 점착제 또는 겔(gel) 상태의 용액을 이용할 수 있다. 이때, 무기물 필러는 전도성의 경우 Al, Ag, Cu 중 어느 하나 또는 둘 이상의 혼합물이 될 수 있고, 비전도성의 경우, Al203, BN, AnO, SiC, AIN, SiO2 중 어느 하나 또는 둘 이상의 혼합물이 될 수 있다.
다음으로, 도 2d에 도시된 바와 같이 서멀 페이스트(400)의 표면에 히트 스프레더(500)를 부착한다. 이때, 히트 스프레더(500)는 부착된 반도체 칩(200)의 일정 간격에 대응되도록 형성된 것일 수 있다.
다음으로, 도 2e에 도시된 바와 같이 웨이퍼(100)를 연마하여 반도체 칩(200)의 저면이 노출되도록 웨이퍼(100)를 제거하고, 도 2f에 도시된 바와 같이 각 패키지 소잉라인을 따라 소잉한다.
한편, 본 발명의 일 실시예에 따른 웨이퍼 레벨의 팬 아웃 패키지는, 비록 도면에서의 상세 도시는 생략하였으나, 그 하면 및/또는 상면에 적어도 하나 이상의 재배선들이 형성되어 있으며, 재배선의 표면에는 제 2 보호막(2nd passivation layer)이 형성될 수 있다. 이때, 제 2 보호막은 제 1 보호막(300)과 마찬가지로 동일한 물질을 사용할 수 있다.
또한, 제 2 보호막은 통상의 포토 공정을 통해 패터닝되어 재배선의 일부를 노출하는 개구부를 형성할 수 있으며, 이와 같은 개구부에는 외부 접속 단자가 형성될 수 있다.
외부 접속 단자는 예를 들어 범프(bump), 솔더 볼(solder ball), 본딩 와이어(bonding wire) 등일 수 있으며, 외부 접속 단자는 금, 은, 구리, 주석 또는 니켈을 포함할 수 있다. 또한, 통상의 리플로우 공정 및 클리닝 공정을 수행하여 재배선과 외부 접속 단자의 전기적 접속을 더 좋게 할 수 있다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따라 형성된 웨이퍼 레벨의 팬 아웃 패키지가 적용된 예시를 설명하기 위한 도면이다.
본 발명의 일 실시예에 따른 웨이퍼 레벨의 팬 아웃 패키지는 도 3a의 FO-WLCSP (Fan Out-Wafer Level Chip Scale Package, 1), 도 3b의 ECWLFO(Embeded Chip Wafer Level Fan Out, 2), 도 3c의 WLFO(Wafer Level Fan Out, 3) 및 도 3d의 TEV(Through Encapsulant Via,4) 형태 등 다양한 형태로 적용될 수 있다.
전술한 본 발명의 일 실시예에 따르면 웨이퍼에 직접적으로 히트 스프레더를 부착함으로써 공정 시간을 단축시킬 수 있다.
또한, 서멀 페이스트를 포함하고 있어 반도체 패키지의 빠른 열 방출 효과를 기대할 수 있다.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 웨이퍼 110: IO 패턴
110a: IO 패턴의 일부 영역 200: 반도체 칩
300: 제 1 보호막 320: 개구부
400: 서멀 페이스트 500: 히트 스프레더

Claims (4)

  1. 히트 스프레더가 부착된 웨이퍼 레벨의 팬 아웃 패키지 제조 방법에 있어서,
    웨이퍼 상의 일 면에 형성된 IO 패턴의 일부 영역에 반도체 칩을 부착하는 단계;
    상기 반도체 칩 및 상기 웨이퍼의 표면에 제 1 보호막을 형성하는 단계;
    상기 제 1 보호막 및 상기 반도체 칩의 상면에 서멀 페이스트를 형성하는 단계;
    상기 서멀 페이스트의 표면에 히트 스프레더를 부착하는 단계 및
    상기 웨이퍼를 연마하여 상기 반도체 칩의 저면이 노출되도록 상기 웨이퍼를 제거하는 단계;
    각 패키지 소잉라인을 따라 소잉하는 단계를 포함하는 웨이퍼 레벨의 팬 아웃 패키지 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 보호막을 형성하는 단계는,
    상기 반도체 칩의 상면이 코팅될 수 있도록 일정한 높이로 상기 제 1 보호막을 형성하되, 상기 반도체 칩의 상면 일부 영역은 노출되도록 하는 단계를 포함하는 것인 웨이퍼 레벨의 팬 아웃 패키지 제조 방법.
  3. 제 1 항에 있어서,
    상기 히트 스프레더는 상기 부착된 반도체 칩의 일정 간격에 대응되도록 형성된 것인 웨이퍼 레벨의 팬 아웃 패키지 제조 방법.
  4. 삭제
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