KR20220168556A - 반도체 장치 및 하이브리드 팀 레이어 형성 방법 - Google Patents

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KR20220168556A
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KR
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tim
semiconductor device
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conformability
electrical component
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KR1020220067638A
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이태근
김영철
김영민
김용민
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스태츠 칩팩 피티이. 엘티디.
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Abstract

제 1 순응성을 갖는 제 1 TIM은 전기 컴포넌트의 표면 위에 배치된다. 제 1 순응성보다 더 큰 제 2 순응성을 갖는 제 2 TIM은 제 1 TIM 내의 전기 구성요소의 표면 위에 배치된다. 제 3 TIM은 제 1 TIM을 따라 전기 컴포넌트의 표면 위에 배치될 수 있다. 방열판은 제 1 TIM 및 제 2 TIM 위에 배치된다. 제 2 TIM은 별 모양, 점 격자, 평행선, 구불구불한 모양 또는 동심 기하학적 모양이다. 제 1 TIM은 접합 신뢰성을 위한 접착력을 제공하고 제 2 TIM은 응력 완화를 제공한다. 선택적으로, 히트 스프레더는 제 1 TIM 및 제 2 TIM 위에 배치되고 히트 싱크는 히트 스프레더 상의 제 3 TIM 및 제 4 TIM 위에 배치된다.

Description

반도체 장치 및 하이브리드 팀 레이어 형성 방법{Semiconductor device and method of forming hybrid tim layers}
본 발명은 일반적으로 반도체 장치에 관한 것으로, 보다 상세하게는 반도체 장치 및 히트 싱크용 하이브리드 열 인터페이스 재료(TIM) 층을 형성하는 방법에 관한 것이다.
반도체 장치는 현대 전자 제품에서 흔히 볼 수 있다. 반도체 장치는 신호 처리, 고속 계산, 전자기 신호 송수신, 전자 장치 제어, 광전 및 텔레비전 디스플레이용 시각적 이미지 생성과 같은 광범위한 기능을 수행한다. 반도체 장치는 통신, 전력 변환, 네트워크, 컴퓨터, 엔터테인먼트 및 소비자 제품 분야에서 사용된다. 반도체 장치는 군용 애플리케이션, 항공, 자동차, 산업용 컨트롤러 및 사무 장비에서도 찾아볼 수 있다.
반도체 장치는 반도체 다이의 작동으로 인한 열에 취약한다. 마이크로프로세서와 같은 일부 반도체 다이는 높은 클록 주파수에서 작동하고 빠른 트랜지스터 스위칭에서 열을 생성한다. 파워 MOSFET과 같은 다른 반도체 장치는 상당한 전류를 전도하여 열을 생성한다. 많은 응용 분야에서 전체 TIM 층이 반도체 다이를 완전히 덮도록 증착되고 방열판이 TIM 층 위에 배치되어 열을 발산한다. 작동 중인 반도체 다이 에서 생성된 열은 종종 다이 중심을 통해 발산된다.
TIM 층은 반도체 다이의 중심에서 방열판으로 열을 전달해야 한다. 어떤 경우에는 TIM 레이어가 부드럽고 유연하며 접착력이 낮아서 다양한 재료의 열팽창 계수(CTE)로 인한 반도체 다이의 기계적 스트레스를 최소화한다. 그러나 부드럽고 유연하며 접착력이 낮은 TIM 층은 방열판의 박리에 취약하다. TIM 계층은 낮은 조인트 신뢰성을 제공하고 장치 고장으로 이어진다.
본 발명은 도면을 참조하여 다음의 설명에서 하나 이상의 실시예로 설명되며, 도면에서 유사한 번호는 동일하거나 유사한 요소를 나타낸다. 본 발명은 본 발명의 목적을 달성하기 위한 최선의 방식으로 설명되지만, 본 발명의 사상 및 범위 내에 포함될 수 있는 대안, 수정 및 균등물을 포함하도록 의도된 것이 본 기술 분야의 숙련자에 의해 인식될 것이다. 첨부된 청구범위에 의해 정의된 발명 및 다음 개시 및 도면에 의해 뒷받침되는 그 균등물. 본 명세서에서 사용되는 "반도체 다이"라는 용어는 단수형 및 복수형을 모두 의미하므로, 단일 반도체 소자 및 다중 반도체 소자를 모두 지칭할 수 있다.
반도체 장치는 일반적으로 프론트 엔드 제조와 백엔드 제조라는 두 가지 복잡한 제조 프로세스를 사용하여 제조된다. 프론트 엔드 제조는 반도체 웨이퍼의 표면에 복수의 다이를 형성하는 것을 포함한다. 웨이퍼의 각 다이는 기능적 전기 회로를 형성하기 위해 전기적으로 연결되는 능동 및 수동 전기 구성 요소를 포함한다. 트랜지스터 및 다이오드와 같은 능동 전기 부품은 전류의 흐름을 제어할 수 있다. 커패시터, 인덕터 및 저항과 같은 수동 전기 부품은 전기 회로 기능을 수행하는 데 필요한 전압과 전류 사이의 관계를 생성한다.
백엔드 제조는 완성된 웨이퍼를 개별 반도체 다이로 절단하거나 개별화하고 구조적 지원, 전기 상호 연결 및 환경 격리를 위해 반도체 다이를 패키징하는 것을 말한다. 반도체 다이를 싱귤레이팅하기 위해 웨이퍼는 톱 스트리트 또는 스크라이브라고 하는 웨이퍼의 비기능 영역을 따라 스코어링되고 절단된다. 웨이퍼는 레이저 절단 도구 또는 톱날을 사용하여 개별화된다. 싱귤레이션 후에 개별 반도체 다이는 다른 시스템 구성 요소와의 상호 연결을 위한 핀 또는 접촉 패드를 포함하는 패키지 기판에 장착된다. 반도체 다이 위에 형성된 접촉 패드는 패키지 내의 접촉 패드에 연결된다.
전기 연결은 전도성 레이어, 범프, 스터드 범프, 전도성 페이스트 또는 와이어 본드로 만들 수 있다. 물리적 지지 및 전기적 절연을 제공하기 위해 패키지 위에 인캡슐런트 또는 기타 몰딩 재료가 증착된다. 그런 다음 완성된 패키지를 전기 시스템에 삽입하고 반도체 장치의 기능을 다른 시스템 구성 요소에서 사용할 수 있게 된다.
도 1a 내지 도 1c는 톱 스트리트에 의해 분리된 복수의 반도체 다이를 갖는 반도체 웨이퍼;
도 2a 내지 도 2e는 반도체 다이 및 상호접속 기판을 갖는 반도체 패키지를 형성하는 프로세스;
도 3a-3k는 반도체 패키지 위에 하이브리드 TIM 층 및 히트 싱크를 형성하는 프로세스;.
도 4a-4b는 다중 하이브리드 TIM 층 사이에 방열판 및 방열판을 구비한 반도체 패키지의 선택적인 실시예; 및
도 5는 PCB의 표면에 실장된 다양한 유형의 패키지를 갖는 인쇄회로기판(PCB)을 예시.
도 1a는 실리콘, 게르마늄, 알루미늄 인화물, 알루미늄 비화물, 갈륨 비화물, 갈륨 질화물, 인듐 인화물, 실리콘 카바이드, 또는 구조적 지지를 위한 다른 벌크 물질과 같은 베이스 기판 물질(102) 을 갖는 반도체 웨이퍼(100)를 도시한다. 복수의 반도체 다이 또는 구성요소(104)는 비활성 다이간 웨이퍼 영역 또는 톱 스트리트(106)에 의해 분리된 웨이퍼(100) 상에 형성된다. 톱 스트리트(106)는 반도체 웨이퍼(100)를 개별 반도체 다이(104)로 싱귤레이트하기 위한 절단 영역을 제공한다. 일 실시예에서, 반도체 웨이퍼(100)는 100-450밀리미터(mm)의 폭 또는 직경을 갖는다.
도 1b는 반도체 웨이퍼(100)의 일부의 단면도를 도시한다. 각각의 반도체 다이(104)는 후면 또는 비활성 표면(108)과 능동 소자, 수동 소자, 전도층 및 다이 내부에 형성되고 다이의 전기적 설계 및 기능에 따라 전기적으로 상호 연결된 유전체 층을 가진다. 예를 들어, 회로는 아날로그 회로 또는 디지털 신호 프로세서(DSP), 주문형 집적 회로(ASIC), 메모리, 또는 다른 신호 처리 회로를 포함할 수 있다. 반도체 다이(104)는 또한 RF 신호 처리를 위한 덕터, 커패시터 및 저항기와 같은 IPD를 포함할 수 있다.
전기 전도성 층(112)은 PVD, CVD, 전해 도금, 무전해 도금 프로세스, 또는 다른 적절한 금속 증착 프로세스를 사용하여 활성 표면(110) 위에 형성 된다. 도전층(112)은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 은(Ag), 또는 기타 적절한 전기 전도성 재료. 도전층(112)은 활성 표면(110) 상의 회로에 전기적으로 연결된 접촉 패드로서 작동한다.
전기 전도성 범프 재료는 증발, 전해 도금, 무전해 도금, 볼 드롭 또는 스크린 인쇄 공정을 사용하여 전도성 층(112) 위에 증착된다. 범프 재료는 Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 땜납 및 이들의 조합일 수 있으며 선택적인 플럭스 솔루션이 있다. 예를 들어, 범프 재료는 공융 Sn/Pb, 고연 솔더 또는 무연 솔더일 수 있다. 범프 재료는 적절한 부착 또는 본딩 프로세스를 사용하여 도전층(112)에 본딩된다. 일 실시예에서, 범프 재료는 볼 또는 범프(114)를 형성하기 위해 재료를 융점 이상으로 가열함으로써 리플로우된다. 일 실시예에서, 범프(114)는 습윤층, 장벽층 및 접착층을 갖는 범프 아래 금속화(UBM) 위에 형성된다. 범프(114)는 또한 전도성 층(112)에 압축 본딩되거나 열압착 본딩될 수 있다. 범프(114)는 전도성 층(112) 위에 형성될 수 있는 인터커넥트 구조의 한 유형을 나타낸다. 인터커넥트 구조는 또한 본드 와이어, 전도성 페이스트, 스터드 범프, 마이크로 범프, 또는 기타 전기 상호 연결을 사용할 수 있다.
도 1c에서, 반도체 웨이퍼(100)는 톱날 또는 레이저 절단 도구(118)를 사용하여 톱 스트리트(106)를 통해 개별 반도체 다이(104)로 싱귤레이팅된다. 개별 반도체 다이(104)는 싱귤레이션 후 KGD의 식별을 위해 검사되고 전기적으로 테스트될 수 있다.
도 2a 내지 도 2e는 반도체 다이 및 상호접속 기판을 갖는 반도체 패키지를 형성하는 프로세스를 예시한다. 도 2a는 도전층(122) 및 절연층(124)을 포함하는 상호접속 기판(120)의 단면도를 도시한다. 도전층(122)은 Al, Cu, Sn, Ni, Au, Ag, 또는 기타 적절한 전기 전도성 재료중 하나이상의 층일 수 있다. 도전층(122)은 기판(120)을 가로지르는 수평 전기 상호접속 및 기판(120)의 상부 표면(126)과 하부 표면(128) 사이의 수직 전기 상호접속을 제공한다. 전도성 층(122)의 부분은 반도체 다이(104) 및 다른 전기 구성요소의 설계 및 기능에 따라 전기적으로 공통되거나 전기적으로 절연될 수 있다. 절연층(124)은 이산화규소(SiO2), 질화규소(Si3N4), 산질화규소(SiON), 오산화탄탈륨(Ta2O5), 산화알루미늄(Al2O3), 솔더 레지스트, 폴리이미드, 벤조사이클로부텐(BCB), 폴리벤족사졸로 이루어진 하나 이상의 층을 포함한다.(PBO) 및 유사한 절연 및 구조적 특성을 갖는 기타 재료. 절연층(124)은 도전층(122) 사이의 절연을 제공한다.
도 2b에서, 복수의 전기 구성요소(130a-130b)가 상호접속 기판(120)의 표면(126)에 장착되고 도전층(122)에 전기적으로 기계적으로 연결된다. 전기 구성요소(130a-130b)는 각각 픽 앤 플레이스 작업을 사용하여 기판(120) 위에 위치된다. 예를 들어, 전기 컴포넌트(130a, 130b)는 도 1의 반도체 다이(104)일 수 있다. 활성 표면(110) 및 범프(114)가 기판(120)의 표면(126)을 향해 배향 되고 전도성 층(122)에 전기적으로 연결된 도 1c에 도시되어 있다. 선택적으로, 전기 부품(130a-130b)은 다른 반도체 다이, 반도체 패키지, 표면 실장 장치, 개별 전기 장치, 트랜지스터, 다이오드 또는 IPD. 전기 구성요소(130a-130b)는 도 1에 도시된 바와 같이 상호접속 기판(120)에 장착된다. 범프(114)가 도전층(122)에 기계적 및 전기적 연결을 형성하는 도 2c를 참조한다.
캡슐화제 또는 몰딩 화합물(132)은 페이스트 프린팅, 압축 몰딩, 트랜스퍼 몰딩, 액체 인캡슐런트 몰딩, 진공 라미네이션, 스핀 코팅, 또는 다른 적절한 도포 기를 사용하여 상호접속 기판(120)의 전기 부품(130a-130b) 및 표면(126) 위에 증착된다. 캡슐화제(132)는 충전제가 있는 에폭시 수지, 충전제가 있는 에폭시 아크릴레이트, 또는 적절한 충전제가 있는 중합체와 같은 중합체 복합 재료일 수 있다. 인 캡슐런트(132)는 비전도성이며 구조적 지지를 제공하며 외부 요소 및 오염 물질로부터 반도체 장치를 환경적으로 보호한다.
도 2d에서, 반도체 다이(104)의 후면(108)과 동일 평면에 있는 봉지재(132)의 표면(138)을 노출시키기 위해 그라인더(136)에 의해 봉지재(132)의 일부가 제거된다. 그라인더(136)는 봉지재(132)의 표면(138) 및 반도체 다이(104)의 후면(108)을 평탄화한다.
도 2e에서, 상호접속 기판(120)은 톱날 또는 레이저 절단 도구(140)를 사용하여 전기 부품(130a-130b) 사이에서 개별 반도체 패키지(150)로 단일화된다.
전기 전도성 범프 재료는 증발, 전해 도금, 무전해 도금, 볼 드롭 또는 스크린 인쇄 프로세스를 사용하여 상호접속 기판(120)의 표면(128) 상의 전도성 층(122) 위에 증착된다. 범프 재료는 Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 땜납 및 이들의 조합일 수 있으며 선택적인 플럭스 솔루션이 있다. 예를 들어, 범프 재료는 공융 Sn/Pb, 고연 솔더 또는 무연 솔더일 수 있다. 범프 재료는 적절한 부착 또는 본딩 프로세스를 사용하여 도전층(122)에 본딩된다. 일 실시예에서, 범프 재료는 볼 또는 범프(148)를 형성하기 위해 재료를 융점 이상으로 가열함으로써 리플로우된다. 일 실시예에서, 범프(148)는 습윤층, 배리어층, 및 접착층을 갖는 UBM 위에 형성된다. 범프(148)는 또한 전도성 층(122)에 압축 본딩되거나 열압착 본딩될 수 있다. 범프(148)는 전도성 층(122) 위에 형성될 수 있는 인터커넥트 구조의 한 유형을 나타낸다. 인터커넥트 구조는 또한 본드 와이어, 전도성 페이스트, 스터드 범프, 마이크로 범프, 또는 기타 전기 상호 연결을 사용할 수 있다.
도 3a는 싱귤레이션 이후의 반도체 패키지(150)를 도시한다. 제 1 열 인터페이스 재료(TIM)(152)는 반도체 다이(104)의 후면(108) 상에 증착된다. TIM(152)은 도 3b의 평면도에 도시된 바와 같이 반도체 다이(104)의 주변 또는 측면(153)을 따라 선형 패턴으로 연장된다. TIM(152)은 부드럽고 유연한 재료로 증착되며 높은 접착 특성을 가진 단단한 재료로 경화된다. 한 실시예에서, TIM(152)은 알루미나(Al2O3), Al, Ag, 또는 알루미늄 아연 산화물을 함유하는 충전제가 있는 접착제이고 1.9-11 W/ mK의 열 전도율을 갖는다. TIM(152)은 120-150 o 에서 30-120분 동안 경화된다. 0.036-0.075 Gpa의 후-경화 영률을 갖는 C. 제 2 TIM(154)은 반도체 다이(104)의 후면(108)의 중앙 부분 위에 증착되고 TIM(152) 내의 반도체 다이의 측면(153)을 향해 별 패턴으로 연장된다. TIM(154)은 다양한 패턴 및 기하학적 형상을 가질 수 있다. 예를 들어, TIM(154)은 도 3c에 도시된 바와 같이 일련의 동심원일 수 있다. 도 3d에서, TIM(154)은 점들의 격자이다. 도 3e에서, TIM(154)은 일련의 평행 스트립이다. 도 3f에서, TIM(154)은 구불구불한 패턴이며 가능성은 무한한다. TIM(154)은 부드럽고 유연한 재료로 증착되며 높은 열 전달 및 기계적 응력 완화 특성을 가진 부드럽고 유연한 재료로 남아 있다. 한 실시예에서, TIM(154)은 알루미나, Al, 또는 알루미늄 아연 산화물을 함유하는 충전제 및 3.2-5.7 W/mK의 열전도율을 갖는 접착제이다. TIM(154)은 0.00044-0.0014 Gpa의 포스트 큐어 영률ㄹ로 5-150 ℃ 에서 60-120분 동안 경화된다. TIM(152)과 TIM(154)의 조합은 하이브리드 TIM 계층을 구성한다.
선택적인 실시예에서, TIM(152)은 연성 순응성 재료이고 TIM(154)은 반도체 다이(104)의 응력 프로파일에 따라 반도체 다이(104)의 내부 또는 둘레에서 식별된 각각의 특성을 갖는 경질 재료이다.
다른 실시예에서, 도 1은 도 3g는 반도체 다이(104)의 후면(108) 상에 증착된 TIM(156)을 도시한다. TIM(156)은 도 1의 평면도에 도시된 바와 같이 반도체 다이(104)의 주변 또는 측면(153)을 따라 선형 패턴으로 연장된다. 3시간. TIM(158)은 반도체 다이(104)의 후면(108)에 증착된다. TIM(156 및 158)은 부드럽고 유연한 재료로 증착되며 높은 접착 특성을 가진 단단한 재료로 경화된다. 한 실시예에서, TIM(156 및 158)은 알루미나(Al2O3), Al, Ag 또는 알루미늄 아연 산화물을 함유하고 열전도율이 1.9-11 W/ mK 인 충전제가 있는 접착제이다. TIM(156 및 158)은 0.036-0.075 Gpa의 포스트 경화 영률로 120-150°C 에서 30-120분 동안 경화 된다. TIM(160)은 반도체 다이(104)의 후면(108)의 중앙 부분 위에 증착되고 TIM(156, 158) 내의 반도체 다이의 측면(153)을 향해 별 패턴으로 연장된다. TIM(160)은 다양한 패턴 및 기하학적 형상을 가질 수 있다, 도 3c-3f 참조. 예를 들어, TIM(160)은 일련의 동심원 또는 기타 기하학적 모양일 수 있다. TIM(160)은 점 그리드일 수 있다. TIM(160)은 구불구불한 스트립 또는 일련의 평행 스트립이 될 수 있으며 가능성은 무한한다. TIM(160)은 부드럽고 유연한 재료로 증착되며 높은 열 전달 및 기계적 응력 완화 특성을 가진 부드럽고 유연한 재료로 남아 있다. 한 실시예에서, TIM(160)은 알루미나, Al, 또는 알루미늄 아연 산화물을 함유하는 충전제 및 3.2-5.7 W/ mK의 열전도율을 갖는 접착제이다. TIM(160)은 125-150 ℃ 에서 0.00044-0.0014 Gpa의 포스트 큐어 영률로 60-120분 동안 경화된다. TIM(156)-160의 조합은 하이브리드 TIM 계층을 구성한다. 도 3i는 전술한 바와 같은 TIM(156), TIM(158), 및 TIM(160)을 갖는 반도체 패키지(150)의 사시도이다.
선택적인 실시예에서, TIM(155 및/또는 158)은 연성 순응성 재료이고 TIM(160)은 반도체 다이(104)의 응력 프로파일에 따라 위에서 식별된 각각의 특성을 갖는 경질 재료이다. 연성 순응성 재료는 반도체 다이(104)의 내부 또는 주변의 높은 응력이 있는 영역에 배치된다.
도 3j에서, 방열판(170)은 반도체 다이(104) 및 TIM(152-154) 또는 TIM(156-160)의 후면(108) 위에 배치된다. 방열판(170)은 Al, Cu, Sn, Ni, Au, Ag, 또는 기타 적절한 전도성 재료. 도 3k는 히트 싱크(170)의 평면도를 예시한다.
도 4a는 반도체 다이(104)의 후면(108) 위에 배치된 TIM(156-160)의 제 1 층이 있는 선택적인 실시예를 예시한다. 방열판(176)은 TIM(156-160) 위에 배치된다. TIM(156'-160')의 제 2 층은 도 1 및 도 2와 유사한 방열판(176) 위에 증착된다. 도 3g-3h에 도시된 바와 같이, 핀(182)을 갖는 히트 싱크(178)는 TIM(156'-160')의 제 2 층 위에 배치된다. 도 4b는 히트 싱크(178) 및 핀(182)의 평면도를 예시한다.
TIM(152) 및 TIM(156) 및 TIM 158은 열 전달을 제공하는 경화 후 높은 접착 특성을 가지며 방열판(170) 또는 방열판(176)과 반도체 다이(104)의 후면(108) 사이에 높은 접합 신뢰성을 제공한다. TIM(156' 및 TIM 158')은 높은 접착력을 가진다. 열 전달 및 방열판(178)과 열 확산기(176) 사이의 높은 접합 신뢰성을 제공하는 포스트 경화 특성 방열판(170) 또는 방열판(176)과 반도체 다이(104)의 서로 다른 CTE 사이의 기계적 응력은 TIM(154) 또는 TIM(156-158)에 의해 소산된다. TIM(160')은 열 전달을 제공하고 방열판(178) 또는 방열판(176) 사이의 기계적 응력을 완화하는 포스트 경화 특성이 부드럽고 유연한다.
따라서, 반도체 패키지(150)는 TIM(154) 또는 TIM(160)을 통해 반도체 다이(104)의 중앙 부분으로부터 방열판(170), 또는 방열판(176) 및 방열판(178)으로 우수한 열 전달을 나타낸다. 반도체 패키지(150)는 TIM(152) 또는 TIM(156-158)과의 우수한 접합 신뢰성을 나타낸다. TIM(152)은 방열판(170)과 반도체 다이(104)의 후면(108) 사이의 고신뢰성 접합을 위한 고접착 포스트 경화를 제공한다. TIM(154)은 반도체 다이(104)의 중앙 부분으로부터의 열 전달 및 소산 을 위한 부드럽고 유연한 인터페이스를 제공하며, 반도체 다이(104)의 후면(108)과 방열판(170)의 서로 다른 CTE로부터 기계적 응력 제거용 TIM(160)은 반도체 다이(104)의 중앙 부분으로부터의 열 전달 및 소산을 위한 부드럽고 유연한 인터페이스를 제공하고, 또한 반도체 다이(104)의 후면(108) 및 방열판(170) 또는 열 확산기(176)의 서로 다른 CTE로부터 기계적 응력 완화를 제공한다. TIM(156' 및 158')은 방열판(178)과 방열판(176) 사이의 고신뢰성 접합을 위해 고접착 포스트 경화를 제공한다. TIM(160')은 반도체 다이(104)의 중앙 부분으로부터의 열 전달 및 소산을 위한 유연한 인터페이스를 제공하고, 히트 싱크(178) 및 히트 스프레더(176)의 서로 다른 CTE로부터 기계적 응력 완화를 추가로 제공한다.
선택적인 실시예에서, TIM(156, 158, 156' 및/또는 158')은 연성 순응성 재료이고 TIM(160 및/또는 160')은 반도체 다이(104)의 응력 프로파일에 따라 위에서 식별된 각각의 특성을 갖는 경질 재료이다. 연성 순응성 재료는 반도체 다이(104)의 내부 또는 주변에 상관없이 높은 응력 영역 위에 위치한다.
도 5는 SIP 모듈(170, 210, 236)을 포함하는 PCB(302)의 표면 상에 실장된 복수의 반도체 패키지를 갖는 칩 캐리어 기판 또는 PCB(302)를 갖는 전자 장치(300)를 예시한다. 전자 장치(300)는 한 유형의 반도체 패키지, 또는 응용 프로그램에 따라 여러 유형의 반도체 패키지를 가질 수 있다.
하나 이상의 전기적 기능을 수행하기 위해 반도체 패키지를 사용하는 독립형 시스템일 수 있다. 선택적으로, 전자 장치(300)는 더 큰 시스템의 서브컴포넌트일 수 있다. 예를 들어, 전자 장치(300)는 태블릿, 셀룰러 폰, 디지털 카메라, 통신 시스템, 또는 다른 전자 장치의 일부일 수 있다. 선택적으로, 전자 장치(300)는 그래픽 카드, 네트워크 인터페이스 카드, 또는 컴퓨터에 삽입될 수 있는 다른 신호 처리 카드일 수 있다. 반도체 패키지는 마이크로프로세서, 메모리, ASIC, 논리 회로, 아날로그 회로, RF 회로, 개별 장치, 또는 기타 반도체 다이 또는 전기 부품을 포함할 수 있다. 제품이 시장에서 받아들여지기 위해서는 소형화와 경량화가 필수적이다. 고밀도화를 위해 반도체 소자 사이의 거리를 좁힐 수 있다.
도 5에서, PCB(302)는 PCB 상에 실장된 반도체 패키지의 구조적 지지 및 전기적 상호접속을 위한 일반적인 기판을 제공한다. 전도성 신호 트레이스(304)는 증발, 전해 도금, 무전해 도금, 스크린 인쇄, 또는 다른 적절한 금속 증착 공정 을 사용하여 PCB(302)의 표면 위에 또는 층 내에 형성 된다. 신호 트레이스(304)는 각각의 반도체 패키지, 장착된 구성요소 및 기타 외부 시스템 구성요소 사이의 전기 통신을 제공한다. 트레이스(304)는 또한 각각의 반도체 패키지에 대한 전력 및 접지 연결을 제공한다.
일부 실시예에서, 반도체 장치는 2개의 패키징 레벨을 갖는다. 1단계 패키징은 반도체 다이를 중간 기판에 기계적으로 전기적으로 부착하는 기술이다. 제 2 레벨 패키징에는 중간 기판을 PCB에 기계적으로 전기적으로 부착하는 작업이 포함된다. 다른 실시예에서, 반도체 장치는 다이가 PCB에 기계적으로 및 전기적으로 직접 장착 되는 제 1 레벨 패키징만을 가질 수 있다.
예시의 목적으로, 본드 와이어 패키지(306) 및 플립칩(308)을 포함하는 여러 유형의 제 1 레벨 패키징이 PCB(302)에 도시되어 있다. 또한, 볼 그리드 어레이(BGA)(310), 범프 칩 캐리어(306), 랜드 그리드 어레이(LGA)(316), 멀티칩 모듈(MCM) 또는 SIP 모듈(318), 쿼드 플랫 무연 패키지(QFN)(320), 쿼드 플랫 패키지(322), 임베디드 웨이퍼 레벨 볼 그리드 어레이(eWLB)(324) 및 웨이퍼 레벨 칩 스케일 패키지(WLCSP)(326)를 포함하는 여러 유형의 제 2 레벨 패키징(BCC)(312)이 PCB(302)에 장착된 것으로 표시된다. 일 실시예에서, eWLB(324)는 팬아웃 웨이퍼 레벨 패키지(Fo-WLP)이고 WLCSP(326)는 팬인 웨이퍼 레벨 패키지(Fi-WLP)이다. 시스템 요구사항에 따라, 제 1 및 제 2 레벨 패키징 스타일의 임의의 조합으로 구성된 반도체 패키지의 임의의 조합, 뿐만 아니라 다른 전자 부품이 PCB(302)에 연결될 수 있다. 일부 실시예에서, 전자 장치(300)는 단일 부착 반도체를 포함한다. 패키지인 반면, 다른 실시예는 다중 상호 연결된 패키지를 요구한다. 단일 기판 위에 하나 이상의 반도체 패키지를 결합함으로써 제조업체는 미리 만들어진 구성 요소를 전자 장치 및 시스템에 통합할 수 있다. 반도체 패키지는 정교한 기능을 포함하고 있기 때문에 보다 저렴한 부품과 간소화된 제조 공정을 통해 전자 장치를 제조할 수 있다. 결과적인 장치는 실패할 가능성이 적고 제조 비용이 저렴하여 소비자 비용이 절감된다.
본 발명의 하나이상의 예가 상세하게 예시되었지만, 당업자는 이러한 실시예에 대한 수정 및 적응이 다음 청구범위에 기재된 본 발명의 범위를 벗어나지 않고 이루어질 수 있음을 이해할 것이다.

Claims (15)

  1. 반도체 장치를 제조하는 방법에 있어서,
    전기 부품을 제공하는 단계;
    제 1 순응성을 갖는 제 1 열 인터페이스 재료(TIM)를 전기 부품의 표면 위에 배치하는 단계; 및
    제 1 TIM 내의 전기 컴포넌트의 표면 위에 제 2 순응성을 갖는 제 2 TIM을 배치하는 단계를 포함하고
    제 2 순응성은 제 1 순응성보다 큰 것을 특징으로 하는 방법.
  2. 제 1항에 있어서,
    상호접속 기판을 제공하는 단계; 및
    인터커넥트 기판 위에 전기 부품을 배치하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  3. 제 1항에 있어서, 제 1 TIM 및 제 2 TIM 위에 히트 싱크를 배치하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  4. 제 1항에 있어서, 제 1 TIM을 따라 전기 컴포넌트의 표면 위에 제 3 TIM을 배치하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  5. 제 1항에 있어서, 상기 제 2 TIM은 별 패턴, 도트 그리드, 평행 스트립, 구불구불한 스트립, 동심 기하학적 형상으로 이루어진 그룹으로부터 선택된 형상을 갖는 것을 특징으로 하는 방법.
  6. 반도체 장치에 있어서,
    전기 부품;
    전기 부품의 표면 위에 배치된 제 1 순응성을 포함하는 제 1 열 인터페이스 재료(TIM); 및
    제 1 TIM 내의 전기 부품의 표면 위에 배치된 제 1 순응성보다 큰 제 2 순응성을 포함하는 제 2 TIM을 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서, 인터커넥트 기판을 더 포함하고, 전기 부품은 인터커넥트 기판 위에 배치되는 것을 특징으로 하는 반도체 장치.
  8. 제 6항에 있어서, 제 1 TIM 및 제 2 TIM 위에 배치된 히트 싱크를 더 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제 6항에 있어서, 상기 제 1 TIM을 따라 상기 전기 부품의 표면 위에 배치된 제 3 TIM을 더 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제 6항에 있어서, 상기 제 2 TIM은 스타 패턴, 도트 그리드, 평행 스트립, 사문석 및 동심 기하학적 형상으로 이루어진 그룹으로부터 선택된 형상을 갖는 것을 특징으로 하는 반도체 장치.
  11. 반도체 장치에 있어서
    전기 부품;
    전기 부품의 표면 위에 배치된 제 1 순응성을 갖는 제 1 열 인터페이스 재료(TIM); 및
    제 1 TIM 내의 전기 부품의 표면 위에 배치된 제 2 순응성을 갖는 제 2 TIM을 포함하고, 상기 제 2 순응성은 제 1 순응성보다 큰 것을 특징으로 하는 반도체 장치.
  12. 제 11항에 있어서, 상기 제 1 TIM 및 제 2 TIM 위에 배치된 히트 싱크를 더 포함하는 것을 특징으로 하는 반도체 장치.
  13. 제 11항에 있어서, 상기 제 1 TIM을 따라 상기 전기 부품의 표면 위에 배치된 제 3 TIM을 더 포함하는 것을 특징으로 하는 반도체 장치.
  14. 제 11항에 있어서, 상기 제 2 TIM은 스타 패턴, 도트 그리드, 평행 스트립, 구불구불한 스트립, 동심 기하학적 형상으로 이루어진 그룹으로부터 선택된 형상을 갖는 것을 특징으로 하는 반도체 장치.
  15. 제 11항에 있어서,
    제 1 TIM 및 제 2 TIM 위의 방열판;
    방열판의 표면 위에 배치된 제 1 순응성을 갖는 제 3 TIM;
    제 1 TIM 내의 방열판의 표면 위에 배치된 제 2 순응성을 갖는 제 4 TIM; 및
    제 3 TIM 및 제 4 TIM 위에 배치된 방열판을 더 포함하는 것을 특징으로 하는 반도체 장치.
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