KR101963182B1 - 반도체 패키지 제조 방법 - Google Patents

반도체 패키지 제조 방법 Download PDF

Info

Publication number
KR101963182B1
KR101963182B1 KR1020160021652A KR20160021652A KR101963182B1 KR 101963182 B1 KR101963182 B1 KR 101963182B1 KR 1020160021652 A KR1020160021652 A KR 1020160021652A KR 20160021652 A KR20160021652 A KR 20160021652A KR 101963182 B1 KR101963182 B1 KR 101963182B1
Authority
KR
South Korea
Prior art keywords
passivation layer
circuit pattern
wiring circuit
forming
base
Prior art date
Application number
KR1020160021652A
Other languages
English (en)
Other versions
KR20170099513A (ko
Inventor
김은동
이종원
최재경
오유진
Original Assignee
주식회사 에스에프에이반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 에스에프에이반도체 filed Critical 주식회사 에스에프에이반도체
Priority to KR1020160021652A priority Critical patent/KR101963182B1/ko
Publication of KR20170099513A publication Critical patent/KR20170099513A/ko
Application granted granted Critical
Publication of KR101963182B1 publication Critical patent/KR101963182B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/043—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73259—Bump and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 패키지 제조 방법이 개시된다. 본 발명의 일 실시 예에 따른 반도체 패키지 제조방법은, 베이스에 형성된 하부 배선회로패턴의 적어도 일부 영역에 반도체 칩을 부착하는 단계; 반도체 칩을 감싸도록 베이스의 상부에 패시베이션층을 형성하는 단계; 패시베이션층에 하부 배선회로패턴 및 반도체 칩과 전기적으로 연결되는 배선회로패턴을 형성하는 단계; 및 베이스를 제거하는 단계를 포함한다.

Description

반도체 패키지 제조 방법{Method for manufacturing semiconductor package}
본 발명은, 반도체 패키지 제조 방법에 관한 것으로서, 보다 상세하게는, 인쇄회로기판(Printed Circuit Board)을 사용하지 않을 수 있는 반도체 패키지 제조 방법에 관한 것이다.
최근 전자 산업이 급속하게 발전함에 따라, 전자소자와 회로기판 분야에서 다양한 기술들이 발전해왔다. 특히, 전자제품은 경량화, 소형화, 다기능화 및 고성능화 추세로 나아가고 있으며, 이러한 추세에 따른 반도체 패키징 기술이 요구되고 있다.
반도체 패키징은, 전통적으로, 각종 전자 회로 및 배선이 적층되어 형성된 단일 소자 및 반도체 등의 반도체 칩을 먼지, 습기, 전기적, 기계적 부하 등의 각종 외부 환경으로부터 보호하고, 반도체 칩의 전기적 성능을 최적화, 극대화하기 위해 리드 프레임이나 인쇄회로기판(Printed Circuit Board) 등을 이용해 메인보드로의 신호 입출력 단자를 형성하고 봉지재를 이용하여 몰딩한 것을 일컫는다.
한편, 과거에는 웨이퍼 형태의 칩을 하나 하나 분리한 후 패키징 단계를 거친 다음 이를 사용하였고, 전통적으로 QFP(Quad Flat Package), CSP(Chip Scale Package), BGA(Ball Grid Array) 등의 패키징 방법이 사용되었다.
이렇게 칩을 분리하여 패키징을 하는 경우에는 각각의 칩을 개별적으로 다루어야 하므로 패터닝(Patterning) 작업 등을 수행할 때, 칩의 정렬(Align) 문제가 발생하고, 칩의 크기가 점점 작아지는 추세에 있기 때문에 개별적인 칩을 다루기 어려운 문제점도 있다.
이러한 문제점을 극복하기 위한 방법이 바로 웨이퍼 레벨 패키징(Wafer Level Packaging, WLP)이다. 웨이퍼 레벨 패키지는 반도체 칩을 웨이퍼에서 분리하지 않고 반도체 칩 전부를 대상으로 패키징을 진행하거나 각각의 반도체 칩들을 웨이퍼 형태로 재배열한 후 패키징을 진행하는 방법으로, 이러한 방법을 통해 패키징이 완성된 후 각 반도체 칩 단위로 하나씩 잘라내는 다이싱(Dicing) 공정을 거쳐 반도체 칩을 사용하는 기법이다. 이를 통해 패키징 공정이 단순해지고 패키징 후의 반도체 칩 사이즈도 소형화가 가능하게 됨으로써 인쇄회로기판(Printed Circuit Board, PCB) 보드에 실장하는 면적 또한 줄어들어 반도체 조립 공정이 획기적으로 개선되었다.
이와 같은 웨이퍼 레벨 패키지를 통해 패키지의 크기를 줄이는 것이 가능하게 되었고 최근 칩사이즈와 거의 흡사한 크기의 CSP(Chip Scale Package)도 개발되었다.
하지만, 최근 들어 스마트폰이나 태블릿 PC, 휴대용 게임기 등 모바일 시장이 커져감에 따라 칩 사이즈가 더 소형화될 것을 요구하고 있고 그에 반해 반도체 칩의 입출력 단자(IO) 개수는 줄어들지 않고 오히려 증가 추세에 있기 때문에 기존의 CSP(Chip Scale Package)등의 팬-인(Fan-in)방식의 패키지로는 이러한 요구에 부응하는 것은 한계가 있다.
종래의 CSP(Chip Scale Package)는 명칭과 같이 입출력을 위한 솔더볼의 배열이 칩 사이즈보다 크지 않아서 이를 팬-인(fan-in) 형태라고 칭했다. 하지만 최근 칩 사이즈는 점점 더 소형화되는 데 비해 성능 향상을 위해 칩의 입출력 개수는 그대로이거나 오히려 늘어나는 경우도 있으므로 이러한 팬-인(fan-in) 형태의 패키지로는 늘어나는 입출력 단자, 즉 솔더볼의 개수를 감당할 수 없는 경우가 생겨나고 있다.
이러한 문제를 해결하기 위해 솔더볼이 배치되는 영역이 칩 사이즈 보다 큰 형태의 웨이퍼 레벨 패키지가 개발되고 있는데 이를 팬-아웃(fan-out) 형태의 웨이퍼 레벨 패키지라고 한다.
도 1a 내지 도 1e는 종래 기술에 따른 웨이퍼 레벨 팬 아웃 패키지를 제조하는 공정을 설명하기 위한 도면이다.
먼저, 도 1a를 참조하면, 웨이퍼 상태에서 분리된 개개의 반도체 칩(10) 저면을 양면 접착 테이프(11)를 이용하여 캐리어(12)의 상면에 일정 간격으로 부착시킨다.
다음으로, 도 1b와 같이 개개의 반도체 칩(10)을 모두 한꺼번에 몰딩 컴파운드 수지(20)로 몰딩하여, 각 반도체 칩(10)의 상면 및 측면에 걸쳐 일정 두께의 몰딩 컴파운드 수지(20)로 봉지되도록 한다.
다음으로, 도 1c와 같이 캐리어(12)의 접착면에서 개개의 반도체 칩(10)을 포함하는 몰딩 컴파운드 수지(20)를 떼어내면, 개개의 반도체 칩(10) 저면이 외부로 노출되는 상태가 되는바, 몰딩 컴파운드 수지(20)의 상면이 고른 면이 되도록 그라인딩(grinding)하는 그라인딩 공정이 진행되고, 다음으로 반도체 칩(10) 저면에 대한 크리닝(cleaning) 공정이 진행된다.
다음으로, 도 1d와 같이 각 반도체 칩(10)의 본딩패드(14)로부터 몰딩 컴파운드 수지(20)의 저면의 원하는 위치까지 일종의 금속배선 라인인 재배선(30: RDL, Redistribution layer) 및 범프(50: bump)를 형성하는 과정이 진행된다.
재배선은 서로 미세한 간격(fine pitch)를 이루는 각 칩의 본딩 패드에 솔더볼 등과 같은 입출력 단자를 부착하는 경우, 입출력 단자가 서로 닿아 전기적 쇼트 현상이 발생되는 점을 해결하고자, 입출력 단자가 보다 넓은 간격으로 부착될 수 있도록 본딩패드(14)에서 바깥쪽으로 연장된 금속 배선라인을 말한다.
이때, 반도체 칩(10)에 본딩패드(14)를 제외한 면에 패시베이션(passivation)층을 형성하고, 그 위에 재배선을 도금 공정에 의하여 형성하게 되며, 다시 그 위에 수분, 각종 이물질 등이 재배선으로 침투하는 것을 차단하는 동시에 재배선간의 쇼트 현상을 방지하는 절연 패시베이션층이 형성되는 바, 그 구체적인 형성 과정은 생략하도록 한다.
마지막으로, 도 1e와 같이 소잉라인(몰딩 컴파운드 수지의 각 패키지 경계라인)을 따라 소잉해주는 과정이 진행됨으로써 개개의 반도체 칩(10)과 그 주변에 형성된 몰딩 컴파운드 수지(20)와 하부 재배선(30) 및 범프(50) 등을 포함하는 개개의 웨이퍼 레벨의 팬 아웃 패키지로 완성된다.
그런데, 종래기술에 따른 웨이퍼 레벨 팬 아웃 패키지 제조 공정에 있어서, 전술한 바와 같이 개개의 반도체 칩을 캐리어에 부착한 후 몰딩 컴파운드 수지(20)로 몰딩하는 인캡슐레이션(Encapsulation) 공정 즉 봉지 공정을 진행하는데, 이때 봉지 공정으로부터 범프를 형성하는 범핑 공정 진행 전까지의 공정 단계가 상당히 길어 공정 리드 타임(lead time)이 길고, 이로 인한 수율의 저하 및 비용의 증가를 초래하게 된다.
또한, 개개의 반도체 칩 주변의 몰딩 컴파운드 수지에 관통 몰드 비아를 형성하기 위한 다수의 레이저 드릴링을 실시하는 과정과, 레이저 드릴링시 발생된 이물질을 청소하는 과정과, 비아홀의 내경에 대한 도금 또는 메탈 페이스트를 충진하는 과정 등 여러 공정을 거쳐야 하므로, 공정수가 증가하고 제조원가가 증가하는 원인이 되고 있다.
특히, 몰딩 컴파운드 수지의 상면에서 그 저면의 재배선 위치까지 레이저 드릴링이 정확하게 이루어지면 재배선이 레이저에 대한 스토퍼 역할을 하게 되지만, 이에 반해 레이저 드릴링이 정확하게 이루어지지 않으면 재배선 주변의 패시베이션(passivation)층에 레이저가 닿아 패시베이션층에 구멍이 형성되는 불량이 발생할 수 있다.
이러한 문제점을 고려하여, 인캡슐레이션(Encapsulation) 공정 즉 봉지 공정을 생략하고 규소(Si) 또는 글라스(glass) 웨이퍼에 패터닝을 하여 라우팅을 개선하는 새로운 방식이 필요하며, 최종적으로 규소(Si) 또는 글라스(glass) 웨이퍼를 필요로 하는 경우에는 일면의 입출력 단자(IO)만을 활용하기 때문에 상대적으로 패키지의 부피 증가가 클 수 있으므로 이러한 점도 고려되어야 하는 실정이다.
대한민국 특허공개번호 제10-2014-0020506호(2014. 02. 19.)
따라서 본 발명이 이루고자 하는 기술적 과제는, 봉지(Encapsulation) 공정을 생략하여 종래보다 공정수를 감소시키면서도 제조 공정 중에 크랙 및 휨 발생을 억제할 수 있을 뿐만 아니라, 최종적으로는 인쇄회로기판(Printed Circuit Board)나 규소(Si) 또는 글라스(glass) 웨이퍼를 사용하지 않으므로 양면의 입출력 단자(IO)를 활용할 수 있어 종래보다 패키지의 부피가 증가되는 것을 방지할 수 있는 반도체 패키지 제조 방법을 제공하는 것이다.
본 발명의 일 측면에 따르면, 베이스에 형성된 하부 배선회로패턴의 적어도 일부 영역에 반도체 칩을 부착하는 단계; 상기 반도체 칩을 감싸도록 상기 베이스의 상부에 패시베이션층을 형성하는 단계; 상기 패시베이션층에 상기 하부 배선회로패턴 및 상기 반도체 칩과 전기적으로 연결되는 배선회로패턴을 형성하는 단계; 및 상기 베이스를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법이 제공될 수 있다.
상기 배선회로패턴의 적어도 일부 영역에 제1 입출력 단자를 마련하는 단계를 더 포함할 수 있다.
상기 베이스를 제거한 후에, 상기 베이스를 제거한 면에 상기 하부 배선회로패턴의 적어도 일부 영역에 제2 입출력 단자를 마련하는 단계를 더 포함할 수 있다.
상기 반도체 칩을 부착하기 전에, 상기 베이스에 제1 패시베이션층을 형성하는 단계; 및 상기 제1 패시베이션층에 상기 하부 배선회로패턴을 형성하는 단계를 더 포함할 수 있다.
상기 하부 배선회로패턴을 형성하는 단계는, 상기 제1 패시베이션층에 하부 배선패턴홈을 형성하고 상기 하부 배선패턴홈에 도전성 금속물질을 도금하여 상기 하부 배선회로패턴을 형성하는 단계일 수 있다.
상기 베이스에 제1 패시베이션층을 형성하는 단계 전에 상기 베이스에 표면으로부터 미리 결정된 깊이만큼 함몰 형성되는 베이스패턴홈을 마련하는 단계를 더 포함하며, 상기 베이스가 제거되기 전에 상기 베이스에 형성된 하부 배선회로패턴은 상기 제1 패시베이션층보다 더 두껍게 마련될 수 있다.
상기 반도체 칩을 감싸도록 상기 베이스의 상부에 형성되는 패시베이션층은, 상기 제1 패시베이션층의 상면에 형성되는 제2 패시베이션층; 및 상기 제2 패시베이션층의 상면에 형성되는 제3 패시베이션층을 포함하며, 상기 패시베이션층에 상기 하부 배선회로패턴 및 상기 반도체 칩과 전기적으로 연결되는 배선회로패턴을 형성하는 단계는, 상기 하부 배선회로패턴과 도전 가능하게 연결되고 상기 제2 패시베이션층의 상면을 통해 노출되는 도전성 연결 배선회로패턴을 상기 제2 패시베이션층에 형성하는 단계; 상기 제2 패시베이션층의 상면에 제3 패시베이션층을 형성하는 단계; 및 상기 도전성 연결 배선회로패턴과 도전 가능하게 연결되는 상부 배선회로패턴을 상기 제3 패시베이션층에 형성하는 단계를 포함하며, 상기 제1 입출력 단자는 상기 상부 배선회로패턴에 결합될 수 있다.
상기 도전성 연결배선회로패턴을 형성하는 단계는, 상기 제2 패시베이션층의 일부 영역을 관통하는 관통 비아를 형성하는 단계; 및 상기 관통 비아에 배선용 금속물질을 도금하거나 충진하는 단계를 포함할 수 있다.
상기 관통 비아를 형성하는 단계는, 상기 제2 패시베이션층의 상면에 상기 관통 비아 패턴이 형성된 포토마스크를 정렬하고 광을 조사하여, 상기 관통 비아에 해당하는 제2 패시베이션층을 제거하는 단계일 수 있다.
상기 반도체 칩은 플립 칩이며, 상기 베이스는 더미 웨이퍼일 수 있다.
본 발명의 다른 측면에 따르면, 반도체 칩; 상기 반도체 칩을 감싸는 패시베이션층; 상기 패시베이션층에 형성되며, 상기 반도체 칩과 전기적으로 연결되는 배선회로패턴; 및 상기 배선회로패턴과 전기적으로 연결되되 상기 배선회로패턴의 상기 패시베이션층으로부터 노출된 일부 영역에 결합되는 입출력 단자를 포함하는 것을 특징으로 하는 반도체 패키지가 제공될 수 있다.
상기 입출력 단자는, 상기 패시베이션층의 상면으로 노출되는 상기 배선회로패턴의 일부 영역에 결합되는 제1 입출력 단자를 포함할 수 있다.
상기 입출력 단자는, 상기 패시베이션층의 하면으로 노출되는 상기 배선회로패턴의 일부 영역에 결합되는 제2 입출력 단자를 더 포함할 수 있다.
상기 패시베이션층은, 상기 반도체 칩과 접속되는 하부 배선회로패턴이 형성되는 제1 패시베이션층; 상기 제1 패시베이션층의 상면에 형성되는 제2 패시베이션층; 및 상기 제2 패시베이션층의 상면에 형성되는 제3 패시베이션층을 포함하며, 상기 배선회로패턴은, 상기 하부 배선회로패턴; 상기 하부 배선회로패턴과 도전 가능하게 연결되고 상기 제2 패시베이션층에 형성되되 상기 제2 패시베이션층의 상면을 통해 노출되는 도전성 연결 배선회로패턴; 및 상기 제3 패시베이션층에 형성되되 상기 도전성 연결 배선회로패턴과 도전 가능하게 연결되는 상부 배선회로패턴을 포함할 수 있다.
상기 도전성 연결배선회로패턴은 상기 제2 패시베이션층의 일부 영역을 관통하는 관통 비아에 배선용 금속물질을 도금하거나 충진하여 마련될 수 있다.
본 발명에 따르면, 봉지(Encapsulation) 공정을 생략하여 종래보다 공정수를 감소시키면서도 제조 공정 중에 크랙 및 휨 발생을 억제할 수 있을 뿐만 아니라, 최종적으로는 인쇄회로기판(Printed Circuit Board)나 규소(Si) 또는 글라스(glass) 웨이퍼를 사용하지 않으므로 양면의 입출력 단자(IO)를 활용할 수 있어 종래보다 패키지의 부피가 증가되는 것을 방지할 수 있다.
도 1a 내지 도 1e는 종래 기술에 따른 웨이퍼 레벨 팬 아웃 패지지 제조 방법을 설명하기 위한 도면들이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 개략적인 단면 구조도이다.
도 3a 내지 도 3n는 본 발명의 제1 실시예에 따른 반도체 패키지 제조 방법의 공정 순서도이다.
도 4a 내지 도 4d는 본 발명의 제2 실시예에 따른 반도체 패키지 제조 방법의 공정 순서도 중 하부 배선회패턴을 형성하는 단계를 설명하기 위한 도면들이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시예들에 한정되지 않는다.
본 발명의 개념에 따른 실시예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나 이는 본 발명의 개념에 따른 실시예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 개략적인 단면 구조도이다.
도 2를 참조하면, 본 실시예에 따른 반도체 패키지(101)는, 반도체 칩(110)과, 반도체 칩(110)을 감싸는 패시베이션(passivation)층(130)과, 패시베이션층(130)에 형성되되 반도체 칩(110)과 전기적으로 연결되는 배선회로패턴(140)과, 패시베이션층(130)의 상면과 하면에 각각 배치되어 배선회로패턴(140)과 전기적으로 연결되는 입출력 단자(150)를 포함한다.
반도체 칩(110)은 플립 칩(flip chip)일 수 있다. 즉 반도체 칩(110)을 배선회로기판에 부착시킬 때, 금속 리드(와이어)와 같은 추가적인 연결 구조나 볼 그리드 어레이(BGA)와 같은 중간 매체를 사용하지 않고 반도체 칩(110) 아랫면의 전극 패턴을 이용해 그대로 융착시키는 방식이 적용될 수 있다. 플립 칩(flip chip)은 소위, 선 없는(leadless) 반도체 칩(110)일 수 있는데, 이러한 반도체 칩(110)이 적용됨으로서 소형, 경량화에 유리하고, 전극 간 거리(피치)를 훨씬 미세하게 할 수 있는 이점이 있다. 그러나 본 발명의 권리범위가 이에 한정되지 않으며, 반도체 칩(110)은 다양한 형태와 종류의 반도체 칩(chip)일 수 있다.
다음으로 패시베이션(passivation)층(130)은 반도체 칩(110)을 감싼다. 이러한 패시베이션층(130)에는 배선회로패턴(140)이 형성되는데, 패시베이션층(130)은 수분, 각종 이물질 등이 배선회로패턴(140)으로 침투하는 것을 차단하는 동시에 배선회로패턴(140) 간의 쇼트 현상을 방지한다. 패시베이션층(130)으로 사용될 수 있는 물질의 예로서, 폴리이미드(PolyImide, PI), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), BT(BismaleimideTriazine), 페놀 수지(phenolic resin), 에폭시(epoxy), 실리콘(silicone), 산화막(SiO2), 질화막(Si3N4) 및 그 등가물 중 선택된 어느 하나의 재질 등이 있을 수 있는데, 이들 물질이 단독 또는 혼합되어 사용될 수 있다.
본 실시 예에서 패시베이션층(130)은, 반도체 칩(110)과 접속되는 하부 배선회로패턴(141)이 형성되는 제1 패시베이션층(131)과, 제1 패시베이션층(131)의 상면에 형성되는 제2 패시베이션층(133)과, 제2 패시베이션층(133)의 상면에 형성되는 제3 패시베이션층(135)을 포함한다.
전술한 바와 같이 이러한 패시베이션층(130)에는 배선회로패턴(140)이 형성되는데, 따라서 본 실시 예에서 배선회로패턴(140)은, 제1 패시베이션층(131)에 형성되는 하부 배선회로패턴(141)과, 하부 배선회로패턴(141)과 도전 가능하게 연결되고 제2 패시베이션층(133)에 형성되되 제2 패시베이션층(133)의 상면을 통해 노출되는 도전성 연결 배선회로패턴(143)과, 제3 패시베이션층(135)에 형성되되 도전성 연결 배선회로패턴(143)과 도전 가능하게 연결되는 상부 배선회로패턴(145)을 포함한다.
여기서 도전성 연결배선회로패턴은 제2 패시베이션층(133)의 일부 영역을 관통하는 관통 비아에 배선용 금속물질을 도금하거나 충진하여 마련된다.
한편, 입출력 단자(150)는, 패시베이션층(130)의 상면에 배치되어 배선회로패턴(140)과 전기적으로 연결되는 제1 입출력 단자(151)와, 패시베이션층(130)의 하면에 배치되어 배선회로패턴(140)과 전기적으로 연결되는 제2 입출력 단자(153)를 포함한다.
보다 상세하게는 제1 입출력 단자(151)는 패시베이션층(130)의 상면으로 노출되는 상부 배선회로패턴(145)의 일부 영역에 결합되고, 제2 입출력 단자(153)는 패시베이션층(130)의 하면으로 노출되는 하부 배선회로패턴(141)의 일부 영역에 결합된다.
전술한 설명과 도 2에 도시된 바와 같이, 본 실시 예에 따른 반도체 패키지(101)는, 몰딩 컴파운드 수지를 포함하지 않고 또한 최종적으로는 인쇄회로기판(Printed Circuit Board)나 규소(Si) 또는 글라스(glass) 웨이퍼를 사용하지 않으므로 양면의 입출력 단자(IO, 150)를 활용할 수 있어 종래보다 패키지의 부피가 증가되는 것을 방지할 수 있는 새로운 구조를 가지게 되는 것이다.
한편, 이하에서는 본 실시예에 따른 반도체 패키지(101)에 적용될 수 있는 반도체 패키지 제조 방법에 대해 도 3a 내지 도 3n을 참조하여 설명하도록 한다. 도 3a 내지 도 3n은 본 발명의 제1 실시예에 따른 반도체 패키지 제조 방법의 공정 순서도이다.
먼저, 일정 면적 및 두께를 갖는 베이스(base, 120), 본 실시 예에서 더미 웨이퍼(dummy wafer, 120)가 구비된다. 또한 본 실시 예에서 더미 웨이퍼(120)는 규소 웨이퍼(Si bare wafer) 또는 글라스(glass) 웨이퍼가 사용될 수 있다. 이러한 더미 웨이퍼(120)는 공정 시 발생하는 휨(warpage) 현상을 최소화하기 위함이다.
그런 다음에, 도 3a에 도시된 바와 같이, 더미 웨이퍼(120) 상에 제1 패시베이션층(131)을 형성한다. 제1 패시베이션층(131)은 하부 배선회로패턴(141)을 위한 도금 공정 등을 실시하기 위하여 수분, 각종 이물질 등이 하부 배선회로패턴(141)으로 침투하는 것을 차단하는 동시에 하부 배선회로패턴(141) 간의 쇼트 현상을 방지하기 위하여 마련된다.
다음으로, 도 3c에 도시된 바와 같이, 제1 패시베이션층(131)에 하부 배선회로패턴(141)을 형성한다. 하부 배선회로패턴(141)을 형성하는 단계는, 도 3b에 도시된 바와 같이, 포토마스크를 이용한 포토리소그래피 공정을 이용하여 하부 배선회로패턴(141)에 대응되도록 제1 패시베이션층(131)에 하부 배선패턴홈(142)을 형성하는 단계와, 제1 패시베이션층(131)에 형성된 하부 배선패턴홈(142)에 도전성 금속물질 예를 들어 구리(Cu)를 도금하여 하부 배선회로패턴(141)을 형성하는 단계를 포함한다.
이와 같이 하부 배선회로패턴(141)은 하부 배선패턴홈(142)에 도전성 금속물질 본 실시 예에서 구리(Cu)를 도금하여 형성되는 금속 배선으로서, 일단부는 반도체 칩(110)의 본딩패드(114)에 접촉되고, 타단부은 반도체 칩(110)의 사방 주변의 원하는 위치까지 연장될 수 있다.
이어서, 도 3d에 도시된 바와 같이, 더미 웨이퍼(120)에 형성된 하부 배선회로패턴(141)의 적어도 일부 영역에 반도체 칩(110)을 부착한다. 이와 같은 반도체 칩(110)의 고정을 위해 부착필름(DAF, Die Attach Film)이라 불리는 양면테이프 혹은 에폭시(Epoxy)를 사용할 수 있다.
그리고 반도체 칩(110)의 부착 시, 반도체 칩(110)의 본딩패드(114)가 하부 배선회로패턴(141)의 일부 영역에 도전 가능하게 접촉된다. 따라서, 하부 배선회로패턴(141)의 일부 영역은 반도체 칩(110)의 본딩패드(114)에 도전 가능하게 접촉되는 동시에 다른 일부 영역은 반도체 칩(110)의 사방 주변의 원하는 위치까지 연장된 상태가 될 수 있다.
다음으로, 도 3e에 도시된 바와 같이, 반도체 칩(110)의 상면 및 측면을 감싸도록 하부 배선회로패턴(141) 위에 제2 패시베이션층(133)을 형성하는 단계가 수행된다.
이때 더미 웨이퍼(120)가 반도체 칩(110)을 잡아주는 상태가 되므로, 반도체 칩(110)의 상면 및 측면을 감싸도록 제2 패시베이션층(133)을 형성하더라도 워피지(warpage) 현상을 최소화할 수 있다.
이어서, 도 3g에 도시된 바와 같이, 하부 배선회로패턴(141)과 도전 가능하게 연결되고 제2 패시베이션층(133)의 상면을 통해 노출되는 도전성 연결 배선회로패턴(143)을 제2 패시베이션층(133)에 형성한다.
본 실시 예에 따르면, 도전성 연결 배선회로패턴(143)은 반도체 칩(110)의 사방 주변의 제2 패시베이션층(133) 내에 형성되어, 하단은 하부 배선회로패턴(141)과 도전 가능하게 연결되고, 상단은 제2 패시베이션층(133)의 상면을 통해 노출되는 관통 비아(144)가 적용된다.
따라서 본 실시 예에 따른 도전성 연결 배선회로패턴(143)을 형성하는 단계는, 제2 패시베이션층(133)의 일부 영역을 관통하는 관통 비아(144)를 형성하는 단계와, 관통 비아(144)에 배선용 금속물질을 도금하거나 충진하는 단계를 포함한다.
그리고 관통 비아(144)를 형성하는 단계는, 본 실시 예에서는, 제2 패시베이션층(133)의 상면에 관통 비아(144) 패턴이 형성된 포토마스크를 정렬하고 광을 조사하여, 도 3f에 도시된 바와 같이, 관통 비아(144)에 해당하는 제2 패시베이션층(133)을 제거하는 단계이다.
이와 같이 관통 비아(144)에 해당하는 제2 패시베이션층(133)이 제거된 뒤에는 관통 비아(144)에 배선용 금속물질을 도금하거나 충진하는 단계가 수행되는데, 관통 비아(144)에 도금되거나 충진되는 배선용 금속물질은 하부 배선회로패턴(141)과 도전 가능하게 접촉하는 도전성 금속물질, 예를 들어, 메탈 페이스트일 수 있다.
다음으로, 도 3h에 도시된 바와 같이, 제2 패시베이션층(133)의 상면에 제3 패시베이션층(135)을 형성한다.
그런 다음에, 도 3j에 도시된 바와 같이, 제3 패시베이션층(135)에 상부 배선회로패턴(145)을 형성한다. 상부 배선회로패턴(145)을 형성하는 방법은, 제3 패시베이션층(135)에 상부 배선패턴홈(146)을 형성하고 상부 배선패턴홈(146)에 도전성 금속물질 예를 들어 구리(Cu)를 도금하여 상부 배선회로패턴(145)을 형성하는 방법을 사용하는데, 도 3i에 도시된 바와 같이, 제3 패시베이션층(135)의 상부 배선패턴홈(146)은 포토마스크를 이용한 포토리소그래피 공정을 이용하여 상부 배선회로패턴(145)에 대응되도록 제3 패시베이션층(135)에 상부 배선패턴홈(146)을 형성한다.
상부 배선회로패턴(145)은 이와 같이 상부 배선패턴홈(146) 내에 도전성 금속물질이 도금 또는 충진됨으로써 마련되되 관통 비아(144)와 도전 가능하게 연결된다. 이때, 상부 배선패턴홈(146) 내에 도전성 금속물질을 도금 또는 충진하는 공정은 관통 비아(144) 내에 도전성 금속물질을 도금 또는 충진할 때 동시에 이루어질 수 있다.
이어서, 도 3k에 도시된 바와 같이, 상부 배선회로패턴(145)의 볼패드에 솔더볼과 같은 제1 입출력 단자(151)를 융착하는 단계가 진행된다.
따라서, 반도체 칩(110)의 제1 입출력 단자(151)를 통한 전기적 입출력 신호는 반도체 칩(110)의 본딩패드(114)와, 하부 배선회로패턴(141)과, 관통 비아(144)와, 상부 배선회로패턴(145)을 거쳐 제1 입출력 단자(151)를 차례로 경유하여 이루어진다.
다음으로, 도 3l에 도시된 바와 같이, 더미 웨이퍼(120)를 분리한다. 본 실시 예에서는 제1 입출력 단자(151)를 상부 배선회로패턴(145)의 볼패드에 결합한 뒤 더미 웨이퍼(120)를 그라인딩(grinding)하여 분리하나, 본 발명의 권리범위가 이에 한정되지 않으며, 제1 입출력 단자(151)를 상부 배선회로패턴(145)의 볼패드에 결합하기 전에 더미 웨이퍼(120)를 그라인딩(grinding)하여 분리하고 제1 입출력 단자(151)를 상부 배선회로패턴(145)의 볼패드에 결합할 수도 있을 것이다. 또한 그라인딩(grinding) 외에 다른 방법으로 분리할 수도 있을 것이다.
그런 다음에, 도 3m에 도시된 바와 같이, 하부 배선회로패턴(141)의 볼패드에 솔더볼과 같은 제2 입출력 단자(153)를 융착하는 단계가 진행된다.
마지막으로, 도시되지 않았지만, 복수의 반도체 칩(110)을 포함하는 반도체 패키지(101)의 소잉라인을 따라 소잉공정을 진행함으로써, 개개의 팬 아웃 패키지가 완성된다.
이와 같이, 종래 적용되던 봉지(Encapsulation) 공정을 생략하여 종래보다 공정수를 감소시키면서도 제조 공정 중에 크랙 및 휨 발생을 억제할 수 있을 뿐만 아니라, 최종적으로는 인쇄회로기판(Printed Circuit Board)나 규소(Si) 또는 글라스(glass) 웨이퍼를 사용하지 않으므로 양면의 입출력 단자(IO)를 활용할 수 있어 종래보다 패키지의 부피가 증가되는 것을 방지할 수 있다.
도 4a 내지 도 4d는 본 발명의 제2 실시예에 따른 반도체 패키지 제조 방법의 공정 순서도 중 하부 배선회패턴을 형성하는 단계를 설명하기 위한 도면들이다.
본 실시예는 제1 실시예와 비교할 때에 하부 배선회로패턴(140a)을 형성하는 단계만 다를 뿐 다른 공정에 있어서는 즉 그 이후의 공정에서는 제1 실시예의 도 3d 내지 도 3n과 같이 동일하게 진행되므로, 이하에서는 본 실시예의 하부 배선회로패턴(140a)을 형성하는 단계를 위주로 설명하기로 한다.
먼저, 일정 면적 및 두께를 갖는 베이스(base) 본 실시 예에서 더미 웨이퍼(120a)가 구비된다. 또한 본 실시 예에서 더미 웨이퍼(120a)는 규소 웨이퍼(Si bare wafer) 또는 글라스(glass) 웨이퍼가 사용될 수 있다. 더미 웨이퍼(120a)는 공정 시 발생하는 휨(warpage) 현상을 최소화하기 위함이다.
본 실시 예는 제1 실시예와 달리, 도 4a에 도시된 바와 같이 하부 배선회로패턴(140a)에 대응되는 더미 웨이퍼(120a)의 영역에 표면으로부터 미리 결정된 깊이만큼 함몰 형성되는 베이스패턴홈(122)을 마련하는 단계가 우선 수행된다.
그런 다음에, 도 4b에 도시된 바와 같이, 더미 웨이퍼(120a) 상에 제1 패시베이션층(130a)을 형성한다.
다음으로, 도 4c에 도시된 바와 같이, 제1 패시베이션층(130a)의 하부 배선패턴홈(미도시)은 포토마스크를 이용한 포토리소그래피 공정을 이용하여 하부 배선회로패턴(140a)에 대응되도록 제1 패시베이션층(130a)에 하부 배선패턴홈(미도시)을 형성한다. 이러한 하부 배선패턴홈(미도시)은 더미 웨이퍼(120a)에 형성된 베이스패턴홈(122)과 연통된다.
그런 다음에 도 4d에 도시된 바와 같이, 제1 패시베이션층(130a)에 하부 배선회로패턴(140a)을 형성한다. 즉 하부 배선패턴홈(미도시)에 도전성 금속물질 예를 들어 구리(Cu)를 도금하여 하부 배선회로패턴(140a)을 형성하는데, 도전성 금속물질이 베이스패턴홈(122)까지 충진되므로 더미 웨이퍼(120a)가 제거되기 전에 더미 웨이퍼(120a)에 형성된 하부 배선회로패턴(140a)은 제1 패시베이션층(130a)보다 더 두껍게 마련된다.
그 이후 공정은 전술한 제1 실시예와 동일하므로 생략하기로 한다. 다만 베이스 본 실시 예에서 더미 웨이퍼(120a)를 제거하는 단계에서 더미 웨이퍼(120a)는 그라인딩(grinding) 될 수 있는데, 이때에 도전성 금속물질이 베이스패턴홈(122)까지 충진된 상태이므로 제1 패시베이션층(130a)의 손상을 제1 실시 예보다 적게 하면서 더미 웨이퍼(120a)를 제거할 수 있다.
이와 같이, 본 실시 예에서도 봉지(Encapsulation) 공정을 생략하여 종래보다 공정수를 감소시키면서도 제조 공정 중에 크랙 및 휨 발생을 억제할 수 있을 뿐만 아니라, 최종적으로는 인쇄회로기판(Printed Circuit Board)나 규소(Si) 또는 글라스(glass) 웨이퍼를 사용하지 않으므로 양면의 입출력 단자(IO)를 활용할 수 있어 종래보다 패키지의 부피가 증가되는 것을 방지할 수 있다. 또한 본 실시 예의 경우에는 더미 웨이퍼에 미리 베이스패턴홈(122)을 형성함으로써 제1 패시베이션층의 손상을 제1 실시 예보다 적게 하면서 더미 웨이퍼를 제거할 수 있다.
이와 같이 본 발명은 기재된 실시 예에 한정되는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않고 다양하게 수정 및 변형할 수 있음은 이 기술의 분야에서 통상의 지식을 가진 자에게 자명하다. 따라서 그러한 수정예 또는 변형예들은 본 발명의 청구범위에 속한다 하여야 할 것이다.
101 : 반도체 패키지 110 : 반도체 칩
120 : 더미 웨이퍼 130 : 패시베이션층
131 : 제1 패시베이션층 133 : 제2 패시베이션층
135 : 제3 패시베이션층 140 : 배선회로패턴
141 : 하부 배선회로패턴 143 : 도전성 연결 배선회로패턴
145 : 상부 배선회로패턴 150 : 입출력 단자
151 : 제1 입출력 단자 153 : 제2 입출력 단자

Claims (15)

  1. 베이스에 표면으로부터 미리 결정된 깊이만큼 함몰 형성되는 베이스패턴홈을 마련하는 단계;
    상기 베이스에 제1 패시베이션층을 형성하는 단계;
    상기 제1 패시베이션층에 하부 배선회로패턴을 형성하는 단계;
    상기 하부 배선회로패턴의 적어도 일부 영역에 반도체 칩을 부착하는 단계;
    상기 반도체 칩을 감싸도록 상기 베이스의 상부에 패시베이션층을 형성하는 단계;
    상기 패시베이션층에 상기 하부 배선회로패턴 및 상기 반도체 칩과 전기적으로 연결되는 배선회로패턴을 형성하는 단계;
    상기 배선회로패턴의 적어도 일부 영역에 제1 입출력 단자를 마련하는 단계; 및
    상기 베이스를 제거하는 단계를 포함하며,
    상기 제1 패시베이션층에 하부 배선회로패턴을 형성하는 단계는,
    상기 베이스패턴홈과 연통되도록 상기 제1 패시베이션층에 하부 배선패턴홈을 형성하는 단계; 및
    상기 베이스패턴홈과 상기 하부 배선패턴홈에 도전성 금속물질을 도금하여 상기 하부 배선회로패턴을 형성하는 단계를 포함하며,
    상기 베이스가 제거되기 전에 상기 베이스에 형성된 하부 배선회로패턴은 상기 제1 패시베이션층보다 더 두껍게 마련되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 베이스를 제거한 후에, 상기 베이스를 제거한 면에 상기 하부 배선회로패턴의 적어도 일부 영역에 제2 입출력 단자를 마련하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제1항에 있어서,
    상기 반도체 칩을 감싸도록 상기 베이스의 상부에 형성되는 패시베이션층은,
    상기 제1 패시베이션층의 상면에 형성되는 제2 패시베이션층; 및
    상기 제2 패시베이션층의 상면에 형성되는 제3 패시베이션층을 포함하며,
    상기 패시베이션층에 상기 하부 배선회로패턴 및 상기 반도체 칩과 전기적으로 연결되는 배선회로패턴을 형성하는 단계는,
    상기 하부 배선회로패턴과 도전 가능하게 연결되고 상기 제2 패시베이션층의 상면을 통해 노출되는 도전성 연결 배선회로패턴을 상기 제2 패시베이션층에 형성하는 단계;
    상기 제2 패시베이션층의 상면에 제3 패시베이션층을 형성하는 단계; 및
    상기 도전성 연결 배선회로패턴과 도전 가능하게 연결되는 상부 배선회로패턴을 상기 제3 패시베이션층에 형성하는 단계를 포함하며,
    상기 제1 입출력 단자는 상기 상부 배선회로패턴에 결합되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  8. 제7항에 있어서,
    상기 도전성 연결배선회로패턴을 형성하는 단계는,
    상기 제2 패시베이션층의 일부 영역을 관통하는 관통 비아를 형성하는 단계; 및
    상기 관통 비아에 배선용 금속물질을 도금하거나 충진하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  9. 제8항에 있어서,
    상기 관통 비아를 형성하는 단계는,
    상기 제2 패시베이션층의 상면에 상기 관통 비아 패턴이 형성된 포토마스크를 정렬하고 광을 조사하여, 상기 관통 비아에 해당하는 제2 패시베이션층을 제거하는 단계인 것을 특징으로 하는 반도체 패키지 제조 방법.
  10. 제1항에 있어서,
    상기 반도체 칩은 플립 칩이며, 상기 베이스는 더미 웨이퍼인 것을 특징으로 하는 반도체 패키지 제조 방법.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
KR1020160021652A 2016-02-24 2016-02-24 반도체 패키지 제조 방법 KR101963182B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020160021652A KR101963182B1 (ko) 2016-02-24 2016-02-24 반도체 패키지 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160021652A KR101963182B1 (ko) 2016-02-24 2016-02-24 반도체 패키지 제조 방법

Publications (2)

Publication Number Publication Date
KR20170099513A KR20170099513A (ko) 2017-09-01
KR101963182B1 true KR101963182B1 (ko) 2019-07-31

Family

ID=59923852

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160021652A KR101963182B1 (ko) 2016-02-24 2016-02-24 반도체 패키지 제조 방법

Country Status (1)

Country Link
KR (1) KR101963182B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006134914A (ja) * 2004-11-02 2006-05-25 Dainippon Printing Co Ltd 電子部品内蔵モジュール
JP2015115398A (ja) * 2013-12-10 2015-06-22 イビデン株式会社 電子部品内蔵基板及び電子部品内蔵基板の製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101478508B1 (ko) 2012-08-09 2015-01-02 앰코 테크놀로지 코리아 주식회사 웨이퍼 레벨의 팬 아웃 패키지 및 그 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006134914A (ja) * 2004-11-02 2006-05-25 Dainippon Printing Co Ltd 電子部品内蔵モジュール
JP2015115398A (ja) * 2013-12-10 2015-06-22 イビデン株式会社 電子部品内蔵基板及び電子部品内蔵基板の製造方法

Also Published As

Publication number Publication date
KR20170099513A (ko) 2017-09-01

Similar Documents

Publication Publication Date Title
US11152312B2 (en) Packages with interposers and methods for forming the same
KR102569791B1 (ko) 고라우팅 밀도 패치를 갖는 반도체 패키지
US10797024B2 (en) System-in-package with double-sided molding
US10128211B2 (en) Thin fan-out multi-chip stacked package structure and manufacturing method thereof
US9728496B2 (en) Packaged semiconductor devices and packaging devices and methods
US20110209908A1 (en) Conductor package structure and method of the same
KR20080064090A (ko) 멀티-칩 패키지 및 그 제조 방법
JP2008244437A (ja) ダイ収容開口部を備えたイメージセンサパッケージおよびその方法
KR20130098685A (ko) 반도체 패키지
KR20140081858A (ko) 스트레스 완화 구조를 갖는 반도체 기판을 포함하는 패키지 어셈블리
CN112018065B (zh) 集成电路器件及其形成方法
KR20080076854A (ko) 다수의 칩을 구비한 반도체 디바이스 패키지 및 제조 방법
JP2008166752A (ja) マルチチップ構造体およびその形成方法
JP2008244451A (ja) ダイ収容スルーホールおよびスルーホール接続構造を有する半導体素子パッケージおよびその方法
TWI488270B (zh) 半導體封裝件及其製法
TWI719205B (zh) 晶片封裝製程
KR101494814B1 (ko) 팬 아웃 반도체 패키지 및 그 제조 방법
TWI768874B (zh) 封裝結構及其製作方法
US20110031607A1 (en) Conductor package structure and method of the same
KR101734382B1 (ko) 히트 스프레더가 부착된 웨이퍼 레벨의 팬 아웃 패키지 및 그 제조 방법
KR101963182B1 (ko) 반도체 패키지 제조 방법
KR101812980B1 (ko) 웨이퍼 레벨의 팬 아웃 패키지 및 그 제조 방법
TW201413903A (zh) 半導體封裝件及其製法
KR100673378B1 (ko) 칩 스케일 적층 칩 패키지와 그 제조 방법
KR20170036235A (ko) 웨이퍼 레벨의 팬 아웃 패키지 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right