KR101494814B1 - 팬 아웃 반도체 패키지 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 팬 아웃 반도체 패키지 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 웨이퍼 레벨 팬 아웃 패키지의 제조시 워피지를 최소화하는 동시에 전체적인 두께를 줄여서 경박단소화를 실현할 수 있도록 한 글래스를 이용한 팬 아웃 반도체 패키지 및 그 제조 방법에 관한 것이다.
즉, 본 발명은 몰딩 컴파운드 수지의 두께를 현격하게 줄여서 팬 아웃 패키지의 전체적인 두께를 줄일 수 있고, 제조 공정 중에 하부 재배선층이 계속 보호기판에 의하여 보호되어 재배선층의 손상을 용이하게 방지할 수 있도록 한 팬 아웃 반도체 패키지 및 그 제조 방법을 제공하고자 한 것이다.

Description

팬 아웃 반도체 패키지 및 그 제조 방법{Semiconductor package using glass and method for manufacturing the same}
본 발명은 팬 아웃 반도체 패키지 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 웨이퍼 레벨 팬 아웃 패키지의 제조시 워피지를 최소화하는 동시에 전체적인 두께를 줄여서 경박단소화를 실현할 수 있도록 한 글래스를 이용한 팬 아웃 반도체 패키지 및 그 제조 방법에 관한 것이다.
최근에는 고집적화를 요구하는 동시에 소형화 및 경박단소화를 추구함에 따라 웨이퍼 레벨에서 각 칩을 패키징하여 칩의 크기에 가깝게 제조하는 칩 스케일 패키징 기술이 적용되고 있다.
칩 스케일 패키지의 일례로서, 각 칩의 면적내에 전기적 신호 전달을 위한 솔더볼과 같은 입출력단자가 전기적으로 연결되는 웨이퍼 레벨의 팬-인(fan-in) 패키지와, 별도의 인터포져 등을 이용하여 칩의 면적 바깥쪽까지 도전라인을 연장하는 동시에 연장된 부위에 입출력 단자를 융착하는 웨이퍼 레벨의 팬-아웃 패키지를 들 수 있다.
참고로, 상기 웨이퍼 레벨의 팬 아웃 패키지는 칩 크기에 가깝게 제조됨에 따라, 각종 전자기기의 센서류로 용이하게 사용된다.
여기서, 종래의 팬 아웃 타입의 웨이퍼 레벨 패키지 및 그 제조 과정을 첨부한 도 1a 내지 도 1g를 참조로 살펴보면 다음과 같다.
먼저, 웨이퍼 상태에서 분리된 개개의 칩(10)을 금속 캐리어(14)에 일정 간격으로 부착시키되, 칩(10)의 전기적 신호 입출력을 위한 본딩패드(12)가 있는 면을 캐리어(14)의 상면에 접착테이프(16)를 매개로 부착한다(도 1a 참조).
다음으로, 개개의 칩(10) 모두를 한꺼번에 몰딩 컴파운드 수지(18)로 몰딩하는 공정을 진행하여, 각 칩(10)의 상면 및 측면이 일정 두께의 몰딩 컴파운드 수지(18)로 봉지되도록 한다(도 1b 참조).
이때, 상기 몰딩 컴파운드 수지(18)의 몰딩 두께는 이후 공정(재배선 형성 공정, 비아 형성 공정, 솔더볼 부착을 위한 리플로우 공정 등)에서 발생되는 워피지(warpage) 현상으로부터 칩(10)을 보호할 수 있는 두께, 바람직하게는 칩의 두께에 비하여 2배 이상 두껍게 몰딩된다.
이어서, 상기 캐리어(14)를 개개의 칩(10)과 몰딩 컴파운드 수지(18)로부터 분리하여, 각 칩(10)의 저면(본딩패드가 있는 면)과 몰딩 컴파운드 수지(18)의 저면이 동일 평면을 이루며 외부로 노출되는 상태가 되도록 한다(도 1c 참조).
이때, 상기 몰딩 컴파운드 수지(18)의 상면을 비롯한 저면이 고른 면이 되도록 그라인딩 공정이 진행되고, 칩(10) 저면에 대한 크리닝 공정이 더 진행된다.
다음으로, 각 칩(10)의 본딩패드(12)로부터 몰딩 컴파운드 수지(18)의 저면의 원하는 위치까지 하부 재배선층(20, RDL: Redistribution layer)을 형성하는 과정이 진행된다(도 1d 참조).
도 1d에서 보듯이, 상기 하부 재배선층(20)은 칩(10)의 본딩패드(12)를 제외한 면에 먼저 형성되는 제1패시베이션 막(22)과, 제1패시베이션 막(24) 위에 통상의 도금 공정에 의하여 도금되는 하부 재배선(24)과, 수분 및 각종 이물질 등이 재배선으로 침투하는 것을 차단하는 동시에 재배선간의 쇼트 현상을 방지하기 위하여 하부 재배선(24) 및 제1패시베이션 막(24) 위에 형성되는 제2패시베이션 막(26)을 포함하여 구성된다.
이때, 상기 각 패시베이션 막을 형성하기 위한 포토레지스트 디벨롭 및 노광 공정, 그리고 재배선을 형성하기 위한 도금 공정은 당업자에게 자명하므로 구체적인 설명은 생략하기로 한다.
참고로, 상기 재배선은 서로 미세한 간격(fine pitch)를 이루는 각 칩의 본딩패드에 솔더볼 등과 같은 입출력단자를 부착하는 경우, 입출력단자가 서로 닿아 전기적 쇼트 현상이 발생되는 점을 해결하고자, 입출력단자가 보다 넓은 간격으로 부착될 수 있도록 본딩패드에서 바깥쪽으로 연장된 금속배선라인을 말한다.
다음으로, 상기 몰딩 컴파운드 수지(18)에 관통 몰드 비아(30) 및 상부 재배선용 패터닝 홈(36)을 형성하는 과정이 진행된다(도 1e 및 도 1f 참조).
상기 관통 몰드 비아(30)는 칩(10)을 중심으로 그 사방 위치에 다수가 등간격을 이루며 형성되는 것으로서, 몰딩 컴파운드 수지(18)의 상면에서 하부 재배선(24)이 존재하는 저면까지 레이저 가공에 의한 비아홀(32)을 관통 형성하는 단계와, 비아홀(32)내에 하부 재배선(24)과 도전 가능하게 접촉하는 도전성 금속물질(34: 예를 들어, 메탈 페이스트)을 도금 또는 충진하는 단계 등을 거쳐 형성된다.
또한, 상기 비아홀(32)내에 도전성 금속물질(34)을 도금 또는 충진할 때, 상부 재배선용 패터닝 홈(36)내에 도전성 금속물질이 동시에 도금 또는 충진되는 바, 이때 상부 재배선용 패터닝 홈(36)내에 도금된 도전성 금속물질은 상부 재배선(38)이 된다.
이어서, 상기 몰딩 컴파운드 수지(30)의 상면에서 원하는 위치(안쪽방향의 위치)까지 연장된 상부 재배선(38)의 내끝단부(볼패드 부분)을 제외한 표면에 패시베이션 막이 더 형성되고, 상부 재배선(38)의 볼패드에는 솔더볼과 같은 입출력단자(40)가 융착된다(도 1g 참조).
최종적으로, 소잉라인(몰딩 컴파운드 수지의 각 패키지 경계라인)을 따라 소잉해주는 과정이 진행됨으로써, 개개의 웨이퍼 레벨 팬 아웃 패키지로 완성된다.
그러나, 상기한 종래의 팬 아웃 패키지는 그 두께가 두꺼워 각종 전자기기의 센서류에 적용하는데 어려움이 있는 문제점이 있다.
이렇게 종래의 팬 아웃 패키지의 두께가 증가하는 이유는, 상기한 재배선 형성 공정, 비아홀 형성 공정, 솔더볼 부착을 위한 리플로우 공정 등에서 발생되는 열로 인하여 워피지 현상이 발생될 때, 칩과 재배선과 몰딩 컴파운드 수지 등이 서로 다른 열팽창계수를 가짐에 따라 서로 박리되는 동시에 칩에 손상이 발생될 수 있는 점을 해소하고자, 워피지 현상으로부터 칩을 잡아주는 동시에 칩을 보호하기 위한 방안으로 몰딩 컴파운드 수지의 몰딩 두께를 칩의 두께에 비하여 2배 이상 두껍게 몰딩하는 점에 기인한다.
또한, 종래의 팬 아웃 패키지의 제조 공정 중, 몰딩 공정 후에 형성된 하부 재배선층이 관통 몰드 비아를 형성하는 공정과 상부 재배선을 형성하는 공정 중에 계속 외부로 노출되어, 외부 충격을 쉽게 받게 되는 조건에 놓이게 되어 하부 재배선층이 손상될 우려가 있다.
따라서, 각종 전자기기의 센서류에 용이하게 적용할 수 있는 얇은 두께의 팬 아웃 패키지, 그리고 공정 중 하부 재배선층을 보호할 수 있는 팬 아웃 패키지가 요구되고 있다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출한 것으로서, 몰딩 컴파운드 수지의 두께를 현격하게 줄여서 팬 아웃 패키지의 전체적인 두께를 줄일 수 있고, 공정 중에 하부 재배선층이 계속 보호기판에 의하여 보호되어 재배선층의 손상을 방지할 수 있도록 한 팬 아웃 반도체 패키지 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 일 구현예는: 일정 면적 및 두께를 갖는 보호기판과; 상기 보호기판의 위에 칩 부착 이전에 미리 형성되는 하부 재배선층과; 상기 하부 재배선층의 상면에 적층되어, 하부 재배선의 내측단에 도전 가능하게 연결되는 칩과; 상기 칩의 상면 및 측면을 봉지하면서 하부 재배선층 위에 칩의 두께에 비하여 2배 이하 두께로 몰딩되는 몰딩 컴파운드 수지와; 상기 칩 주변의 몰딩 컴파운드 수지내에 형성되어, 하단은 하부 재배선과 도전 가능하게 연결되고, 상단은 몰딩 컴파운드 수지의 상면을 통해 노출되는 도전성 연결수단과; 상기 도전성 연결수단의 상단끝을 기준으로 몰딩 컴파운드 수지의 안쪽방향으로 연장되며 몰딩 컴파운드 수지 표면에 일정 깊이로 형성되는 상부 재배선용 패터닝 홈과; 상기 상부 재배선용 패터닝 홈내에 도금 또는 충진되는 상부 재배선과; 상기 상부 재배선의 내끝단 볼패드에 융착되는 입출력단자; 를 포함하여 구성된 것을 특징으로 하는 팬 아웃 반도체 패키지를 제공한다.
본 발명의 일 구현예에서, 상기 보호기판은 일정 면적 및 두께를 갖는 글래스로 채택되고, 글래스의 표면에는 하부 재배선층이 접착 고정되는 UV 테이프가 부착된 것을 특징으로 한다.
특히, 상기 글래스는 입출력단자 융착 후에 UV 테이프에 대한 UV 조사에 의하여 분리되거나, 깨지지 않을 정도의 최소 두께로 그라인딩되는 것을 특징으로 한다.
본 발명의 일 구현예에서, 상기 도전성 연결수단은: 칩 주변의 몰딩 컴파운드 수지내에 형성되어, 하단은 하부 재배선과 도전 가능하게 연결되고, 상단은 몰딩 컴파운드 수지의 상면을 통해 노출되는 관통 몰드 비아로 채택된 것을 특징으로 한다.
또는, 상기 도전성 연결수단은: 하부 재배선층의 하부 재배선을 형성하는 도금 공정시, 하부 재배선으로부터 일정 높이로 성장시킨 구리필러로 채택된 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 다른 구현예는: 일정 면적 및 두께를 갖는 보호기판의 제공 단계와; 상기 보호기판 위에 하부 재배선층을 형성하는 단계와; 상기 하부 재배선층 위에 칩을 부착하되, 칩의 본딩패드가 하부 재배선의 내측단에 도전 가능하게 접촉되도록 부착하는 단계와; 상기 칩의 상면 및 측면이 봉지되도록 하부 재배선층 위에 칩 두께에 비하여 2배 이하 두께로 몰딩 컴파운드 수지를 몰딩하는 단계와; 상기 칩 주변의 몰딩 컴파운드 수지내에 도전성 연결수단을 형성하되, 하단은 하부 재배선과 도전 가능하게 연결되는 동시에 상단은 몰딩 컴파운드 수지의 상면을 통해 노출되는 도전성 연결수단의 형성 단계와; 상기 도전성 연결수단의 상단과 도전 가능하게 연결되며 몰딩 컴파운드 수지의 안쪽방향으로 연장되는 상부 재배선 형성 단계와; 상기 상부 재배선의 내끝단 볼패드에 입출력단자를 융착하는 단계; 를 포함하는 것을 특징으로 하는 팬 아웃 반도체 패키지 제조 방법을 제공한다.
본 발명의 다른 구현예에서, 상기 보호기판은 일정 면적 및 두께를 갖는 글래스로 채택되고, 글래스의 표면에는 하부 재배선층이 접착 고정되는 UV 테이프가 부착되는 것을 특징으로 한다.
특히, 상기 입출력단자를 융착하는 단계 후, 보호기판을 분리하는 단계 또는 깨지지 않을 정도의 최소 두께로 그라인딩하는 단계를 더 포함하는 것을 특징으로 하는 글래스를 이용한 반도체 패키지.
본 발명의 다른 구현예에서, 상기 하부 재배선층을 형성하는 단계는: 보호기판 위에 제2패시베이션 막을 형성하는 과정과; 제2패시베이션 막 위에 일단은 칩의 본딩패드에 접촉되고, 타단은 칩의 주변으로 연장되는 하부 재배선을 도금하는 과정과; 하부 재배선의 일단 및 타단 표면을 제외한 나머지 표면과 제2패시베이션 막 위에 제1패시베이션 막을 도포하는 과정; 으로 이루어지는 것을 특징으로 한다.
본 발명의 다른 구현예에서, 상기 상부 재배선을 형성하는 단계는: 도전성 연결수단을 기준으로 몰딩 컴파운드 수지의 안쪽방향을 향하여 상부 재배선용 패터닝 홈을 일정 깊이로 레이저 가공하는 과정과; 상부 재배선을 위하여 재배선용 패터닝 홈내에 도전성 금속물질을 도금 또는 충진하여 도전성 연결수단과 도전 가능하게 연결시키는 과정; 으로 이루어지는 것을 특징으로 한다.
본 발명의 다른 구현예에서, 상기 도전성 연결수단은: 칩 주변의 몰딩 컴파운드 수지내에 비아홀을 형성하는 과정과, 하단은 하부 재배선과 도전 가능하게 연결되고, 상단은 몰딩 컴파운드 수지의 상면을 통해 노출되는 도전성 금속물질을 비아홀내에 도금 또는 충진하는 과정을 통해 구성되는 관통 몰드 비아인 것을 특징으로 한다.
또는, 상기 도전성 연결수단은: 하부 재배선층의 하부 재배선을 형성하는 도금 공정시, 하부 재배선의 타단으로부터 일정 높이로 성장시킨 구리필러로 채택된 것을 특징으로 한다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.
본 발명에 따르면, 글래스와 같은 보호기판 위에 하부 재배선층을 먼저 형성한 다음, 반도체 칩 부착 및 몰딩 공정, 그리고 상부 재배선을 형성하는 공정을 진행하여, 전체 공정 중에 보호기판이 워피지 현상을 방지하는 기능을 하도록 함으로써, 종래에 워피지를 잡아주기 위해 몰딩 컴파운드 수지의 두께를 두껍게 하던 것과 달리 몰딩 컴파운드 수지의 몰딩 두께를 현격하게 줄일 수 있다.
결국, 팬 아웃 패키지의 전체적인 두께를 줄일 수 있으므로, 본 발명의 팸 아웃 패키지를 전자기기의 각종 센서류로 유용하게 사용할 수 있다.
또한, 본 발명의 팬 아웃 패키지의 제조 공정 중에 하부 재배선층이 계속 보호기판에 의하여 보호되므로, 기존에 제조 공정 중에 계속 외부로 노출되는 재배선층의 손상을 방지할 수 있다.
또한, 본 발명의 팬 아웃 패키지에 적용된 글래스를 분리하여 패키지의 두께를 더욱 줄일 수 있고, 또는 글래스를 최소 두께로 백그라인딩하여 패키지 자체의 강건성을 유지하기 위한 수단으로 활용할 수 있다.
도 1a 내지 도 1g은 종래의 팬 아웃 반도체 패키지 제조 공정을 순서대로 나타낸 단면도,
도 2a 내지 도 2i는 본 발명의 일 실시예에 따른 팬 아웃 반도체 패키지 및 그 제조 공정을 나타낸 단면도,
도 3a 내지 도 3h는 본 발명의 다른 실시예에 따른 팬 아웃 반도체 패키지 및 그 제조 공정을 나타낸 단면도.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.
본 발명은 팬 아웃 패키지를 제공하고자 한 것으로서, 전체적인 두께를 줄여서 각종 전자기기의 센서류에 유용하게 사용될 수 있고, 제조 공정 중에 하부 재배선층이 계속 보호기판에 의하여 보호되어 재배선층의 손상을 방지할 수 있도록 한 점에 주안점이 있다.
여기서, 본 발명의 일 실시예에 따른 팬 아웃 패키지 및 그 제조 방법을 첨부한 도 2a 내지 도 2i를 참조로 설명하면 다음과 같다.
먼저, 일정 면적 및 두께를 갖는 보호기판(50)이 구비된다.
상기 보호기판(50)은 일정 면적 및 두께를 갖는 글래스(glass)로 채택되고, 글래스의 표면에는 하부 재배선층(20)이 접착 고정되는 UV 테이프(52)가 부착된다.
이때, 상기 보호기판(50)을 글래스로 채택한 이유는 자외선(UV)이 UV 테이프(52)에 용이하게 도달하여 UV 테이프의 접착력을 저하시키는 동시에 보호기판(50)을 손쉽게 분리하고자 함에 있다.
다음으로, 상기 보호기판(50) 위에 하부 재배선층(20)을 형성하는 단계가 진행된다(도 2a 참조).
보다 상세하게는, 상기 하부 재배선층(20)을 형성하는 단계는 보호기판(50) 위에 제2패시베이셔 막(26)을 형성하는 과정과, 제2패시베이션 막(26) 위에 하부 재배선(24)을 도금하는 과정과, 하부 재배선(24)을 포함하는 제2패시베이션 막(26) 위에 제1패시베이션 막(22)을 형성하는 과정으로 이루어진다.
상기 제2패시베이션 막(26)은 하부 재배선(24)을 위한 도금 공정을 실시하기 위하여 수분, 각종 이물질 등이 재배선으로 침투하는 것을 차단하는 동시에 재배선간의 쇼트 현상을 방지하는 보호기판(50) 위에 미리 형성되는 절연층이 된다.
또한, 상기 하부 재배선(24)은 제2패시베이션 막(26) 위에 도금 공정에 의하여 형성되는 금속 배선으로서, 일단은 칩(10)의 본딩패드(12)에 접촉되고, 타단은 칩(10)의 사방 주변의 원하는 위치까지 연장된다.
또한, 상기 제1패시베이션 막(22)은 칩(10)과의 경계를 이루면서 칩을 보호하는 절연층으로서, 하부 재배선(24)의 일단 및 타단 표면을 제외한 나머지 표면과 제2패시베이션 막(26) 위에 일정 두께로 형성된다.
이때, 상기 제1 및 제2 패시베이션 막은 통상의 포토레지스트 디벨롭 및 노광 공정에 의하여 형성되고, 상기 하부 재배선은 통상의 전기 도금에 의하여 형성된다.
이어서, 상기 보호기판(50) 위에 형성된 하부 재배선층(20) 위에 칩(10)을 부착하는 공정이 진행된다(도 2b 참조).
상기 칩(10)의 부착시, 칩(10)의 본딩패드(12)가 하부 재배선(24)의 일단(내측단)에 도전 가능하게 접촉된다.
따라서, 상기 하부 재배선(24)의 일단은 칩(10)의 본딩패드(12)에 도전 가능하게 접촉되는 동시에 타단은 칩(10)의 사방 주변의 원하는 위치까지 연장된 상태가 된다.
다음으로, 상기 칩(10)의 상면 및 측면이 봉지되도록 하부 재배선층(20) 위에 칩 두께에 비하여 2배 이하 두께로 몰딩 컴파운드 수지(18)를 몰딩하는 단계가 진행된다(도 2c 참조).
이때, 상기 몰딩 컴파운드 수지(18)의 몰딩 두께는 상기와 같이 보호기판(50)에 하부 재배선층(20)을 미리 형성된 상태이고, 공정 중에 발생하는 열에 의하여 워피지(warpage) 현상이 발생하더라도 보호기판(50)이 칩(10)을 잡아주는 상태가 되므로, 칩의 두께에 비하여 2배 이하로 얇게 몰딩될 수 있다.
즉, 기존에는 워피지 현상을 고려하여 칩을 보호하고자 몰딩 컴파운드 수지의 몰딩 두께를 칩 두께에 비하여 2배 이상으로 하였지만, 본 발명은 보호기판(50)에 미리 형성된 하부 재배선층(20)에 칩(10)이 부착되어 보호기판(50)이 칩을 보호하는 역할을 하게 되므로, 몰딩 컴파운드 수지(18)의 몰딩 두께를 최대한 얇게 실시할 수 있으며, 그에 따라 전체 팬 아웃 패키지의 두께를 줄일 수 있다.
이어서, 상기 칩(10)의 사방 주변의 몰딩 컴파운드 수지(18)내에 도전성 연결수단을 형성하는 단계를 진행하여, 하단은 하부 재배선(24)과 도전 가능하게 연결되는 동시에 상단은 몰딩 컴파운드 수지(18)의 상면을 통해 노출되도록 한다(도 2d 및 도 2e 참조).
본 발명의 일 실시예에 따르면, 상기 도전성 연결수단은 칩(10)의 사방 주변의 몰딩 컴파운드 수지(18)내에 형성되어, 하단은 하부 재배선(24)과 도전 가능하게 연결되고, 상단은 몰딩 컴파운드 수지(18)의 상면을 통해 노출되는 관통 몰드 비아(30)로 채택된다.
좀 더 상세하게는, 상기 관통 몰드 비아(30)는 칩(10)을 중심으로 그 사방 위치에 다수가 등간격을 이루며 형성되는 것으로서, 몰딩 컴파운드 수지(18)의 상면에서 하부 재배선(24)이 존재하는 저면까지 레이저 가공에 의한 비아홀(32)을 관통 형성하는 단계와, 비아홀(32)내에 하부 재배선(24)과 도전 가능하게 접촉하는 도전성 금속물질(34: 예를 들어, 메탈 페이스트)을 도금 또는 충진하는 단계 등을 거쳐 형성된다.
다음으로, 상기 도전성 연결수단의 상단과 도전 가능하게 연결되며 몰딩 컴파운드 수지(18)의 안쪽방향으로 연장되는 상부 재배선(38) 형성 단계가 진행된다(도 2f 참조).
보다 상세하게는, 상기 상부 재배선(38)을 형성하는 단계는 도전성 연결수단즉, 관통 몰드 비아(30)를 기준으로 몰딩 컴파운드 수지(18)의 안쪽방향을 향하여 상부 재배선용 패터닝 홈(36)을 일정 깊이로 레이저 가공하는 과정과, 상부 재배선(38)의 형성을 위하여 재배선용 패터닝 홈(36)내에 도전성 금속물질을 도금 또는 충진하여 관통 몰드 비아(30)와 도전 가능하게 연결시키는 과정으로 진행된다.
이때, 상기 재배선용 패터닝 홈(36)내에 도전성 금속물질을 도금 또는 충진하는 과정은 관통 몰드 비아(30)의 비아홀(32)내에 도전성 금속물질을 도금 또는 충진할 때 동시에 이루어질 수 있다.
다음으로, 상기 상부 재배선(38)의 내끝단 볼패드에 솔더볼과 같은 입출력단자(40)를 융착하는 단계가 진행된다(도 2g 참조).
따라서, 상기 칩(10)의 전기적 입출력 신호는 칩의 본딩패드(12)와, 하부 재배선(24)과, 관통 몰드 비아(30)와, 상부 재배선(38)을 거쳐 입출력단자(40)를 찰례로 경유하여 이루어진다.
최종적으로, 상기 보호기판(50)에 UV 조사를 실시하여 UV 테이프(52)의 접착력을 약화시킨 후, 보호기판(50)을 떼어내어 분리한 다음, 패키지의 소잉라인을 따라 소잉공정을 진행함으로써, 개개의 팬 아웃 패키지가 완성된다(도 2h 참조).
이와 같이, 글래스와 같은 보호기판(50) 위에 하부 재배선층(20)을 먼저 형성한 다음, 반도체 칩(10) 부착 및 몰딩 공정, 그리고 상부 재배선(38)을 형성하는 공정 등을 진행할 때, 보호기판(50)이 워피지 현상을 방지하는 동시에 칩(10)과 하부 재배선층(20)을 보호하는 기능을 하도록 함으로써, 종래에 워피지를 잡아주기 위해 몰딩 컴파운드 수지의 두께를 두껍게 하던 것과 달리 몰딩 컴파운드 수지의 몰딩 두께를 현격하게 줄일 수 있고, 결국 팬 아웃 패키지의 전체 두께를 현격하게 줄일 수 있다.
한편, 첨부한 도 2i에서 보듯이, 상기 보호기판(50)을 분리하지 않고, 보호기판(50)의 저면을 깨지지 않을 정도의 최소 두께로 그라인딩하여, 팬 아웃 패키지의 일부 구성이 되도록 함으로써, 팬 아웃 패키지 자체의 강건성을 유지시킬 수 있고, 하부 재배선층을 지속적으로 보호할 수 있다.
여기서, 본 발명의 다른 실시예에 따른 팬 아웃 패키지 및 그 제조 방법을 첨부한 도 3a 내지 도 3h를 참조로 설명하면 다음과 같다.
먼저, 일정 면적 및 두께를 갖는 보호기판(50)이 구비된다.
상기 보호기판(50)은 일정 면적 및 두께를 갖는 글래스(glass)로 채택되고, 글래스의 표면에는 하부 재배선층(20)이 접착 고정되는 UV 테이프(52)가 부착된다.
이때, 상기 보호기판(50)을 글래스로 채택한 이유는 자외선(UV)이 UV 테이프(52)에 용이하게 도달하여 UV 테이프의 접착력을 저하시키는 동시에 보호기판(50)을 손쉽게 분리하고자 함에 있다.
다음으로, 상기 보호기판(50) 위에 하부 재배선층(20)을 형성하는 단계가 진행된다(도 3a 참조).
보다 상세하게는, 상기 하부 재배선층(20)을 형성하는 단계는 보호기판(50) 위에 제2패시베이셔 막(26)을 형성하는 과정과, 제2패시베이션 막(26) 위에 하부 재배선(24)을 도금하는 과정과, 하부 재배선(24)을 포함하는 제2패시베이션 막(26) 위에 제1패시베이션 막(22)을 형성하는 과정으로 이루어진다.
상기 제2패시베이션 막(26)은 하부 재배선(24)을 위한 도금 공정을 실시하기 위하여 수분, 각종 이물질 등이 재배선으로 침투하는 것을 차단하는 동시에 재배선간의 쇼트 현상을 방지하는 보호기판(50) 위에 미리 형성되는 절연층이 된다.
또한, 상기 하부 재배선(24)은 제2패시베이션 막(26) 위에 도금 공정에 의하여 형성되는 금속 배선으로서, 일단은 칩(10)의 본딩패드(12)에 접촉되고, 타단은 칩(10)의 사방 주변의 원하는 위치까지 연장된다.
또한, 상기 제1패시베이션 막(22)은 칩(10)과의 경계를 이루면서 칩을 보호하는 절연층으로서, 하부 재배선(24)의 일단 및 타단 표면을 제외한 나머지 표면과 제2패시베이션 막(26) 위에 일정 두께로 형성된다.
이때, 상기 제1 및 제2 패시베이션 막은 통상의 포토레지스트 디벨롭 및 노광 공정에 의하여 형성되고, 상기 하부 재배선은 통상의 전기 도금에 의하여 형성된다.
이어서, 상기 보호기판(50) 위에 형성된 하부 재배선층(20) 위에 칩(10)을 부착하는 공정이 진행된다(도 3b 참조).
상기 칩(10)의 부착시, 칩(10)의 본딩패드(12)가 하부 재배선(24)의 일단(내측단)에 도전 가능하게 접촉된다.
따라서, 상기 하부 재배선(24)의 일단은 칩(10)의 본딩패드(12)에 도전 가능하게 접촉되는 동시에 타단은 칩(10)의 사방 주변의 원하는 위치까지 연장된 상태가 된다.
본 발명의 다른 실시예에 따르면, 상기 하부 재배선층(20)의 하부 재배선(24)을 형성하는 도금 공정시, 하단은 하부 재배선(24)과 도전 가능하게 연결되고, 상단은 몰딩 컴파운드 수지(18)의 상면을 통해 노출되는 도전성 연결수단이 동시에 형성된다.
즉, 상기 하부 재배선층(20)의 하부 재배선(24)을 형성하는 도금 공정시, 하부 재배선(24)의 타단으로부터 일정 높이의 구리필러(28)가 성장되도록 한다(도 3b 참조).
다음으로, 상기 칩(10)의 상면 및 측면이 봉지되도록 하부 재배선층(20) 위에 칩 두께에 비하여 2배 이하 두께로 몰딩 컴파운드 수지(18)를 몰딩하는 단계가 진행된다(도 3c 참조).
상기 몰딩 컴파운드 수지(18)의 몰딩 두께는 상기와 같이 보호기판(50)에 하부 재배선층(20)을 미리 형성된 상태이고, 공정 중에 발생하는 열에 의하여 워피지(warpage) 현상이 발생하더라도 보호기판(50)이 칩(10)을 잡아주는 상태가 되므로, 칩의 두께에 비하여 2배 이하로 얇게 몰딩될 수 있다.
즉, 기존에는 워피지 현상을 고려하여 칩을 보호하고자 몰딩 컴파운드 수지의 몰딩 두께를 칩 두께에 비하여 2배 이상으로 하였지만, 본 발명은 보호기판(50)에 미리 형성된 하부 재배선층(20)에 칩(10)이 부착되어 보호기판(50)이 칩을 보호하는 역할을 하게 되므로, 몰딩 컴파운드 수지(18)의 몰딩 두께를 최대한 얇게 실시할 수 있으며, 그에 따라 전체 팬 아웃 패키지의 두께를 줄일 수 있다.
이때, 상기 구리필러(28)의 상면은 몰딩 컴파운드 수지(18)의 상면과 동일 평면을 이루며 외부로 노출되는 상태가 된다.
다음으로, 상기 도전성 연결수단 즉, 구리필러(28)의 상단과 도전 가능하게 연결되며 몰딩 컴파운드 수지(18)의 안쪽방향으로 연장되는 상부 재배선(38) 형성 단계가 진행된다(도 3d 및 3e 참조).
보다 상세하게는, 상기 상부 재배선(38)을 형성하는 단계는 도전성 연결수단즉, 구리필러(28)를 기준으로 몰딩 컴파운드 수지(18)의 안쪽방향을 향하여 상부 재배선용 패터닝 홈(36)을 일정 깊이로 레이저 가공하는 과정과, 상부 재배선(38)의 형성을 위하여 재배선용 패터닝 홈(36)내에 도전성 금속물질을 도금 또는 충진하여 구리필러(28)와 도전 가능하게 연결시키는 과정으로 진행된다.
다음으로, 상기 상부 재배선(38)의 내끝단 볼패드에 솔더볼과 같은 입출력단자(40)를 융착하는 단계가 진행된다(도 3f 참조).
따라서, 상기 칩(10)의 전기적 입출력 신호는 칩의 본딩패드(12)와, 하부 재배선(24)과, 구리필러(28)와, 상부 재배선(38)을 거쳐 입출력단자(40)를 찰례로 경유하여 이루어진다.
최종적으로, 상기 보호기판(50)에 UV 조사를 실시하여 UV 테이프(52)의 접착력을 약화시킨 후, 보호기판(50)을 떼어내어 분리한 다음, 패키지의 소잉라인을 따라 소잉공정을 진행함으로써, 개개의 팬 아웃 패키지가 완성된다(도 3g 참조).
본 발명의 다른 실시예에 따으면, 글래스와 같은 보호기판(50) 위에 하부 재배선층(20)을 먼저 형성한 다음, 반도체 칩(10) 부착 및 몰딩 공정, 그리고 상부 재배선(38)을 형성하는 공정 등을 진행할 때, 보호기판(50)이 워피지 현상을 방지하는 동시에 칩(10)과 하부 재배선층(20)을 보호하는 기능을 하도록 함으로써, 종래에 워피지를 잡아주기 위해 몰딩 컴파운드 수지의 두께를 두껍게 하던 것과 달리 몰딩 컴파운드 수지의 몰딩 두께를 현격하게 줄일 수 있고, 결국 팬 아웃 패키지의 전체 두께를 현격하게 줄일 수 있다.
한편, 첨부한 도 3h에서 보듯이, 상기 보호기판(50)을 분리하지 않고, 보호기판(50)의 저면을 깨지지 않을 정도의 최소 두께로 그라인딩하여, 팬 아웃 패키지의 일부 구성이 되도록 함으로써, 팬 아웃 패키지 자체의 강건성을 유지시킬 수 있고, 하부 재배선층을 지속적으로 보호할 수 있다.
10 : 칩 12 : 본딩패드
14 : 캐리어 16 : 접착테이프
18 : 몰딩 컴파운드 수지 20 : 하부 재배선층
22 : 제1패시베이션 막 24 : 하부 재배선
26 : 제2패시베이션 막 28 : 구리필러
30 : 관통 몰드 비아 32 : 비아홀
34 : 도전성 금속물질 36 : 상부 재배선용 패터닝 홈
38 : 상부 재배선 40 : 입출력단자
50 : 보호기판 52 : UV 테이프

Claims (12)

  1. 일정 면적 및 두께를 갖는 글래스로 채택되고, 글래스의 표면에는 하부 재배선층(20)이 접착 고정되는 UV 테이프(52)가 부착된 구조로서, 입출력단자(40)의 융착 단계 후에 UV 테이프(52)에 대한 UV 조사에 의하여 분리되거나, 깨지지 않을 정도의 두께로 그라인딩되는 보호기판(50)과;
    상기 보호기판(50)의 위에 칩 부착 이전에 미리 형성되는 하부 재배선층(20)과;
    상기 하부 재배선층(20)의 상면에 적층되어, 하부 재배선층(20)의 하부 재배선(24)의 내측단에 도전 가능하게 연결되는 칩(10)과;
    상기 칩(10)의 상면 및 측면을 봉지하면서 하부 재배선층(20) 위에 칩의 두께에 비하여 2배 이하 두께로 몰딩되는 몰딩 컴파운드 수지(18)와;
    상기 칩(10)의 사방 주변의 몰딩 컴파운드 수지(18)내에 형성되어, 하단은 하부 재배선(24)과 도전 가능하게 연결되고, 상단은 몰딩 컴파운드 수지(18)의 상면을 통해 노출되는 도전성 연결수단과;
    상기 도전성 연결수단의 상단끝을 기준으로 몰딩 컴파운드 수지의 안쪽방향으로 연장되며 몰딩 컴파운드 수지 표면에 일정 깊이로 형성되는 상부 재배선용 패터닝 홈(36)과;
    상기 상부 재배선용 패터닝 홈(36)내에 도금 또는 충진되는 상부 재배선(38)과;
    상기 상부 재배선(38)의 내끝단 볼패드에 융착되는 입출력단자(40);
    를 포함하여 구성된 것을 특징으로 하는 팬 아웃 반도체 패키지.
  2. 삭제
  3. 삭제
  4. 청구항 1에 있어서,
    상기 도전성 연결수단은:
    칩(10)의 사방 주변의 몰딩 컴파운드 수지(18)내에 형성되어, 하단은 하부 재배선(24)과 도전 가능하게 연결되고, 상단은 몰딩 컴파운드 수지(18)의 상면을 통해 노출되는 관통 몰드 비아(30)로 채택된 것을 특징으로 하는 팬 아웃 반도체 패키지.
  5. 청구항 1에 있어서,
    상기 도전성 연결수단은:
    하부 재배선층(20)의 하부 재배선(24)을 형성하는 도금 공정시, 하부 재배선(24)으로부터 일정 높이로 성장시킨 구리필러(28)로 채택된 것을 특징으로 하는 팬 아웃 반도체 패키지.
  6. 일정 면적 및 두께를 갖는 보호기판(50)의 제공 단계와;
    상기 보호기판(50) 위에 하부 재배선층(20)을 형성하는 단계와;
    상기 하부 재배선층(20) 위에 칩(10)을 부착하되, 칩(10)의 본딩패드(12)가 하부 재배선(24)의 내측단에 도전 가능하게 접촉되도록 부착하는 단계와;
    상기 칩(10)의 상면 및 측면이 봉지되도록 하부 재배선층(20) 위에 칩 두께에 비하여 2배 이하 두께로 몰딩 컴파운드 수지(18)를 몰딩하는 단계와;
    상기 칩(10)의 사방 주변의 몰딩 컴파운드 수지(18)내에 도전성 연결수단을 형성하되, 하단은 하부 재배선(24)과 도전 가능하게 연결되는 동시에 상단은 몰딩 컴파운드 수지(18)의 상면을 통해 노출되는 도전성 연결수단 형성 단계와;
    상기 도전성 연결수단을 기준으로 몰딩 컴파운드 수지(18)의 안쪽방향을 향하여 상부 재배선용 패터닝 홈(36)을 일정 깊이로 레이저 가공하는 과정과, 상부 재배선(38)의 형성을 위하여 재배선용 패터닝 홈(36)내에 도전성 금속물질을 도금 또는 충진하여 도전성 연결수단과 도전 가능하게 연결시키는 과정으로 이루어지는 상부 재배선(38) 형성 단계와;
    상기 상부 재배선(38)의 내끝단 볼패드에 입출력단자(40)를 융착하는 단계와;
    상기 입출력단자(40)를 융착하는 단계 후, 보호기판(50)을 분리하는 단계 또는 보호기판(50)의 저면을 깨지지 않을 정도의 두께로 그라인딩하는 단계;
    를 포함하는 것을 특징으로 하는 팬 아웃 반도체 패키지 제조 방법.
  7. 청구항 6에 있어서,
    상기 보호기판(50)은 일정 면적 및 두께를 갖는 글래스로 채택되고, 글래스의 표면에는 하부 재배선층(20)이 접착 고정되는 UV 테이프(52)가 부착되는 것을 특징으로 하는 팬 아웃 반도체 패키지 제조 방법.
  8. 삭제
  9. 청구항 6에 있어서,
    상기 하부 재배선층(20)을 형성하는 단계는:
    보호기판(50) 위에 제2패시베이션 막(26)을 형성하는 과정과;
    제2패시베이션 막(26) 위에 일단은 칩(10)의 본딩패드(12)에 접촉되고, 타단은 칩(10)의 사방 주변으로 연장되는 하부 재배선(24)을 도금하는 과정과;
    하부 재배선(24)의 일단 및 타단 표면을 제외한 나머지 표면과 제2패시베이션 막(26) 위에 제1패시베이션 막(22)을 도포하는 과정;
    으로 이루어지는 것을 특징으로 하는 팬 아웃 반도체 패키지 제조 방법.
  10. 삭제
  11. 청구항 6에 있어서,
    상기 도전성 연결수단은:
    칩(10)의 사방 주변의 몰딩 컴파운드 수지(18)내에 비아홀(32)을 형성하는 과정과, 하단은 하부 재배선(24)과 도전 가능하게 연결되고, 상단은 몰딩 컴파운드 수지(18)의 상면을 통해 노출되는 도전성 금속물질(34)을 비아홀(32)내에 도금 또는 충진하는 과정을 통해 구성되는 관통 몰드 비아(30)인 것을 특징으로 하는 팬 아웃 반도체 패키지 제조 방법.
  12. 청구항 6에 있어서,
    상기 도전성 연결수단은:
    하부 재배선층(20)의 하부 재배선(24)을 형성하는 도금 공정시, 하부 재배선(24)의 타단으로부터 일정 높이로 성장시킨 구리필러(28)로 채택된 것을 특징으로 하는 팬 아웃 반도체 패키지 제조 방법.
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