KR101659354B1 - 반도체 패키지 및 이의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것으로서, 더욱 상세하게는 하이브리드 타입의 재배선층을 갖는 구조로 제조하여, 기존 인터포저를 이용한 패키지 대비 사이즈 축소 및 제조비용 절감을 실현할 수 있도록 한 반도체 패키지 및 이의 제조 방법에 관한 것이다.
즉, 본 발명은 반도체 칩의 일면에 본딩패드와 도전 가능하게 연결되는 인터포저용 제1재배선층을 형성하고, 인터포저용 제1재배선층에 신호 입출력용 제2재배선층을 형성하여, 반도체 칩의 본딩패드 간의 간격이 극파인피치(Ultra fine pitch)인 경우라 하더라도, 각 재배선층을 통한 전기적 입출력이 용이하게 이루어질 수 있고, 전체 패키지 사이즈를 축소할 수 있도록 한 반도체 패키지 및 이의 제조 방법을 제공하고자 한 것이다.

Description

반도체 패키지 및 이의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것으로서, 더욱 상세하게는 하이브리드 타입의 재배선층을 갖는 구조로 제조하여, 기존 인터포저를 이용한 패키지 대비 사이즈 축소 및 제조비용 절감을 실현할 수 있도록 한 반도체 패키지 및 이의 제조 방법에 관한 것이다.
반도체 칩의 고집적화에 따라 반도체 칩의 본딩패드(I/O)가 파인피치를 이루면서 그 갯수가 증가되고, 이에 대응하여 반도체 칩의 본딩패드가 도전성범프를 매개로 연결되는 기판의 도전성패턴도 파인피치로 형성되고 있다.
그러나, 반도체 칩의 본딩패드와 기판의 도전성패턴이 서로 파인피치를 이루고 있기 상태에서 반도체 칩의 본딩패드와 기판의 도전성패턴 간을 도전성범프를 매개로 연결하는데 어려움이 문제점이 있다.
이러한 문제점을 해결하기 위하여, 상기 반도체 칩과 기판 사이에 별도의 인터포저(interposer)를 적층하여, 반도체 칩과 기판 간의 전기적 연결이 인터포저에 의하여 용이하게 이루어지도록 한 방법이 적용되고 있다.
즉, 반도체 칩의 본딩패드 등이 파인피치를 이루는 통합형 반도체 패키지는 그 전기적 신호 전달 경로가 매우 복잡하기 때문에 반도체 칩과 기판 사이, 또는 반도체 칩들 사이에 전기적 신호를 전달하는 다양한 형태의 인터포저가 사용되고 있다.
예를 들어, 복수의 반도체 칩을 인터포저가 아닌 통상의 도전성 와이어를 이용하여 기판에 바로 연결되는 경우, 파인피치를 이루는 반도체 칩의 본딩패드와 기판 간을 일일이 도전성 와이어로 연결할 수 없고, 결국 반도체 칩과 기판 간의 전기적 신호전달 경로 갯수가 국한되는 단점이 있다.
이에, 복수의 반도체 칩과 기판 간을 전기적으로 연결할 때, 반도체 칩과 기판 사이에 전기적 신호전달을 위한 회로부를 갖는 인터포저를 배치하여 복수의 반도체 칩과 기판 간의 전기적 신호 전달이 원활하게 이루어질 수 있다.
여기서, 종래의 인터포저를 이용한 반도체 패키지를 살펴보면 다음과 같다.
첨부한 도 1은 종래의 인터포저를 이용한 반도체 패키지를 도시한 단면도이다.
먼저, 실리콘 웨이퍼인 인터포저(20) 위에 복수의 반도체 칩(30)이 도전 가능하게 부착된다.
상기 인터포저(20)는 실리콘 재질의 웨이퍼를 사용하고 있으며, 일정 두께의 몸체부(22)와, 전기적 신호 연결을 위하여 몸체부(22)의 표면에 집적된 전기신호 전달용 회로부(24)를 포함하는 구조로 구비되고, 전기신호 전달용 회로부(24)는 관통 실리콘 비아(TSV, Through Silicon Via)로 적용될 수 있다.
이때, 상기 반도체 칩(30)의 본딩패드에는 통상의 범핑공정에 의하여 도전성 범프(32: 예를 들어, 구리필러)가 미리 융착된다.
따라서, 상기 인터포저(20)의 회로부(24)에 반도체 칩(30)의 도전성 범프(32)를 통상의 리플로우 공정을 이용하여 융착시킨다.
이에, 상기 인터포저(20)의 회로부(24)와 반도체 칩(30)의 도전성 범프(32)가 도전 가능하게 연결되는 상태가 되고, 결국 반도체 칩(30)이 인터포저(20)에 대하여 전기적으로 연결되며 적층되는 상태가 된다.
좀 더 상세하게는, 상기 인터포저(20)의 회로부(24)의 저면에 형성된 패드부에 솔더볼과 같은 도전성 입출력단자(26)을 부착한 다음, 도전성 입출력단자(26)의 하단부를 기판(10)의 상면에 노출된 전도성패턴에 융착시킴으로써, 반도체 칩(30)이 인터포저(20)를 매개로 기판(10) 위에 적층 구성된다.
다음으로, 상기 기판(10)의 상면에 걸쳐 몰딩 컴파운드 수지(42)가 오버 몰딩된다.
상기 몰딩 컴파운드 수지(42)는 기판(10)의 상면에 걸쳐 오버 몰딩되어, 인터포저(20)를 비롯하여 반도체 칩(30) 등을 감싸면서 외부로부터 보호하는 역할을 한다.
최종적으로, 상기 기판(10)의 저면에 형성된 볼랜드에 솔더볼과 같은 입출력단자를 융착함으로써, 인터포저를 이용한 반도체 패키지가 완성된다.
바람직하게는, 상기 몰딩 컴파운드 수지(42)의 상면을 그라인딩하여, 반도체 칩(30)의 상면을 노출시킴으로써, 반도체 칩(30)의 전기적 구동에 따른 열이 외부로 용이하게 방출되도록 한다.
한편, 상기한 칩 부착 공정 및 몰딩 공정 등에서 발생하는 열에 의하여 반도체 칩(30)과 몰딩 컴파운드 수지(42), 그리고 회로부(24) 등이 서로 다른 열팽창계수를 갖기 때문에 워피지 현상이 발생될 수 있지만, 이러한 워피지 현상을 인터포저(20)의 몸체부(22)에서 잡아주며 완충시키는 역할을 한다.
그러나, 상기한 종래의 인터포저를 이용한 반도체 패키지는 다음과 같은 문제점이 있다.
첫째, 고가의 인쇄회로기판과 실리콘 웨이퍼 재질의 인터포저를 사용함에 따라 제조 비용이 증가하는 문제점이 있다.
둘째, 인쇄회로기판 및 인터포저의 두께가 일정 두께 이상이 됨에 따라 전체 패키지 사이즈가 증가하는 문제점이 있다.
셋째, 반도체 칩의 본딩패드 간의 간격이 극파인피치(Ultra fine pitch)를 이루는 경우, 인터포저를 매개로 반도체 칩과 기판을 전기적으로 연결하는데 한계가 있다.
본 발명은 상기와 같은 종래의 문제점을 감안하여 안출한 것으로서, 반도체 칩의 일면에 본딩패드와 도전 가능하게 연결되는 인터포저용 제1재배선층을 형성하고, 인터포저용 제1재배선층에 신호 입출력용 제2재배선층을 형성하여, 반도체 칩의 본딩패드 간의 간격이 극파인피치(Ultra fine pitch)인 경우라 하더라도, 각 재배선층을 통한 전기적 입출력이 용이하게 이루어질 수 있고, 전체 패키지 사이즈를 축소할 수 있도록 한 반도체 패키지 및 이의 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 일 구현예는: 반도체 칩과; 상기 반도체 칩의 본딩패드와 도전성 범프를 매개로 도전 가능하게 연결되는 인터포저용 제1재배선층과; 상기 인터포저용 제1재배선층의 저면을 노출시키면서 반도체 칩과 인터포저용 제1재배선층을 감싸주며 몰딩되는 몰딩 컴파운드 수지와; 상기 인터포저용 제1재배선층과 도전 가능하게 연결되면서 인터포저용 제1재배선층의 저면 및 몰딩 컴파운드 수지의 저면에 걸쳐 형성되는 신호 입출력용 제2재배선층과; 상기 신호 입출력용 제2재배선층의 저면에 도전 가능하게 융착되는 입출력단자; 를 포함하여 구성된 것을 특징으로 하는 반도체 패키지를 제공한다.
본 발명의 일 구현예에서, 상기 인터포저용 제1재배선층은: 절연성의 유기물 또는 글래스로 제작된 몸체부와; 몸체부에 관통 형성된 비아홀과; 비아홀로부터 반도체 칩의 본딩패드와 상하로 대응되는 몸체부의 상면 원하는 위치까지 연장 형성되는 패턴홈과; 비아홀내에 도금에 의하여 충진되는 도전성 연결패드과; 패턴홈내에 도금에 의하여 충진되어 몸체부의 상면과 동일 평면을 이루고, 반도체 칩과의 전기적 연결을 위한 도전성 범프가 부착되는 칩 부착용 재배선라인; 으로 구성된 것을 특징으로 한다.
바람직하게는, 상기 비아홀 및 패턴홈내에는 각각 도전성 연결패드 및 칩 부착용 재배선라인이 한꺼번에 도금되어 충진되는 것을 특징으로 한다.
본 발명의 일 구현예에서, 상기 신호 입출력용 제2재배선층은: 인터포저용 제1재배선층과 도전 가능하게 연결되며 소정의 배열을 갖는 신호 입출력용 재배선라인과; 신호 입출력용 재배선라인의 일단부에 형성된 입출력단자 부착용 볼패드를 제외하고, 신호 입출력용 재배선라인을 절연 가능하게 감싸주는 패시베이션층; 으로 구성된 것을 특징으로 한다.
바람직하게는, 상기 몰딩 컴파운드 수지의 상면이 그라인딩되어, 반도체 칩의 상면이 외부로 노출되는 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 다른 구현예는: ⅰ) 인터포저용 제1재배선층을 구비하는 단계와; ⅱ) 상기 인터포저용 제1재배선층 위에 반도체 칩을 도전성 범프를 매개로 전기적 신호 교환 가능하게 적층 부착하는 단계와; ⅲ) 상기 반도체 칩과 인터포저용 제1재배선층을 몰딩 컴파운드 수지로 몰딩하되, 인터포저용 제1재배선층의 저면이 노출되도록 몰딩하는 단계와; ⅳ) 상기 인터포저용 제1재배선층의 저면 및 몰딩 컴파운드 수지의 저면에 걸쳐 신호 입출력용 제2재배선층을 형성하는 단계와; ⅴ) 상기 신호 입출력용 제2재배선층의 볼패드에 입출력단자를 융착시키는 단계; 를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법을 제공한다.
본 발명의 다른 구현예에서, 상기 ⅰ) 단계는: 절연성의 유기물 또는 글래스로 된 일정 두께 및 면적의 몸체부를 제공하는 단계와; 몸체부에 비아홀을 관통 형성하는 단계와; 몸체부의 상면에 패턴홈을 형성하되, 비아홀로부터 반도체 칩의 본딩패드와 상하로 대응되는 몸체부의 상면 원하는 위치까지 패턴홈을 연장 형성하는 단계와; 비아홀내에 도금 공정을 이용하여 도전성 연결패드를 충진하는 단계와; 패턴홈내에 도금 공정을 이용하여 몸체부의 상면과 동일 평면을 이루는 칩 부착용 재배선라인을 형성하는 단계; 로 이루어지는 것을 특징으로 한다.
바람직하게는, 상기 비아홀 및 패턴홈내에 각각 도전성 연결패드 및 칩 부착용 재배선라인이 한 번의 도금 공정에 의하여 충진되는 것을 특징으로 한다.
본 발명의 다른 구현예에서, 상기 ⅳ) 단계는: 상기 인터포저용 제1재배선층의 저면 및 몰딩 컴파운드 수지의 저면에 걸쳐 인터포저용 제1재배선층과 도전 가능하게 연결되는 신호 입출력용 재배선라인을 도금하는 단계와; 신호 입출력용 재배선라인의 타단부에 형성된 입출력단자 부착용 볼패드를 제외하고, 신호 입출력용 재배선라인을 패시베이션층으로 절연 가능하게 감싸주는 단계; 로 이루어지는 것을 특징으로 한다.
바람직하게는, 상기 반도체 칩의 상면이 외부로 노출되도록 몰딩 컴파운드 수지의 상면을 그라인딩하는 단계를 더 포함하는 것을 특징으로 한다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.
첫째, 고가의 인쇄회로기판과 실리콘 웨이퍼 재질의 인터포저를 배제하여, 제조 비용 절감을 도모할 수 있다.
둘째, 인쇄회로기판 및 인터포저에 비하여 얇은 층을 이루는 제1재배선층 및 제2재배선층을 이용함에 따라, 전체 패키지 사이즈를 줄일 수 있다.
셋째, 반도체 칩의 본딩패드 간의 간격이 극파인피치(Ultra fine pitch)를 이루는 경우라 하더라도, 인터포저용 제1재배선층을 통하여 신호 입출력용 제2재배선층으로 전기적 신호가 용이하게 분산 출력될 수 있다.
도 1은 종래의 반도체 패키지 구조를 도시한 단면도,
도 2a 내지 도 2h는 본 발명에 따른 반도체 패키지의 제조 과정을 공정순으로 도시한 단면도,
도 3은 본 발명에 따른 반도체 패키지의 제조 과정의 다른 실시예를 도시한 단면도.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.
본 발명은 반도체 칩의 일면에 인터포저용 제1재배선층을 도전 가능하게 연결하고, 인터포저용 제1재배선층에 신호 입출력용 제2재배선층을 형성하여, 반도체 칩의 본딩패드 간의 간격이 극파인피치(Ultra fine pitch)인 경우라 하더라도, 각 재배선층을 통한 전기적 입출력이 용이하게 이루어질 수 있고, 전체 패키지 사이즈를 축소할 수 있도록 한 점에 주안점이 있다.
이를 위해, 먼저 다수의 인터포저용 제1재배선층(50)을 구비하는 단계가 진행된다.
첨부한 도 2a를 참조하면, 상기 인터포저용 제1재배선층(50)은 절연성의 유기물 또는 글래스 재질을 이용하여 매우 얇은 두께 및 일정 면적을 갖는 몸체부(51)를 골격체로 한다.
이때, 상기 몸체부(51)에는 극파인 피치(Ultra fine pitch)를 이루는 다수의 비아홀(52)이 레이저 가공 등의 방법에 의하여 관통 형성된다.
또한, 상기 몸체부(51)의 상면에는 비아홀(52)로부터 연장되는 패턴홈(53)이 레이저 가공 등의 방법에 의하여 일정 깊이로 형성되고, 각 패턴홈(53)들도 극파인 피치를 이루는 상태가 된다.
보다 상세하게는, 상기 패턴홈(53)은 비아홀(52)로부터 반도체 칩의 본딩패드와 상하로 대응되는 몸체부(51)의 상면 원하는 위치까지 연장 형성되며, 극파인피치를 이루는 반도체 칩의 본딩패드와 대응되도록 비아홀(52)과 함께 극파인 피치를 이루는 상태가 된다.
이어서, 상기 비아홀(52) 및 패턴홈(53)내에 통상의 도금공정에 의한 도전성 금속이 충진되며, 한 번의 도금공정에 의하여 도전성 금속이 비아홀(52) 및 패턴홈(53)내에 동시에 충진된다.
이때, 상기 비아홀(52)내에 도금 공정에 의하여 충진되는 도전성 금속은 도전성 연결패드(54)가 되고, 상기 패턴홈(53)내에 도금 공정에 의하여 충진되는 도전성 금속은 몸체부(51)의 상면과 동일 평면을 이루는 칩 부착용 재배선라인(55)이 된다.
이렇게 상기 비아홀(52) 및 패턴홈(53)내에 각각 도전성 연결패드(54) 및 칩 부착용 재배선라인(55)이 한 번의 도금 공정에 의하여 충진되어, 칩 부착용 재배선라인(55)은 반도체 칩과 도전 가능하게 연결되고, 도전성 연결패드(54)는 신호 입출력용 제2재배선층(60)과 도전 가능하게 연결된다.
이에, 상기 인터포저용 제1재배선층(50)은 반도체 칩(30)과 신호 입출력용 제2재배선층(60)을 도전 가능하게 연결하는 중간 매개체 역할을 하게 된다.
다음으로, 상기와 같은 제작된 다수의 인터포저용 제1재배선층(50)은 낱개의 반도체 패키지를 제조할 수 있는 크기로 싱귤레이션(singulation)된다(도 2b 참조).
이어서, 낱개로 싱귤레이션된 인터포저용 제1재배선층(50) 위에 반도체 칩(30)이 도전성 범프(32)를 매개로 도전 가능하게 적층 부착된다(도 2c 참조).
바람직하게는, 상기 반도체 칩(30)의 본딩패드에는 통상의 범핑공정에 의하여 도전성 범프(32: 예를 들어, 구리필러)가 미리 융착된 상태이며, 이 도전성 범프(32)를 인터포저용 제1재배선층(50)의 칩 부착용 재배선라인(55)에 융착시킴으로써, 인터포저용 제1재배선층(50) 위에 반도체 칩(30)이 도전 가능하게 적층 부착된 상태가 된다.
본 발명의 다른 구현예로서, 상기와 같은 제작된 다수의 인터포저용 제1재배선층(50)을 낱개의 반도체 패키지를 제조할 수 있는 크기로 싱귤레이션(singulation)하기 전에 첨부한 도 3에서 보듯이 각 인터포저용 제1재배선층(50) 위에 도전성 범프(32)를 매개로 반도체 칩(30)을 먼저 부착한 다음, 각 인터포저용 제1재배선층(50)을 낱개의 반도체 패키지를 제조할 수 있는 크기로 싱귤레이션할 수 있다.
다음으로, 서로 적층 부착된 인터포저용 제1재배선층(50) 및 반도체 칩(30)을 인캡슐레이션 공정을 위한 다이 위에 일정 간격으로 안착시킨 다음, 그 위에 인캡슐레이션 소재(40)를 도포하여 감싸는 인캡슐레이션 공정이 진행된다(도 2d 참조).
다른 구현예로서, 상기 인터포저용 제1재배선층(50) 및 반도체 칩(30)를 몰딩 컴파운드 수지를 이용한 오버 몰딩 공정을 통하여 봉지시킬 수 있다.
이에, 상기 인캡슐레이션 단계에 의하여 반도체 칩(30)과 인터포저용 제1재배선층(50)이 인캡슐레이션 소재(40)에 의하여 감싸여져 외부로부터 보호되는 상태가 되고, 인캡슐레이션 공정을 위한 다이를 분리하면 인터포저용 제1재배선층(50)의 저면이 외부로 노출되는 상태가 된다.
한편, 인캡슐레이션 단계 후, 인터포저용 제1재배선층(50)의 저면에 남은 도금찌꺼기 내지 필요없는 도금 부분들을 에칭 공정에 의하여 제거함으로써, 인터포저용 제1재배선층(50)의 저면을 통하여 노출되는 도전성 연결패드(54)들이 독립적인 단자가 된다(도 2e 참조).
이어서, 상기 인터포저용 제1재배선층(50)의 저면 및 몰딩 컴파운드 수지(42)의 저면에 걸쳐 신호 입출력용 제2재배선층(60)을 형성하는 단계가 진행된다(도 2f 참조).
상기 신호 입출력용 제2재배선층(60)은 기존의 인쇄회로기판을 대신하여 채택된 것으로서, 인터포저용 제1재배선층(50)의 극파인 피치 배열을 이루는 도전성 연결패드(54)를 도전 가능하게 모두 수용하는 동시에 보다 넓은 피치로 분산 배열시키는 구조로 구비된다.
상기 신호 입출력용 제2재배선층(60)의 형성을 위하여, 인터포저용 제1재배선층(50)의 저면 및 몰딩 컴파운드 수지(42)의 저면에 걸쳐 신호 입출력용 재배선라인(62)을 도전성 연결패드(54)보다 넓은 피치로 도금하는 단계가 선행된다.
이때, 상기 신호 입출력용 재배선라인(62)의 일단부는 인터포저용 제1재배선층(50)의 도전성 연결패드(54)의 하단과 도전 가능하게 연결되는 상태가 된다.
이어서, 상기 신호 입출력용 재배선라인(62)들 간의 절연을 위하여 인터포저용 제1재배선층(50)의 저면 및 몰딩 컴파운드 수지(42)의 저면에 패시베이션층(66)을 도포하여 신호 입출력용 재배선라인(62)이 절연 가능하게 감싸여지도록 한다.
이때, 상기 신호 입출력용 재배선라인(62)의 타단부에 형성된 입출력단자 부착용 볼패드(64)는 패시베이션층(66)에 의하여 커버되지 않고, 입출력단자 부착을 위하여 외부로 노출된다.
최종적으로, 첨부한 도 2g에서 보듯이 상기 신호 입출력용 제2재배선층(60)의 볼패드(64)에 입출력단자(68)를 융착시키고, 도 2h에서 보듯이 개개 단위의 반도체 패키지를 제공하기 위하여 인캡슐레이션 소재(40)와 신호 입출력용 제2재배선층(60)의 소잉라인을 따라 소잉을 실시함으로써, 본 발명의 반도체 패키기가 완성된다.
한편, 상기 반도체 칩(30)의 상면이 외부로 노출되도록 몰딩 컴파운드 수지(42)의 상면을 그라인딩함으로써, 반도체 칩의 구동시 발생되는 열을 외부로 용이하게 방출시킬 수 있는 효과를 얻을 수 있다.
이상에서 본 바와 같이, 반도체 칩(30)과 도전 가능하게 연결되는 인터포저용 제1재배선층(50)을 형성하고, 인터포저용 제1재배선층(50)에 신호 입출력용 제2재배선층(60)을 적층 형성함으로써, 반도체 칩의 본딩패드 간의 간격이 극파인피치(Ultra fine pitch)인 경우라 하더라도, 제1재배선층을 통하여 제2재배선층으로 전기적 입출력이 용이하게 이루어질 수 있고, 또한 기존에 고가의 인쇄회로기판 및 인터포저를 배제함에 따라 제조비용 절감 및 전체 패키지 사이즈를 축소할 수 있다.
10 : 기판
20 : 인터포저
22 : 몸체부
24 : 전기신호 전달용 회로부
26 : 입출력단자
30 : 반도체 칩
32 : 도전성 범프
40 : 인캡슐레이션 소재
50 : 인터포저용 제1재배선층
51 : 몸체부
52 : 비아홀
53 : 패턴홈
54 : 도전성 연결패드
55 : 칩 부착용 재배선라인
60 : 신호 입출력용 제2재배선층
62 : 신호 입출력용 재배선라인
64 : 입출력단자 부착용 볼패드
66 : 패시베이션층

Claims (10)

  1. 반도체 칩과;
    상기 반도체 칩의 본딩패드와 도전성 범프를 매개로 도전 가능하게 연결되는 인터포저용 제1재배선층과;
    상기 인터포저용 제1재배선층의 저면을 노출시키면서 반도체 칩과 인터포저용 제1재배선층을 감싸주며 인캡슐레이션되는 인캡슐레이션 소재와;
    상기 인터포저용 제1재배선층과 도전 가능하게 연결되면서 인터포저용 제1재배선층의 저면 및 인캡슐레이션 소재의 저면에 걸쳐 형성되는 신호 입출력용 제2재배선층과;
    상기 신호 입출력용 제2재배선층의 저면에 도전 가능하게 융착되는 입출력단자;
    를 포함하되,
    상기 인터포저용 제1재배선층은:
    절연성의 유기물 또는 글래스로 제작된 몸체부와;
    몸체부에 관통 형성된 비아홀과;
    비아홀로부터 반도체 칩의 본딩패드와 상하로 대응되는 몸체부의 상면 원하는 위치까지 연장 형성되는 패턴홈과;
    비아홀내에 도금에 의하여 충진되는 도전성 연결패드과;
    패턴홈내에 도금에 의하여 충진되어 반도체 칩과의 전기적 연결을 위한 도전성 범프가 부착되는 칩 부착용 재배선라인;
    으로 구성된 것을 특징으로 하는 반도체 패키지.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 비아홀 및 패턴홈내에는 각각 도전성 연결패드 및 칩 부착용 재배선라인이 한꺼번에 도금되어 충진되는 것을 특징으로 하는 반도체 패키지.
  4. 청구항 1에 있어서,
    상기 신호 입출력용 제2재배선층은:
    인터포저용 제1재배선층과 도전 가능하게 연결되며 소정의 배열을 갖는 신호 입출력용 재배선라인과;
    신호 입출력용 재배선라인의 일단부에 형성된 입출력단자 부착용 볼패드를 제외하고, 신호 입출력용 재배선라인을 절연 가능하게 감싸주는 패시베이션층;
    으로 구성된 것을 특징으로 하는 반도체 패키지.
  5. 청구항 1에 있어서,
    상기 인캡슐레이션 소재의 상면이 그라인딩되어, 반도체 칩의 상면이 외부로 노출되는 것을 특징으로 하는 반도체 패키지.
  6. ⅰ) 인터포저용 제1재배선층을 구비하는 단계와;
    ⅱ) 상기 인터포저용 제1재배선층 위에 반도체 칩을 도전성 범프를 매개로 전기적 신호 교환 가능하게 적층 부착하는 단계와;
    ⅲ) 상기 반도체 칩과 인터포저용 제1재배선층을 인캡슐레이션 소재로 인캡슐레이션시키되, 인터포저용 제1재배선층의 저면이 노출되도록 인캡슐레이션시키는 단계와;
    ⅳ) 상기 인터포저용 제1재배선층의 저면 및 인캡슐레이션 소재의 저면에 걸쳐 신호 입출력용 제2재배선층을 형성하는 단계와;
    ⅴ) 상기 신호 입출력용 제2재배선층의 볼패드에 입출력단자를 융착시키는 단계;
    를 포함하되,
    ⅰ) 단계는:
    절연성의 유기물 또는 글래스로 된 일정 두께 및 면적의 몸체부를 제공하는 단계와;
    몸체부에 비아홀을 관통 형성하는 단계와;
    몸체부의 상면에 패턴홈을 형성하되, 비아홀로부터 반도체 칩의 본딩패드와 상하로 대응되는 몸체부의 상면 원하는 위치까지 패턴홈을 연장 형성하는 단계와;
    비아홀내에 도금 공정을 이용하여 도전성 연결패드를 충진하는 단계와;
    패턴홈내에 도금 공정을 이용하여 몸체부의 상면과 동일 평면을 이루는 칩 부착용 재배선라인을 형성하는 단계;
    로 이루어지는 것을 특징으로 하는 반도체 패키지 제조 방법.
  7. 삭제
  8. 청구항 6에 있어서,
    상기 비아홀 및 패턴홈내에 각각 도전성 연결패드 및 칩 부착용 재배선라인이 한 번의 도금 공정에 의하여 충진되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  9. 청구항 6에 있어서,
    상기 ⅳ) 단계는:
    상기 인터포저용 제1재배선층의 저면 및 인캡슐레이션 소재의 저면에 걸쳐 인터포저용 제1재배선층과 도전 가능하게 연결되는 신호 입출력용 재배선라인을 도금하는 단계와;
    신호 입출력용 재배선라인의 타단부에 형성된 입출력단자 부착용 볼패드를 제외하고, 신호 입출력용 재배선라인을 패시베이션층으로 절연 가능하게 감싸주는 단계;
    로 이루어지는 것을 특징으로 하는 반도체 패키지 제조 방법.
  10. 청구항 6에 있어서,
    상기 반도체 칩의 상면이 외부로 노출되도록 인캡슐레이션 소재의 상면을 그라인딩하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
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