KR20130118757A - 3차원 집적 회로를 제조하는 방법 - Google Patents

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Abstract

3차원 집적 회로를 제조하는 방법은 패키징 컴포넌트의 제 1 측면 상에 재배선 층을 형성하는 단계, 재배선 층에 홀딩 챔버를 형성하는 단계, 패키징 컴포넌트의 제 1 측면 상에 집적 회로 다이를 부착하는 단계, 집적 회로 다이 및 패키징 컴포넌트에 리플로우 공정을 적용하는 단계, 및 패키징 컴포넌트 상에 캡슐화 층을 형성하는 단계를 포함하고, 상기 집적 회로 다이의 상호연결 범프는 홀딩 챔버 내로 삽입된다.

Description

3차원 집적 회로를 제조하는 방법{METHOD OF FABRICATING THREE DIMENSIONAL INTEGRATED CIRCUIT}
본 개시는 일반적으로 반도체 디바이스에 관한 것으로서, 보다 구체적으로는, 3차원 집적 회로를 제조하는 방법에 관한 것이다.
반도체 산업은 다양한 전자 컴포넌트들(예를 들어, 트랜지스터, 다이오드, 레지스터, 캐패시터 등)의 집적 밀도의 지속적인 향상으로 인해 급격하게 성장되었다. 대부분, 이러한 집적 밀도에서의 향상은 최소 피처 사이즈에서 반복된 감소에서 비롯되었고, 그것은 주어진 영역에 더 많은 컴포넌트가 집적될 수 있도록 하였다. 최근에, 더 작은 디바이스들에 대한 요구가 증가됨에 따라, 반도체 다이들의 더 작고 더 혁신적인 패키징 기술에 대한 요구가 증가되었다.
반도체 기술이 발전함에 따라 3차원 집적 회로가 반도체 칩의 물리적 사이즈를 더 감소하기 위한 효과적인 대안으로 부상되었다. 3차원 집적 회로에서 로직, 메모리, 프로세서 회로 등의 능동 회로는 상이한 웨이퍼 상에 제조되고, 각 웨이퍼 다이는 팩 앤 플레이스(pick-and-place) 기술을 이용하여 패키지 컴포넌트의 최상부에 적층된다. 3차원 집적 회로를 채용함으로써 훨씬 더 높은 밀도가 성취될 수 있었다. 요컨대, 3차원 집적 회로는 더 작은 폼 팩터, 비용 효율성, 증가된 성능, 및 더 낮은 전력 소모를 성취할 수 있다.
3차원 집적 회로는 집적 회로 다이, 인터포저 및 패키지 기판을 포함할 수 있다. 보다 구체적으로, 집적 회로 다이는 복수의 솔더 범프들을 통해 인터포저의 제 1 측면에 부착된다. 솔더 범프들은 집적 회로 다이와 인터포저 사이에 전기적 연결을 제공하도록 이용된다. 인터포저의 제 2 측면은 복수의 상호연결 범프들에 의해 패키지 기판에 부착된다. 솔더볼들과 같은 상호연결 범프들은 인터포저와 패키지 기판 사이에 전기적 연결을 제공할 수 있고, 이는 결국 복수의 패키지 리드들을 통해 인쇄 회로 보드에 대한 전기적 연결을 형성한다.
열적 스트레스들에 의해 야기되는 집적 회로 다이와 패키지 기판 간의 잠재적인 솔더 장애를 감소시키기 위해, 인터포저는 정합하는 열정 팽창 계수를 집적 회로 다이에 제공하도록 이용된다. 인터포저는 또한 패키지 기판 상에서 증가된 피치를 갖는 더 큰 접촉 패드들과 집적 회로 다이 상에서 감소된 피치를 갖는 더 작은 접촉 패드들 간의 적응성(adaptation)을 제공한다. 또한, 인터포저는 다양한 회로 엘리먼트들을 추가로 포함할 수 있다. 이 회로 엘리먼트들은 능동, 수동, 또는 능동 및 수동 엘리먼트들의 조합일 수 있다.
3차원 집적 회로들은 몇몇 이점들을 갖는다. 다수의 반도체 다이들을 수직으로 패키징하는 하나의 유리한 특징은 3차원 패키지 기법들이 제조 비용들을 감소시킬 수 있다는 것이다. 3차원 반도체 디바이스의 다른 유리한 특징은 다양한 상호연결 범프들을 이용함으로써 기생 손실들이 감소된다는 것이다.
본 개시 및 본 개시의 이점들의 보다 완전한 이해를 위해, 이제 첨부 도면들과 함께 행해지는 다음의 설명들에 대한 참조가 이루어진다.
도 1은 일 실시예에 따른 3차원 집적 회로의 단면도를 예시하는 도면.
도 2는 일 실시예에 따라 캐리어 상에 인터포저를 배치하는 단면도를 예시하는 도면.
도 3은 일 실시예에 따라 유전체 층에 복수의 개구를 형성하는 단면도를 예시하는 도면.
도 4는 일 실시예에 따라 시드 층이 유전체 층의 최상부에 형성된 이후 도 3에서 도시된 반도체 디바이스의 단면도를 예시하는 도면.
도 5는 일 실시예에 따라 포토레지스트 층에 복수의 개구들을 형성하는 단면도를 예시하는 도면.
도 6은 일 실시예에 따라 재배선 층이 시드 층의 최상부 상에 형성된 이후 도 5에서 도시된 반도체 디바이스의 단면도를 예시하는 도면.
도 7은 일 실시예에 따라 포토레지스트 층이 제거된 이후 도 6에서 도시된 반도체 디바이스의 단면도를 예시하는 도면.
도 8a는 일 실시예에 따라 재배선 층의 부분의 상면도를 예시하는 도면.
도 8b는 일 실시예에 따라 마이크로 범프를 홀딩 구조내로 배치하는 투시도를 예시하는 도면.
도 9는 일 실시예에 따라 집적 회로 다이가 인터포저 상에 본딩된 이후 도 7에서 도시된 반도체 디바이스의 단면도를 예시하는 도면.
도 10은 도 9에서 도시된 반도체 디바이스로부터 캐리어를 제거하는 공정을 예시하는 도면.
도 11은 재배선 층이 인터포저의 제 2 측면 상에 형성된 이후 도 10에서 도시된 반도체 디바이스의 단면도를 예시하는 도면.
도 12는 일 실시예에 따라 복수의 언더 범프 금속화 구조들이 형성된 이후 도 11에서 도시된 반도체 디바이스의 단면도를 예시하는 도면.
도 13은 다이싱 공정을 이용하여 도 12에서 도시된 반도체 디바이스를 개별 칩 패키지들로 분리하는 공정을 예시하는 도면.
상이한 도면들에서의 대응하는 번호들 및 기호들은 달리 표시되지 않으면 대응하는 부분들을 일반적으로 지칭한다. 도면들은 다양한 실시예들의 관련된 양상들을 명확히 예시하도록 그려졌으며, 반드시 제 축적대로 그려진 것은 아니다.
본 실시예들의 제조 및 이용은 아래에서 상세히 논의된다. 그러나 본 개시는 매우 다양한 특유의 맥락들에서 실현될 수 있는 다수의 응용 가능한 진보성 있는 개념들을 제공한다는 것이 인지되어야 한다. 논의되는 특유의 실시예들은 단지 본 개시의 실시예들을 제조 및 이용하기 위한 특유의 방식들을 예시하며, 본 개시의 범위를 제한하지 않는다.
본 개시는 특유의 맥락의 실시예들, 즉 3차원 집적 회로(three dimensional integrated circuit)에 관하여 기술될 것이다. 그러나 본 개시의 실시예들은 또한 다양한 반도체 디바이스들에 적용될 수 있다. 이하, 다양한 실시예들은 첨부 도면들을 참조하여 상세히 설명될 것이다.
도 1을 일 실시예에 따른 3차원 집적 회로의 단면도를 예시한다. 3차원 집적 회로(100)는 패키지 컴포넌트(106) 상에 적층된 집적 회로 다이(102)를 포함할 수 있다. 도 1에서 도시되는 바와 같이, 집적 회로 다이(102)는 금속 필러 범프들(metal pillar bumps)(122), 마이크로 범프들(120) 및 재배선 층(redistribution layer)들(124)을 포함하는 복수의 상호연결 컴포넌트들을 통해 패키지 컴포넌트(106)의 제 1 측면에 부착된다. 또한, 패키징 컴포넌트(106)의 최상부 상에 형성된 캡슐화 층(encapsulation layer)(104)이 존재할 수 있다. 특히, 집적 회로(102) 및 상호연결 컴포넌트들(예를 들어, 마이크로 범프들(120) 및 재배선 층(124))은 캡슐화 층(104)에 매립된다.
일 실시예에 따라, 패키징 컴포넌트(106)는 인터포저일 수 있다. 단순함을 위해, 설명 전체에 걸쳐서, 패키징 컴포넌트(106)는 대안적으로 인터포저(106)로서 지칭될 수 있다. 인터포저(106)는 실리콘, 유리 등으로 이루어질 수 있다. 도 1에서 도시되는 바와 같이, 인터포저(106)는 인터포저(106)에 매립된 복수의 비아들(116)을 포함할 수 있다. 인터포저(106)는 또한 인터포저(106)의 제 1 측면 위의 시드 층(118)의 최상부 상에 형성되는 제 1 측면 재배선 층(124)을 포함할 수 있다. 집적 회로 다이들(102)이 인터포저(106) 상에 본딩된 이후, 집적 회로 다이(102)의 능동 회로들은 시드 층(118), 재배선층(124), 마이크로 범프들(120) 및 금속 필러 범프들(122)에 의해 형성된 전도성 채널을 통해 인터포저(106)의 비아들에 결합된다.
인터포저(106)의 제 2 측면은 복수의 상호연결 범프들(110)에 의해 패키지 기판(도시되지 않음)에 부착될 수 있다. 일 실시예에 따라, 이들 상호연결 범프들(110)은 솔더 볼들일 수 있다. 도 1에서 도시되는 바와 같이, 재배선 층(124)은 시드 층(118)에 의해 그의 대응하는 관통 비아(116)에 연결된다. 또한, 관통 비아(116)는 재배선 층(114) 및 언더 범프 금속화 구조(112)를 통해 그의 대응하는 상호연결 범프(110)에 연결된다. 그럼으로써, 금속 필러 범프(122), 솔더 볼(120), 재배선 층(124), 시드 층(118), 관통 비아(116), 재배선 층(114), 언더 범프 금속화 구조(112) 및 상호연결 범프(110)는 패키지 기판(도시되지 않음)과 집적 회로 다이(102)의 능동 회로들 사이에서 전도성 경로를 형성할 수 있고, 이는 결국 복수의 패키지 리드들을 통해 인쇄 회로 보드에 대한 전기적 연결을 형성한다.
도 2 내지 도 13은 일 실시예에 따라 3차원 집적 회로의 제조에서의 중간 스테이지들의 단면도들이다. 도 2는 일 실시예에 따라 캐리어 상에 인터포저를 배치하는 단면도를 예시한다. 도 2에서 도시되는 바와 같이, 인터포저(106)의 제 2 측면은 캐리어(202) 상에 장착된다. 특히, 인터포저(106)의 제 2 측면은 접착제(204)를 이용함으로써 캐리어(202)의 최상부 상에 접착된다. 일 실시예에 따라, 접착제(204)는 에폭시(epoxy) 등일 수 있다.
캐리어(202)는 유리, 실리콘, 세라믹들, 폴리머들 등을 포함하는 매우 다양한 재료들로 형성될 수 있다.
도 3은 일 실시예에 따라 유전체 층에 복수의 개구들을 형성하는 단면도를 예시한다. 유전체 층(128)은 인터포저(106)의 최상부 상에 형성된다. 유전체 재료는 PBO(polybenzoxazole), SU-8 광-감성 에폭시, 막 타입 폴리머 재료들 등을 포함할 수 있다. 전기적 및 열적 요구들을 고려하여, 유전체 층(128)의 선택적인 영역들이 광에 노출된다. 그 결과, 다양한 개구들(예를 들어, 개구(302))이 형성된다. 유전체 층(128) 내에 개구(302)와 같은 개구의 형성은 잘 알려지고 이에 따라 여기서 추가로 상세히 논의되지 않는 리소그라피 동작들을 수반한다.
도 4는 일 실시예에 따라 시드 층이 유전체 층의 최상부 상에 형성된 이후 도 3에서 도시되는 반도체 디바이스의 단면도를 예시한다. 후속 벌크 금속 증착 동안 핵생성 사이트(nucleation site)를 제공하기 위해, 얇은 시드 층(402)이 유전체 층(128) 상에 증착된다. 얇은 시드 층(402)은 구리를 포함할 수 있다. 얇은 시드 층(402)은 물리적 기상 증착(PVD), 화학적 기상 증착(CVD) 등과 같은 적합한 제조 기법들을 이용함으로써 구현될 수 있다.
도 5는 일 실시예에 따라 포토레지스트 층에 복수의 개구들을 형성하는 단면도를 예시한다. 포토레지스트 층(502)은 얇은 시드 층(402)의 최상부 상에 형성된다. 포토레지스트 층(502)은 SU-8 광-감성 에폭시, 막 타입 폴리머 재료들 등을 포함할 수 있다. 전기적 요구들을 고려하여, 포토레지스트 층(502)의 선택적인 영역들이 광에 노출된다. 그 결과, 다양한 개구들(예를 들어, 개구(504))이 형성된다.
도 6은 일 실시예에 따라 재배선 층이 시드 층의 최상부 상에 형성된 이후 도 5에서 도시되는 반도체 디바이스의 단면도를 예시한다. 도 6에서 도시되는 바와 같이, 전도성 재료는 재배선 층(124)을 형성하기 위해 개구들(예를 들어, 개구(504))을 충전한다. 전도성 재료는 구리일 수 있지만, 구리 합금들 알루미늄, 텅스텐, 은, 및 이들의 조합과 같은 임의의 적합한 전도성 재료들일 수 있다. 재배선 층(124)은 전기화학 도금 공정과 같이 적합한 기법들에 의해 형성될 수 있다.
도 7은 일 실시예에 따라 포토레지스트 층이 제거된 이후 도 6에서 도시되는 반도체 디바이스의 단면도를 예시한다. 도 6에서 도시되는 잔여 포토레지스트 층(502)은 플라즈마 에싱(plasma ashing), 건식 스트라이핑(dry stripping) 등과 같은 적합한 포토레지스트 스트라이핑 기법들을 이용함으로써 제거될 수 있다. 포토레지스트 스트라이핑 기법들은 잘 알려져 있고, 그러므로 반복을 방지하기 위해 여기서 추가로 상세히 논의되지 않는다.
일 실시예에 따라, 습식-에칭 또는 건식-에칭과 같은 적합한 에칭 공정이 얇은 시드 층(402)의 노출된 부분에 적용될 수 있다. 그 결과, 얇은 시드 층(402)의 노출된 부분이 제거된다. 건식 에칭 공정 또는 습식 에칭 공정 중 어느 하나의 상세한 동작들은 잘 알려져 있고, 그러므로 반복을 방지하기 위해 여기서 논의되지 않는다.
도 7이 단일의 재배선층으로 인터포저(106)를 예시하지만, 인터포저(106)는 임의의 수의 재배선 층들을 수용할 수 있다는 것이 인지되어야 한다. 여기서 예시되는 재배선층들의 수는 다양한 실시예들의 진보성있는 양상들을 명확히 예시할 목적으로만 제한된다. 본 개시는 재배선층들의 임의의 특정한 수로 제한되지 않는다.
도 8a는 일 실시예에 따라 재배선 층의 일부의 상면도를 예시한다. 재배선 층(804)은 후속 제조 공정에서 마이크로 범프를 수용하기 위한 홀딩 구조를 포함할 수 있다. 일 실시예에 따라, 홀딩 구조는 홀딩 챔버(802) 및 트랜치(801)를 포함한다. 홀딩 챔버(802)는 원 형상을 갖는 캐비티일 수 있어서, 마이크로 범프는 홀딩 챔버(802)에 꼭 맞게 될 수 있다.
캐비티(예를 들어, 홀딩 챔버(802))가 도 8a에서 도시된 바와 같이 실질적으로 형상이 원이라는 것이 주의되어야 한다. 캐비티가 타원형, 정사각형, 직사각형 등과 같은(그러나 이들로 제한되지 않음) 다른 형성들을 포함하는 것은 다양한 실시예들의 범위 및 사상 내에 있다.
홀딩 챔버(802) 및 트랜치(801) 둘 다는 적합한 패터닝 기법들을 이용함으로써 형성될 수 있다. 도 5를 다시 참조하면, 트랜치(801) 및 홀딩 챔버(802)를 형성하기 위해, 패터닝 이후에, 포토레지스트 재료들은 홀딩 챔버 및 트랜치의 부분들을 커버할 수 있다. 그 결과, 도 6에서 도시된 제조 단계 동안, 금속 재료는 홀딩 챔버 및 트랜치를 충전할 수 없다. 포토레지스트 스트라이핑 공정 이후에, 홀딩 챔버(802) 및 트랜치(801)는 홀딩 챔버 및 트랜치 내의 잔여 포토레지스트 재료들이 제거된 이후에 형성된다.
도 8b는 일 실시예에 따라 마이크로 범프를 홀딩 구조내에 배치하는 투시도를 예시한다. 마이크로 범프(806)는 둥근 말단을 갖는다. 재배선 층(804)의 캐비티는 마이크로 범프(806)의 둥근 말단을 수용할 수 있다. 그럼으로써, 마이크로 범프들을 갖는 집적 회로 다이가 인터포저 상에 본딩되면, 마이크로 범프들은 본딩 패드들 없이 재배선 층의 캐비티들에 의해 홀딩될 수 있다. 또한, 트랜치(801)는 솔더 및 플럭스 가스(flux gas)들이 도 9에서 도시된 후속 리플로우 공정 동안 유동할 수 있는 통로를 제공하는데 이용된다.
도 8b에서 도시되는 홀딩 구조를 갖는 하나의 유리한 특징은 홀딩 구조가 인접한 상호연결들 간의 미세 간격(finer spacing)을 가능하게 한다는 것이다. 또한, 본딩 패드들 없이 홀딩 구조를 이용함으로써, 범프 간 틈(bump-to-bump clearance)을 감소시키도록 더 작은 제한 구역(keep-out zone)들이 달성될 수 있다.
도 9는 일 실시예에 따라 집적 회로 다이가 인터포저 상에 본딩된 이후 도 7에서 도시되는 반도체 디바이스의 단면도를 예시한다. 집적 회로 다이(102)는 인터포저(106) 상에 장착된다. 보다 구체적으로, 집적 회로 다이(102)의 각각의 마이크로 범프는 재배선 층(여기서 예시되지 않지만, 도 8b에서 예시됨)의 대응하는 홀딩 챔버 내에 삽입된다. 리플로우 공정이 수행되어서 집적 회로 다이(102)는 용융 마이크로 범프들을 통해 인터포저(106)에 연결된다. 또한, 캡슐화 층(104)은 부식으로부터 재배선 층의 최상부 표면을 보호하도록 인터포저(106)의 최상부 상에 형성된다. 또한, 캡슐화 층(104)은 후속 제조 단계들에서 집적 회로 다이(102)를 기계적으로 지지하기에 충분히 두껍다. 그럼으로써 3차원 집적 회로는 캐리어(202)로부터 분리될 수 있다.
도 9는 상세들 없이 집적 회로 다이(102)를 도시한다. 집적 회로 다이(102)는 능동 회로 층들, 기판 층들, 층간 유전체(ILD) 층들, 금속간 유전체(IMD) 층들(도시되지 않음)과 같은 기본적인 반도체 층들을 포함할 수 있다는 것이 주의되어야 한다. 집적 회로 다이(102)는 실리콘 기판을 포함할 수 있다. 대안적으로 집적 회로 다이(102)는 절연체 상의 실리콘(silicon-on-insulator) 기판을 포함할 수 있다. 집적 회로 다이(102)는 다양한 전기 회로들(도시되지 않음)을 추가로 포함할 수 있다. 집적 회로 다이(102)에 형성되는 전기 회로들은 특정한 애플리케이션에 적합한 임의의 타입의 회로일 수 있다.
일 실시예에 따라, 전기 회로들은 트랜지스터, 커패시터, 레지스터, 다이오드들, 광-다이오드들, 퓨즈들 등과 같은 다양한 n-타입 금속-산화물 반도체(n-type metal-oxide semiconductor; NMOS) 및/또는 p-타입 금속-산화물 반도체(p-type metal-oxide semiconductor; PMOS) 디바이스들을 포함할 수 있다. 전기 회로들은 하나 이상의 기능들을 수행하도록 상호연결될 수 있다. 기능들은 메모리 구조들, 프로세싱 구조들, 센서들, 증폭기들, 전력 분배, 입력/출력 회로 등을 포함할 수 있다. 당업자는 위의 예들이 본 개시의 응용들을 추가로 설명하기 위해서 단순히 예시 목적으로만 제공되며 어떤 방식으로도 본 개시를 제한하는 것을 의미하지 않는다는 것이 인지될 것이다.
캡슐화 층(104)은 언더필(underfill) 재료들로 형성될 수 있다. 일 실시예에 따라, 언더필 재료는 인터포저(106)와 집적 회로 다이(102) 간의 간극에서 분배되는 에폭시일 수 있다. 에폭시는 액체 형태로 인가될 수 있고 경화 공정 이후에 굳어질 수 있다. 다른 실시예에 따라, 캡슐화 층(104)은 폴리머 기반 재료들, 수지 기반 재료들, 폴리이미드, 에폭시 및 이들의 임의의 조합들과 같이 경화 가능한 재료들로 형성될 수 있다. 캡슐화 층(104)은 스핀-온 코팅 공정, 건식 막 적층 공정 등에 의해 형성될 수 있다.
대안적으로 캡슐화 층(104)은 웨이퍼 스택(wafer stack)의 최상부 상에 형성되는 몰딩 화합물 층일 수 있다. 몰딩 화합물 층은 폴리머 기반 재료들, 수지 기반 재료들, 폴리이미드, 에폭시 및 이들의 임의의 조합들과 같이 경화 가능한 재료들로 형성될 수 있다. 몰딩 화합물 층은 스핀-온 코팅 공정, 주입 몰딩 공정 등에 의해 형성될 수 있다. 인터포저(106)의 배면 제조 공정과 같이 후속 제조 공정 단계들 동안 인터포저(106)의 최상부 상에 장착된 집적 회로 다이(102)를 신뢰할 수 있게 다루기 위해, 몰딩 화합물 층은 인터포저(106)의 최상부 상에 집적 회로 다이(102) 및 인터포저(106)가 크래킹(cracking), 구부리는 것, 휘는 것 등을 억제하는데 이용된다.
도 10은 도 9에서 도시되는 반도체 디바이스로부터 캐리어를 제공하는 공정을 예시한다. 일 실시예에 따라, 캐리어(202)는 집적 회로 다이(102) 및 인터포저(106)를 포함하는 3차원 집적 회로로부터 분리될 수 있다. 다양한 분리 공정들(detaching processes)이 캐리어(202)로부터 3차원 집적 회로를 분리하기 위해 이용될 수 있다. 다양한 분리 공정들은 화학적 용제(chemical solvent), UV 노출 등을 포함할 수 있다.
도 11은 재배선 층이 인터포저의 제 2 측면 상에 형성된 이후 도 10에서 도시되는 반도체 디바이스의 단면도를 예시한다. 재배선 층(114)은 구리, 구리 합금, 알루미늄, 텅스텐, 은 및 이들의 조합과 같은 전도성 재료들로 형성된다. 재배선 층의 형성은 도 5 내지 도 7에 관하여 위에서 기술되었으며, 그러므로 불필요한 반복을 방지하기 위해 추가로 상세히 논의되지 않는다.
도 12는 일 실시예에 따라 복수의 언더 범프 금속화 구조들이 형성된 이후 도 11에서 도시된 반도체 디바이스의 단면도를 예시한다. 복수의 언더 범프 금속화 구조들(112)은 재배선 층들(114)의 최상부 상에 형성될 수 있다. 언더 범프 금속화 구조들(112)은 저 저항 전기적 연결을 제공하면서 상호연결 범프들(110)과 인터포저(106) 간의 확산을 방지하는데 도움을 줄 수 있다.
복수의 상호연결 범프들(110)은 언더 범프 금속화 구조(112) 상에 형성된다. 상호연결 범프들(110)은 외부 회로들(도시되지 않음)에 3차원 집적 회로를 연결하기 위한 유효한 방식을 제공한다. 일 실시예에 따라, 상호연결 범프들(110)은 복수의 솔더 볼들일 수 있다. 대안적으로, 상호연결 범프들(110)은 복수의 랜드 그리드 어레이(land grid array; LGA) 패드들일 수 있다.
도 13은 다이싱 공정(dicing process)을 이용하여 도 12에서 도시된 반도체 디바이스를 개별 칩 패키지(1302 및 1304)들로 분리하는 공정을 예시한다. 다이싱 공정은 당 분야에 잘 알려져 있고, 그러므로 여기서 상세히 논의되지 않는다.
본 개시의 실시예들 및 그의 이점들이 상세히 기술되었지만, 다양한 변경들, 대체들, 및 변화들은 첨부된 청구항들에서 정의된 바와 같은 본 개시의 사상 및 범위로부터 벗어남 없이 여기서 이루어질 수 있다는 것이 이해되어야 한다.
또한, 본 출원의 범위는 본 명세서에서 기술된 공정, 머신, 제조 및 물질의 구성, 수단, 방법들 및 단계들의 특정한 실시예들로 제한되지 않도록 의도된다. 당업자는 여기서 기술된 대응하는 실시예들과 실질적으로 동일한 결과를 달성하거나 실질적으로 동일한 기능을 수행하는, 현재 존재하거나 추후에 개발될 공정, 머신, 제조, 물질의 구성, 수단, 방법들, 또는 단계들이 본 개시에 따라 활용될 수 있다는 것을 본 개시로부터 쉽게 인지할 것이다. 이에 따라, 첨부된 청구항들은 이러한 공정, 머신, 제조, 물질의 구성, 수단, 방법들, 또는 단계들을 그의 범위 내에 포함하도록 의도된다.

Claims (10)

  1. 패키징 컴포넌트의 제 1 측면 상에 재배선 층(redistribution layer)을 형성하는 단계
    상기 재배선 층 내에 홀딩 챔버(holding chamber)를 형성하는 단계;
    상기 패키징 컴포넌트의 제 1 측면 상에 집적 회로 다이를 부착하는 단계로서, 상기 집적 회로 다이의 상호연결 범프가 상기 홀딩 챔버 내로 삽입되는 것인, 상기 부착하는 단계;
    상기 집적 회로 다이 및 상기 패키징 컴포넌트에 리플로우 공정(reflow process)을 적용하는 단계; 및
    상기 패키징 컴포넌트 상에 캡슐화 층(encapsulation layer)을 형성하는 단계
    를 포함하는 방법.
  2. 제 1 항에 있어서,
    접착층을 이용하여 캐리어 상에 패키징 컴포넌트를 부착하는 단계; 및
    상기 패키징 컴포넌트로부터 상기 캐리어를 분리하는 단계
    를 더 포함하는 방법.
  3. 제 1 항에 있어서,
    상기 패키징 컴포넌트의 제 1 측면 상에 형성된 제 1 유전체 층을 패터닝하는 단계;
    상기 유전체 층 상에 시드 층(seed layer)을 증착하는 단계;
    상기 시드 층 상에 형성된 제 2 포토레지스트 층을 패터닝하는 단계;
    전기화학 도금 공정을 이용하여 상기 시드 층 상에 재배선 층을 형성하는 단계
    를 더 포함하는 방법.
  4. 제 1 항에 있어서,
    상기 패키징 컴포넌트 상에 캡슐화 층을 형성하는 단계
    를 더 포함하고,
    상기 집적 회로 다이는 상기 캡슐화 층에 매립되는 것인 방법.
  5. 제 1 항에 있어서,
    상기 패키징 컴포넌트의 제 2 측면 상에 제 2 재배선 층을 형성하는 단계;
    상기 제 2 재배선 층 상에 언더 범프 금속화 구조(under bump metallization structure)를 형성하는 단계; 및
    상기 언더 범프 금속화 구조 상에 상호연결 범프를 형성하는 단계
    를 더 포함하는 방법.
  6. 패키징 컴포넌트의 제 1 측면 상에 제 1 포토레지스트 층을 형성하는 단계;
    홀딩 구조를 갖는 제 1 재배선 층을 형성하기 위해 상기 제 1 포토레지스트 층을 패터닝하는 단계;
    상기 패키징 컴포넌트의 제 1 측면 상에 집적 회로 다이를 부착하는 단계로서, 상기 집적 회로 다이의 상호연결 범프가 상기 홀딩 구조 내로 삽입되는 것인, 상기 부착하는 단계;
    상기 집적 회로 다이 및 상기 패키징 컴포넌트에 리플로우 공정을 적용하는 단계; 및
    상기 패키징 컴포넌트 상에 캡슐화 층을 형성하는 단계
    를 포함하는 방법.
  7. 패키징 컴포넌트 상에 적층되는 반도체 다이,
    상기 패키징 컴포넌트의 제 1 측면 상에 형성되는 제 1 재배선 층; 및
    상기 패키징 컴포넌트 상에 형성되는 캡슐화 층
    을 포함하고,
    상기 제 1 재배선 층은,
    상기 반도체 다이의 대응하는 상호연결 범프를 수용하도록 구성되는 캐비티(cavity); 및
    상기 캐비티에 연결되는 트랜치(trench)
    를 포함하고,
    상기 반도체 다이는 상기 캡슐화 층에 매립되는 것인 디바이스.
  8. 제 7 항에 있어서,
    상기 패키징 컴포넌트의 제 2 측면 상에 형성되는 제 2 재배선 층;
    상기 제 2 재배선 층 상에 형성되는 언더 범프 금속화 구조; 및
    상기 언더 범프 금속화 구조 상에 형성되는 제 2 상호연결 범프
    를 더 포함하는 디바이스.
  9. 제 7 항에 있어서,
    상기 반도체 다이 상에 형성되는 금속 필러 범프(metal pillar bump); 및
    상기 금속 필러 범프 상에 형성되는 제 1 상호연결 범프
    를 더 포함하는 디바이스.
  10. 제 7 항에 있어서,
    상기 패키징 컴포넌트의 제 1 측면 상에 형성되는 제 1 유전체 층; 및
    상기 제 1 재배선 층과 상기 제 1 유전체 층 사이에 형성되는 시드 층
    을 더 포함하는 디바이스.
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