TWI566305B - 製造三維積體電路的方法 - Google Patents

製造三維積體電路的方法 Download PDF

Info

Publication number
TWI566305B
TWI566305B TW104133900A TW104133900A TWI566305B TW I566305 B TWI566305 B TW I566305B TW 104133900 A TW104133900 A TW 104133900A TW 104133900 A TW104133900 A TW 104133900A TW I566305 B TWI566305 B TW I566305B
Authority
TW
Taiwan
Prior art keywords
integrated circuit
substrate
package unit
manufacturing
metal layer
Prior art date
Application number
TW104133900A
Other languages
English (en)
Other versions
TW201628100A (zh
Inventor
楊之光
Original Assignee
巨擘科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 巨擘科技股份有限公司 filed Critical 巨擘科技股份有限公司
Publication of TW201628100A publication Critical patent/TW201628100A/zh
Application granted granted Critical
Publication of TWI566305B publication Critical patent/TWI566305B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/142—Metallic substrates having insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Wire Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

製造三維積體電路的方法
本發明關於製程領域，特別是關於一種製造三維積體電路的方法。
三維積體電路(three-dimensional integrated circuit；3D IC，又稱三維晶片)係指將複數個晶片垂直堆疊，並以矽穿孔(Through-Silicon Via；TSV)進行電性連接的結構。
三維積體電路主要包括上晶片(top die)、矽中介層(silicon interposer)以及高密度內連線(High Density Interconnect；HDI)基板由上而下堆疊而成。在製造三維積體電路的過程中，高密度內連線基板不能提供足夠的扇出數，使得上晶片無法直接設置於高密度內連線基板上。因此，在製造三維積體電路的過程中，首先需製造矽中介層，然後矽中介層與上晶片接合後再與高密度內連線基板接合，上晶片必須透過中介層設置於高密度內連線基板上。
因此需要針對習知技術中上晶片無法直接設置於高密度內連線基板上的問題提出解決方法。
本發明提供一種製造三維積體電路的方法，其能解決習知技術中上晶片無法直接設置於高密度內連線基板上的問題。
本發明之製造三維積體電路的方法包括：提供一基板；於該 基板上形成至少一金屬層以及至少一介電層；於該金屬層上形成複數個電性連接點；切割以產生複數個封裝單元，每一封裝單元係貼附在一切割後基板上；反轉每一封裝單元並將每一反轉的封裝單元接合至一線路基板之一表面上以形成一整合線路板，其中該整合線路板包括一高密度接點區域以及一低密度接點區域，該高密度接點區域包括各每一反轉的封裝單元之一外表面的區域，該低密度接點區域包括各每一反轉的封裝單元未覆蓋的區域；以及移除各每一反轉的封裝單元之切割後基板。
本發明之製造三維積體電路的方法包括：提供一第一載板；於該第一載板上形成至少一金屬層以及至少一介電層；於該金屬層上形成複數個電性連接點以產生一封裝單元；反轉該封裝單元，並將該反轉的封裝單元接合至一第二載板之一表面上；移除該第一載板，並將一增層膜貼附至該反轉的封裝單元上，以使該反轉的封裝單元嵌入於該增層膜中；以及移除該第二載板，其中該增層膜及嵌入於該增層膜中之該反轉的封裝單元形成一整合線路板，該整合線路板包括一高密度接點區域以及一低密度接點區域，該高密度接點區域包括該反轉的封裝單元之一外表面的區域，該低密度接點區域包括該反轉的封裝單元之該外表面的區域。
本發明之製造三維積體電路的方法包括：於一第一載板上形成複數個封裝單元，每一封裝單元包括至少一金屬層以及至少一介電層；執行一覆晶接合以將複數個上晶片連接至該等封裝單元；對該等上晶片進行一晶圓模封以形成一模封後上晶圓；執行一覆晶接合以將該模封後上晶圓連接至一第二載板之一表面上；以及移除該第一載板。
本發明之製造三維積體電路的方法可以將高密度薄膜基板與低密度的增層板互相接合，使本案的三維封裝結構兼具高密度扇出(Fan-out)佈線能力又易於夾持，便於進行組裝程序。
10、20、30‧‧‧封裝單元
40‧‧‧晶片
50‧‧‧線路基板
60‧‧‧增層膜
70‧‧‧上晶片
70’‧‧‧模封後上晶圓
90‧‧‧膠膜
100、300‧‧‧基板
100’‧‧‧切割後基板
102、202‧‧‧介電層
104、204‧‧‧表面金屬層
106、206‧‧‧內部金屬層
80、108、208、502‧‧‧焊墊
110、310‧‧‧凸塊
112、212‧‧‧膠膜
130‧‧‧植球焊墊
200、300‧‧‧第一載板
220、320‧‧‧第二載板
400、600‧‧‧整合線路板
500‧‧‧金屬層
A1‧‧‧第一區域
A2‧‧‧第二區域
第1A圖至第1H圖為根據本發明一實施例之製造三維積體電路的方法；第2A圖至第2F圖為根據本發明另一實施例之製造三維積體電路的方法；以及第3A圖至第3H圖為根據本發明又一實施例之製造三維積體電路的方法。
請參閱第1A圖至第1H圖，第1A圖至第1H圖為根據本發明一實施例之製造三維積體電路的方法。
於第1A圖中，提供一基板100。基板100可以包括但不限於玻璃基板或金屬基板。基板100為一耐溫高之強固材料，其材料融化溫度或材料玻璃轉化溫度大於400℃。
於第1B圖中，於該基板100上形成至少一金屬層以及至少一介電層102。金屬層包括一表面金屬層104以及至少一內部金屬層106，由於基板100為一耐溫高之強固材料，適於在其上製作精細線路，該等金屬層(包括表面金屬層104及內部金屬層106)之最小圖形尺寸小於50微米(micrometer；μm)。該介電層102與該基板100之間具有一預先控制的附著力(即附著力的大小可以在形成介電層102時預先控制)，在後續步驟中，直接利用機械力分離(peeling)或減弱該附著力再直接利用機械力分離即可使該內部金屬層106與該介電層102從該基板100上分離。
於第1C圖中，於該表面金屬層104上形成複數個電性連接點，於本實施例中，於該表面金屬層104上形成複數個焊墊(pad)108，並在該等焊墊108上形成複數個凸塊(bump)110。由於基板100為一耐溫高之強固材料，適於在其上製作精細線路，該等焊墊108之最小圖形尺寸小於 50μm。
於第1D圖中，於該等凸塊(即電性連接點)110上形成一膠膜(glue film)112。要說明的是，於該基板上100包括複數個封裝單元(package unit)10，每一封裝單元10將於後續步驟中將一晶片接合至一基板(substrate)或載板(carrier)。於本實施例中，凸塊110係未凸出於膠膜112的表面。於另一實施例中，凸塊110可以凸出於膠膜112的表面。如前所述，由於基板100為一耐溫高之強固材料，適於在其上製作精細線路，封裝單元10之金屬層(包括表面金屬層104及內部金屬層106)或焊墊108之最小圖形尺寸可以小於50μm。
於第1E圖中，切割以分離該等封裝單元10，並反轉(flip)封裝單元10，第1E圖係顯示一個反轉後的封裝單元10貼附在切割後基板100’上，封裝單元10的厚度係小於100μm。封裝單元10與切割後基板100’之間具有預先控制的附著力。
於第1F圖中，將反轉的封裝單元10接合至一線路基板50之一表面上。將反轉的封裝單元10接合至線路基板50之表面上的方法包括但不限於熱壓接合法(Thermal Compression Bonding；TCB)或熱壓超音波法，上述接合包括電氣接合或機械接合。該線路基板50係由一般印刷電路板製程製作，該線路基板50之金屬層500或焊墊502之最小圖形尺寸大於50μm。
於第1D圖中，當凸塊110未凸出於膠膜112的表面時，於本步驟在將封裝單元10接合至線路基板50之表面時，可以藉由接合力將凸塊110凸出於膠膜112的表面後再與線路基板50之表面上對應的接點對應接合。
此外，於本實施例中，係形成膠膜112以與線路基板50之表面上進行接合。於另一實施例中，可以省略第1D圖之形成膠膜112的步驟，當省略第1D圖的步驟時，在第1F圖將反轉的封裝單元10接合至線路基板50之表面上的步驟前進行形成底部填充劑(under fill)的步驟，藉此透過底部 填充劑將反轉的封裝單元10接合至線路基板50之表面。
於另一實施例中，第1D圖之膠膜112可形成於線路基板50之表面，而封裝單元10之表面不形成膠膜112，再於第1F圖中，將反轉的封裝單元10接合至線路基板50之表面上。將反轉的封裝單元10接合至線路基板50之表面上的方法包括但不限於熱壓接合法或熱壓超音波法，上述接合包括電氣接合或機械接合。
於本實施例中，封裝單元10係接合至線路基板50上，線路基板可以為一印刷電路板(Printed Circuit Board；PCB)、一有機基板(organic substrate)或一高密度內連線基板。於另一實施例中，封裝單元10可以接合至一載板(carrier)上。
於第1G圖中，移除切割後基板100’，如上所述，封裝單元10與切割後基板100’之間具有預先控制的附著力，在後續步驟中，直接利用機械力分離，或減弱該附著力再直接利用機械力分離即可移除切割後基板100’。
於第1H圖中，執行一覆晶接合(flip chip bonding)以將一晶片40連接至該封裝單元10，並對線路基板執行植球以將至少一植球焊墊(ball pad)130形成於線路基板50之另一表面上。
要說明的是，於第1G圖中，線路基板50與封裝單元10接合後形成一整合線路板(Integrated substrate)400，該整合線路板400用於接合接點或元件的區域包括一第一區域A1以及一第二區域A2，第一區域A1包括封裝單元10之一外表面的區域，第二區域A2包括封裝單元10未覆蓋的區域，更明確地說，第二區域A2包括封裝單元10接觸線路基板50的表面(即第1G圖中線路基板50的上表面)而未被封裝單元10覆蓋的區域，以及封裝單元10接觸線路基板50的表面(即第1G圖中線路基板50的上表面)的相反面(即第1G圖中線路基板50的下表面)，如第1G圖所示，第一區域A1(即封裝單元10之外表面的區域)為高密度接點區域，由於封裝單元10之金屬 層(包括表面金屬層104及內部金屬層106)或焊墊108之最小圖形尺寸可以小於50μm，適用於與較小尺寸的接點或高功能元件的接合，例如第1H圖中以覆晶接合的方式連接至該封裝單元10的晶片40。如第1G圖所示，第二區域A2(即封裝單元10未覆蓋的區域)為低密度接點區域，由於該區域為線路基板50之表面，線路基板50係由一般印刷電路板製程製作，該線路基板50之金屬層500或焊墊502之最小圖形尺寸大於50μm，適用於與較大尺寸的接點或與低功能元件的接合，例如第1H圖的植球焊墊130。要說明的是，第1H圖之線路基板50僅利用封裝單元10接觸線路基板50的表面(即第1H圖中線路基板50的上表面)的相反面(即第1H圖中線路基板50的下表面)作為低密度接點區域，於另一實施例中，線路基板50可以僅利用封裝單元10接觸線路基板50的表面(即第1H圖中線路基板50的上表面)而未被封裝單元10覆蓋的區域作為低密度接點區域，或者同時利用封裝單元10接觸線路基板50的表面(即第1H圖中線路基板50的上表面)而未被封裝單元10覆蓋的區域，以及封裝單元10接觸線路基板50的表面(即第1H圖中線路基板50的上表面)的相反面(即第1H圖中線路基板50的下表面)作為低密度接點區域。
綜上，整合線路板400之高密度接點區域A1用於接合最小圖形尺寸為小於50μm的接點或高功能元件。整合線路板400之低密度接點區域A2用於接合最小圖形尺寸為大於50μm的接點或低功能元件。
於習知技術中，首先需製造矽中介層(對應至本發明之封裝單元10)，然後矽中介層(對應至本發明之封裝單元10)與上晶片(對應至本發明之晶片40)接合後再與高密度內連線基板(對應至本發明之線路基板50)接合。於本發明中，經過上述第1A圖至第1H圖的步驟即可將晶片40與線路基板50接合，更明確地說，本發明在製造封裝單元10的過程中即可將晶片40與線路基板50直接接合。
請參閱第2A圖至第2F圖，第2A圖至第2F圖為根據本發明另 一實施例之製造三維積體電路的方法。
於第2A圖中，提供一第一載板200。第一載板200可以包括但不限於玻璃基板或金屬基板。第一載板200為一耐溫高之強固材料，其材料融化溫度或材料玻璃轉化溫度大於400℃。
於第2B圖中，於第一載板200上形成至少一金屬層以及至少一介電層202。金屬層包括一表面金屬層204以及至少一內部金屬層206，由於第一載板200為一耐溫高之強固材料，適於在其上製作精細線路，該等金屬層(包括表面金屬層204及內部金屬層206)之最小圖形尺寸小於50μm。該介電層202與該第一載板200之間具有一預先控制的附著力(即附著力的大小可以在形成介電層202時預先控制)，在後續步驟中，直接利用機械力分離或減弱該附著力再直接利用機械力分離即可使該內部金屬層206與該介電層202從該第一載板200上分離。
於第2C圖中，於該表面金屬層204上形成複數個電性連接點，於本實施例中，於該表面金屬層204上形成複數個焊墊208，並在該等焊墊208上形成一膠膜212。由於第一載板200為一耐溫高之強固材料，適於在其上製作精細線路，該等焊墊208之最小圖形尺寸小於50μm。
要說明的是，於該第一載板200上包括一個封裝單元20。於本實施例中，焊墊208係未凸出於膠膜212的表面。於另一實施例中，焊墊208可以凸出於膠膜212的表面。如前所述，由於第一載板200為一耐溫高之強固材料，適於在其上製作精細線路，封裝單元20之金屬層(包括表面金屬層204及內部金屬層206)或焊墊208之最小圖形尺寸可以小於50μm。
於第2D圖中，反轉封裝單元20，並將反轉的封裝單元20接合至一第二載板220之一表面。封裝單元20的厚度係小於100μm。將反轉的封裝單元20接合至第二載板220之表面上的方法包括但不限於熱壓接合法或熱壓超音波法，上述接合包括電氣接合或機械接合。
於第2E圖中，移除第一載板200，並將一增層膜60(Build-up Film)例如ABF(Ajinomoto Build-up Film)貼附與壓合至封裝單元20上，以使封裝單元20嵌入於增層膜60之中。如上所述，封裝單元20與第一載板200之間具有預先控制的附著力，因此可以直接利用機械力分離或藉由減弱封裝單元20與第一載板200之間的附著力來移除第一載板200。
本實施例之製程所產生的產品如第2E圖與第2F圖所示，封裝單元20可作為中介層，接著在增層膜60上執行鑽孔製程並形成焊墊80(如第2F圖所示)，上述在增層膜60上執行鑽孔製程並形成焊墊80的製程即為高密度內連線基板之增層製程，該製程之最小圖形尺寸大於50μm，適用於與較大尺寸的接點或與低功能元件的接合。接著移除第二載板220以形成一整合線路板600，該整合線路板600用於接合接點或元件的區域包括一第一區域A1以及一第二區域A2，該整合線路板600之表面可進行覆晶接合製程，由於鑽孔製程、與高密度內連線基板之增層製程、移除第二載板220以及覆晶接合製程為習知技術，此不多加贅述。
要說明的是，於第2F圖中，整合線路板600用於接合接點或元件的區域包括第一區域A1以及第二區域A2，第一區域A1包括封裝單元20之一外表面的區域，第二區域A2包括封裝單元20之該外表面以外的區域，更明確地說，第一區域A1(即封裝單元10之外表面的區域)為高密度接點區域，由於封裝單元20之金屬層(包括表面金屬層204及內部金屬層206)或焊墊208之最小圖形尺寸可以小於50μm，適用於與較小尺寸的接點或高功能元件的接合，(例如第1H圖中以覆晶接合的方式連接至封裝單元10的晶片40)。第二區域A2(即不包括封裝單元10之外表面的區域)為低密度接點區域，於低密度接點區域之最小圖形尺寸大於50μm，適用於與較大尺寸的接點或低功能元件的接合(例如第1H圖的植球焊墊130)。
綜上，整合線路板600之高密度接點區域A1用於接合最小圖形尺寸為小於50μm的接點或高功能元件。整合線路板600之低密度接點區域A2用於接合最小圖形尺寸為大於50μm的接點或低功能元件。
本實施例之目的在於提供如第2F圖之產品，可供後續製程做各種應用。
請參閱第3A圖至第3J圖，第3A圖至第3J圖為根據本發明又一實施例之製造三維積體電路的方法。
於第3A圖中，於一第一載板300上形成複數個封裝單元30，封裝單元30係用於作為一中介層。每一封裝單元30的結構如同第1E圖之封裝單元10，也就是說，封裝單元30可以包括第1D圖之至少一金屬層(包括表面金屬層104以及至少一內部金屬層106)以及至少一介電層102。由於第一載板300為一耐溫高之強固材料，適於在其上製作精細線路，該等金屬層(包括表面金屬層104及內部金屬層106)之最小圖形尺寸小於50μm。封裝單元30(介電層)與第一載板300之間具有一預先控制的附著力。封裝單元10的厚度係小於100μm。
於第3B圖中，執行一覆晶接合以將複數個上晶片(top chip)70分別連接至該等封裝單元30。
於第3C圖中，對該等上晶片70進行一晶圓模封以形成一模封後上晶圓70’。
於第3D圖中，執行一覆晶接合以將模封後上晶圓70’連接至一第二載板320之一表面上。
於第3E圖中，移除第一載板300。由於封裝單元30與第一載板300之間具有預先控制的附著力，因此可以直接利用機械力分離或藉由減弱封裝單元30與第一載板300之間的附著力來移除第一載板300。
於第3F圖中，於模封後上晶圓70’上形成複數個凸塊310。
於第3G圖中，將模封後上晶圓70’轉移至一膠膜90上。
於第3H圖中，切割以分離該等封裝單元30。
本案的三維封裝結構係利用一高密度薄膜基板，即封裝單元10或20，與高密度內連線(HDI)的有機增層板，即線路基板50或增層膜60 的結構互相接合以形成一具有機械強度又兼具高密度扇出(Fan-out)佈線能力的三維封裝結構。高密度薄膜基板製作方法已如第1A圖至第1E圖(封裝單元10)或第2A至第2C圖(封裝單元20)所示，其具有高密度扇出佈線能力，依本發明之第1A圖至第1E圖或第2A至第2C圖的步驟，可以進行小於5μm線路的製作，甚至可以做到1μm線路的製作，但由於高密度薄膜基板僅約100μm厚，過於柔軟不易夾持，難以直接進行組裝程序(Assembly Process)，例如第1H圖與晶片40之接合程序。而有機增層板通常製程能力僅能做出大於10μm的線路，但由於結構較厚，一般厚度大於200μm，機械強度高，易於夾持以進行組裝程序(Assembly Process)。因此本發明提出高密度薄膜基板(封裝單元10或20)與低密度的有機增層板(線路基板50或增層膜60)互相接合的方法，使本案的三維封裝結構兼具高密度扇出(Fan-out)佈線能力又易於夾持，便於進行組裝程序。
第3A圖至第3H圖所製成之封裝單元30為一高密度薄膜基板且為一完整封裝元件，封裝單元30可進一步應用於其他產品，舉例來說，封裝單元30可執行一覆晶接合至一線路基板(未圖示)上。
雖然本發明已用較佳實施例揭露如上，然其並非用以限定本發明，本發明所屬技術領域中具有通常知識者在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧封裝單元
40‧‧‧晶片
50‧‧‧線路基板
100‧‧‧基板
100’‧‧‧切割後基板
102‧‧‧介電層
104‧‧‧表面金屬層
106‧‧‧內部金屬層
108、502‧‧‧焊墊
110‧‧‧凸塊
112‧‧‧膠膜
130‧‧‧植球焊墊
400‧‧‧整合線路板
500‧‧‧金屬層
A1‧‧‧第一區域
A2‧‧‧第二區域

Claims (16)

  1. 一種製造三維積體電路的方法，包括：提供一基板；於該基板上形成至少一金屬層以及至少一介電層；於該金屬層上形成複數個電性連接點；切割以產生複數個封裝單元，每一封裝單元係貼附在一切割後基板上；反轉每一封裝單元並將每一反轉的封裝單元接合至一線路基板之一表面上以形成一整合線路板，其中該整合線路板包括一高密度接點區域以及一低密度接點區域，該高密度接點區域包括各每一反轉的封裝單元之一外表面的區域，該低密度接點區域包括各每一反轉的封裝單元未覆蓋的區域；以及移除各每一反轉的封裝單元之切割後基板。
  2. 根據申請專利範圍第1項所述之製造三維積體電路的方法，其中於該金屬層上形成該等電性連接點的步驟之後進一步包括：於該等電性連接點上形成一膠膜。
  3. 根據申請專利範圍第1項所述之製造三維積體電路的方法，其中在移除每一反轉的封裝單元之切割後基板的步驟之後進一步包括：執行一覆晶接合以將一晶片連接至該等反轉的封裝單元之其中一者；以及對該線路基板執行植球以將至少一植球焊墊形成於該線路基板之另一表面上。
  4. 根據申請專利範圍第1項所述之製造三維積體電路的方法，其中該金屬層包括一表面金屬層以及至少一內部金屬層。
  5. 根據申請專利範圍第1項所述之製造三維積體電路的方法，其中該介電層與該基板之間具有一預先控制的附著力。
  6. 根據申請專利範圍第5項所述之製造三維積體電路的方法，其中移除 各每一反轉的封裝單元之切割後基板的步驟中，係藉由減弱該預先控制的附著力來移除該切割後基板。
  7. 根據申請專利範圍第1項所述之製造三維積體電路的方法，其中該封裝單元的厚度係小於100微米。
  8. 根據申請專利範圍第1項所述之製造三維積體電路的方法，其中該線路基板為一印刷電路板、一有機基板或一高密度內連線基板。
  9. 根據申請專利範圍第1項所述之製造三維積體電路的方法，其中該高密度接點區域用於接合最小圖形尺寸為小於50微米的接點或元件，該低密度接點區域用於接合最小圖形尺寸為大於50微米的接點或元件。
  10. 一種製造三維積體電路的方法，包括：提供一第一載板；於該第一載板上形成至少一金屬層以及至少一介電層；於該金屬層上形成複數個電性連接點以產生一封裝單元；反轉該封裝單元，並將該反轉的封裝單元接合至一第二載板之一表面上；移除該第一載板，並將一增層膜貼附至該反轉的封裝單元上，以使該反轉的封裝單元嵌入於該增層膜中；以及移除該第二載板，其中該增層膜及嵌入於該增層膜中之該反轉的封裝單元形成一整合線路板，該整合線路板包括一高密度接點區域以及一低密度接點區域，該高密度接點區域包括該反轉的封裝單元之一外表面的區域，該低密度接點區域包括該反轉的封裝單元之該外表面以外的區域。
  11. 根據申請專利範圍第10項所述之製造三維積體電路的方法，其中於該金屬層上形成該等電性連接點以產生該封裝單元的步驟之後進一步包括：於該等電性連接點上形成一膠膜。
  12. 根據申請專利範圍第10項所述之製造三維積體電路的方法，其中該 金屬層包括一表面金屬層以及至少一內部金屬層。
  13. 根據申請專利範圍第10項所述之製造三維積體電路的方法，其中該介電層與該第一載板之間具有一預先控制的附著力。
  14. 根據申請專利範圍第13項所述之製造三維積體電路的方法，其中移除該第一載板的步驟中，係藉由減弱該預先控制的附著力來移除該第一載板。
  15. 根據申請專利範圍第10項所述之製造三維積體電路的方法，其中該封裝單元的厚度係小於100微米。
  16. 根據申請專利範圍第10項所述之製造三維積體電路的方法，其中該高密度接點區域用於接合最小圖形尺寸為小於50微米的接點或元件，該低密度接點區域用於接合最小圖形尺寸為大於50微米的接點或元件。
TW104133900A 2014-10-29 2015-10-15 製造三維積體電路的方法 TWI566305B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US201462069971P 2014-10-29 2014-10-29

Publications (2)

Publication Number Publication Date
TW201628100A TW201628100A (zh) 2016-08-01
TWI566305B true TWI566305B (zh) 2017-01-11

Family

ID=55853469

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104133900A TWI566305B (zh) 2014-10-29 2015-10-15 製造三維積體電路的方法

Country Status (3)

Country Link
US (1) US20160126110A1 (zh)
CN (1) CN105575889B (zh)
TW (1) TWI566305B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9190380B2 (en) 2012-12-06 2015-11-17 Intel Corporation High density substrate routing in BBUL package
CN106373938B (zh) * 2016-11-18 2019-02-26 江阴长电先进封装有限公司 一种混合密度封装基板的结构及其封装方法
CN106373939B (zh) * 2016-11-18 2019-04-19 江阴长电先进封装有限公司 一种封装基板的结构及其封装方法
US11533809B2 (en) 2019-10-11 2022-12-20 Schlumberger Technology Corporation Three dimensional printed resistor for downhole applications
US11523513B2 (en) * 2019-10-11 2022-12-06 Schlumberger Technology Corporation Passive component adapter for downhole application
CN111834232B (zh) * 2020-06-12 2021-04-09 珠海越亚半导体股份有限公司 一种无特征层结构的转接载板及其制造方法
US20220051963A1 (en) * 2020-08-13 2022-02-17 Marvell Asia Pte Ltd Packaging stacked substrates and an integrated circuit die using a lid and a stiffening structure

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201327737A (zh) * 2011-12-28 2013-07-01 Princo Corp 超薄多層基板之封裝方法
TW201340284A (zh) * 2012-03-23 2013-10-01 Taiwan Semiconductor Mfg 三維積體電路封裝體及其製造方法
TW201344814A (zh) * 2012-04-20 2013-11-01 Taiwan Semiconductor Mfg 三維積體電路及其製造方法
TW201349446A (zh) * 2012-05-25 2013-12-01 Taiwan Semiconductor Mfg 三維積體電路內連結的製造方法
WO2014074776A1 (en) * 2012-11-09 2014-05-15 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6794273B2 (en) * 2002-05-24 2004-09-21 Fujitsu Limited Semiconductor device and manufacturing method thereof
US7049170B2 (en) * 2003-12-17 2006-05-23 Tru-Si Technologies, Inc. Integrated circuits and packaging substrates with cavities, and attachment methods including insertion of protruding contact pads into cavities
US20070075717A1 (en) * 2005-09-14 2007-04-05 Touchdown Technologies, Inc. Lateral interposer contact design and probe card assembly
CN100527394C (zh) * 2005-12-14 2009-08-12 新光电气工业株式会社 芯片内置基板和芯片内置基板的制造方法
KR100892935B1 (ko) * 2005-12-14 2009-04-09 신꼬오덴기 고교 가부시키가이샤 칩 내장 기판 및 칩 내장 기판의 제조방법
JP4926692B2 (ja) * 2006-12-27 2012-05-09 新光電気工業株式会社 配線基板及びその製造方法と半導体装置
US20110212257A1 (en) * 2008-02-18 2011-09-01 Princo Corp. Method to decrease warpage of a multi-layer substrate and structure thereof
JP5231340B2 (ja) * 2009-06-11 2013-07-10 新光電気工業株式会社 配線基板の製造方法
US20110193235A1 (en) * 2010-02-05 2011-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC Architecture with Die Inside Interposer
US8426961B2 (en) * 2010-06-25 2013-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded 3D interposer structure
JP5503567B2 (ja) * 2011-01-26 2014-05-28 株式会社日立製作所 半導体装置および半導体装置実装体
JP5649490B2 (ja) * 2011-03-16 2015-01-07 新光電気工業株式会社 配線基板及びその製造方法
JP5357241B2 (ja) * 2011-08-10 2013-12-04 新光電気工業株式会社 半導体装置及び半導体装置の製造方法
JP2013138177A (ja) * 2011-11-28 2013-07-11 Elpida Memory Inc 半導体装置の製造方法
JP5878362B2 (ja) * 2011-12-22 2016-03-08 新光電気工業株式会社 半導体装置、半導体パッケージ及び半導体装置の製造方法
TWI440412B (zh) * 2011-12-28 2014-06-01 Princo Corp 超薄多層基板之封裝方法
TWI433621B (zh) * 2011-12-28 2014-04-01 Princo Corp 超薄多層基板之封裝方法
JP2014063974A (ja) * 2012-08-27 2014-04-10 Ps4 Luxco S A R L チップ積層体、該チップ積層体を備えた半導体装置、及び半導体装置の製造方法
JP6058349B2 (ja) * 2012-10-24 2017-01-11 ルネサスエレクトロニクス株式会社 電子装置及び半導体装置
JP6029958B2 (ja) * 2012-12-04 2016-11-24 新光電気工業株式会社 配線基板の製造方法
JP2014154800A (ja) * 2013-02-13 2014-08-25 Shinko Electric Ind Co Ltd 配線基板及びその製造方法
JP6232249B2 (ja) * 2013-02-27 2017-11-15 新光電気工業株式会社 半導体装置及び半導体装置の製造方法
JP6207190B2 (ja) * 2013-03-22 2017-10-04 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2015119038A (ja) * 2013-12-18 2015-06-25 ルネサスエレクトロニクス株式会社 半導体装置
JP6335513B2 (ja) * 2014-01-10 2018-05-30 新光電気工業株式会社 半導体装置、半導体装置の製造方法
JP6242231B2 (ja) * 2014-02-12 2017-12-06 新光電気工業株式会社 半導体装置及びその製造方法
US9355997B2 (en) * 2014-03-12 2016-05-31 Invensas Corporation Integrated circuit assemblies with reinforcement frames, and methods of manufacture

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201327737A (zh) * 2011-12-28 2013-07-01 Princo Corp 超薄多層基板之封裝方法
TW201340284A (zh) * 2012-03-23 2013-10-01 Taiwan Semiconductor Mfg 三維積體電路封裝體及其製造方法
TW201344814A (zh) * 2012-04-20 2013-11-01 Taiwan Semiconductor Mfg 三維積體電路及其製造方法
TW201349446A (zh) * 2012-05-25 2013-12-01 Taiwan Semiconductor Mfg 三維積體電路內連結的製造方法
WO2014074776A1 (en) * 2012-11-09 2014-05-15 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof

Also Published As

Publication number Publication date
CN105575889B (zh) 2020-04-03
TW201628100A (zh) 2016-08-01
CN105575889A (zh) 2016-05-11
US20160126110A1 (en) 2016-05-05

Similar Documents

Publication Publication Date Title
TWI566305B (zh) 製造三維積體電路的方法
TWI701790B (zh) 晶片封裝結構與其形成方法
TW201919165A (zh) 形成晶片封裝體的方法
US9929130B2 (en) Chip on chip attach (passive IPD and PMIC) flip chip BGA using new cavity BGA substrate
US8138020B2 (en) Wafer level integrated interconnect decal and manufacturing method thereof
KR101476883B1 (ko) 3차원 패키징을 위한 응력 보상층
US20140295620A1 (en) Method of manufacturing semiconductor device having plural semiconductor chips stacked one another
Liu et al. Three-dimensional and 2.5 dimensional interconnection technology: State of the art
US20150123268A1 (en) 3D Die Stacking Structure with Fine Pitches
JP6531603B2 (ja) 電子部品、電子装置及び電子装置の製造方法
JP2008166439A (ja) 半導体装置およびその製造方法
TWI594348B (zh) 具有嵌入式半導體晶粒的半導體裝置和基板對基板的互連
JP2014063974A (ja) チップ積層体、該チップ積層体を備えた半導体装置、及び半導体装置の製造方法
TWI715970B (zh) 低翹曲扇出型封裝結構
US9425177B2 (en) Method of manufacturing semiconductor device including grinding semiconductor wafer
JP2015177007A (ja) 半導体装置の製造方法及び半導体装置
JP2013021058A (ja) 半導体装置の製造方法
CN111095508A (zh) 半导体元件的安装构造以及半导体元件与基板的组合
KR102066015B1 (ko) 반도체 패키지 및 이의 제조방법
TW201620091A (zh) 製造半導體裝置的方法
US11152295B2 (en) Semiconductor package structure and method for manufacturing the same
TWI424552B (zh) 三維立體堆疊晶片封裝結構
JP5528000B2 (ja) 半導体装置の製造方法
TWI653679B (zh) 半導體裝置的製造方法與藉此方法所製成的半導體裝置
TWI549201B (zh) 封裝結構及其製法