JP5503567B2 - 半導体装置および半導体装置実装体 - Google Patents

半導体装置および半導体装置実装体 Download PDF

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Description

本発明は、半導体装置およびこれを実装した半導体装置実装体に関し、特に差動信号を伝送する通信装置などの半導体装置に適用して有効な技術に関するものである。
特開２００４-１５８７５４号公報（特許文献１）には、ＢＧＡ（Ball Grid Array）型の半導体装置において、結合差動信号線路に接続された一対のバンプ電極と配線基板の間に、他のバンプ電極を配置しない構成が記載されている。
特開２００４-１５８７５４号公報
コンピュータや通信システムの性能を向上するため、近年、システム間のインタフェースの高速化、多レーン化（例えば、送信側の伝送路の場合、チップ内部で処理される複数の低速信号をシリアル化し、並列する複数レーンの伝送路から、より高速の伝送路で伝送すること）が進んでいる。これらの高速インタフェースはイーサネット（登録商標）、ＰＣＩ Ｅｘｐｒｅｓｓの規格に代表されるようにＳｅｒＤｅｓ（SERializer／DESerializer）を用いて、高速の信号を差動信号として伝送する。
また、半導体装置の高機能化に伴い、一つの半導体装置の外部端子数が増加する傾向がある。半導体チップを搭載した配線基板（インタポーザ基板）の外部端子配置面に、格子状（アレイ状、マトリクス状）に外部端子を配置する、所謂、エリアアレイ型の半導体装置は、外部端子配置面の面積を有効に活用することができるので、外部端子数が多い半導体装置の実装面積の増大を抑制する点で有利である。
本願発明者は、複数の差動信号を伝送する半導体装置およびこれを搭載した半導体装置実装体について検討を行い、以下の課題を見出した。すなわち、複数の差動信号を伝送する半導体装置の場合、半導体装置の外部端子のレイアウトによっては、半導体装置あるいは半導体装置実装体の信頼性が低下する要因となる課題がある。
差動信号を利用した伝送方式では、対になる伝送路（差動対）の電位差を利用して一つの差動信号を伝送する。そして、差動信号の伝送品質の低下を抑制するためには、差動対の特性インピーダンスを整合させることが重要である。差動対の特性インピーダンスに不整合が生じると、伝送中の損失の増大や反射の影響により信号波形の品質が低下するからである。また、複数の差動信号を伝送する場合、複数の差動対の特性インピーダンスを揃えることが重要である。複数の差動対の特性インピーダンスがばらつくと、差動信号毎の信号波形の品質がばらつくからである。
ところが、エリアアレイ型の半導体装置において、複数の差動対に接続される外部端子を任意に配置すると、複数の差動対の特性インピーダンスのばらつきや、差動対の特性インピーダンスの不整合が生じる場合がある。例えば、半導体装置を搭載する実装基板において差動信号が伝送される配線を引き出すスペースを確保するため、複数層の配線層からなる実装基板を用いた場合、第１の差動対に接続される第１配線と、第２の差動対に接続される第２配線を異なる配線層に設けた場合、複数の差動対の特性インピーダンスのばらつきが生じる。より具体的には、例えば、差動対に接続される配線を、半導体装置を実装する実装面に形成された配線層（最上層配線層）と異なる配線層に設けた場合、配線層間を電気的に接続するスルーホールなどの影響により、差動対の特性インピーダンスの不整合が生じる。
また、上記複数の差動対の特性インピーダンスのばらつきや、差動対の特性インピーダンスの不整合を抑制する構造として、複数の差動対に接続される外部端子をエリアアレイ型の半導体装置の最外周のみに配置する方法が考えられる。しかしこの場合、差動対の数が増加すると、外部端子の配置スペースを確保するため、インタポーザ基板の外部端子配置面の平面積を増大させる必要がある。この結果、半導体装置の実装面積が増加するという問題が生じる。
前記特許文献１では、４０Ｇｂ／ｓｅｃ程度の高速で差動信号を伝送する結合差動信号線路に接続された一対のバンプ電極（外部端子）と、その他のバンプ電極のレイアウトが記載されている。しかし、複数（多数）の差動信号を伝送する半導体装置に適用した場合に生じる上記課題やその解決手段については、開示も示唆もされていない。
本発明は、上記課題に鑑みてなされたものであり、その目的は、複数の差動信号を伝送する半導体装置あるいは半導体装置実装体の信頼性低下を抑制する技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、本願発明の一態様である半導体装置は、複数の差動信号を伝送する複数の第１外部端子対を含む複数の外部端子が、配線基板の裏面に行列状の配列パターンで配置されたエリアアレイ型の半導体装置である。複数の第１外部端子対の一部は、前記配列パターンの最外周に配置される。また、複数の第１外部端子対の他の一部は、前記配線基板の前記裏面において、前記配列パターンの最外周よりも内側で、かつ、前記最外周の隣の列に配置される。ここで、前記最外周の隣の列に配置される前記第１外部端子対と、前記配線基板の側面の間の第２領域では、前記複数の外部端子の配置間隔が、前記最外周の他の第１領域よりも広くなっているものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
すなわち、複数の差動信号を伝送する半導体装置あるいは半導体装置実装体の信頼性低下を抑制することができる。
本発明の一実施の形態の差動信号を伝送する半導体装置を含む半導体装置実装体（通信装置）の構成を模式的に示す説明図である。 図１のＡ−Ａ線に沿った拡大断面図である。 図１に示す差動信号を伝送する半導体装置の周辺の表面側を拡大して示す拡大平面図である。 図３に示す半導体装置を取り除いた状態を示す拡大平面図である。 図３に示す半導体装置および実装基板の拡大断面図である。 図３に示す半導体装置の裏面側を示す平面図である。 図６に示す配線基板のさらに詳しい外部端子のレイアウトを示す平面図である。 図５に対する変形例を示す拡大断面図である。 図７に対する変形例を示す平面図である。 図４に対する第１の比較例である実装基板の表面側を示す拡大平面図である。 図５に対する第１の比較例である半導体装置および実装基板を示す拡大断面図である。 図６に対する第１の比較例である半導体装置を示す平面図である。 図４に対する第２の比較例である実装基板の表面側を示す拡大平面図である。 図５に対する第２の比較例である半導体装置および実装基板を示す拡大断面図である。 図６に対する第２の比較例である半導体装置を示す平面図である。
（本願における記載形式・基本的用語・用法の説明）
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
＜半導体装置実装体および半導体装置の概要構造＞
本実施の形態では、差動信号を伝送する半導体装置を実装した半導体装置実装体の適用例として、通信装置に適用した実施態様を取り上げて説明する。図１は、本実施の形態に係る差動信号を伝送する半導体装置を含む半導体装置実装体（通信装置）の構成を模式的に示す説明図である。また、図２は図１のＡ−Ａ線に沿った拡大断面図である。
図１に示す本実施の形態の通信装置１（半導体装置実装体）は、複数の外部装置２、３との間で信号を伝送する通信装置である。図１に示す例では、例えば外部装置２との間では、イーサネット（登録商標）規格の信号を送信あるいは受信し、外部装置３との間では、ＰＣＩ Ｅｘｐｒｅｓｓ規格の信号を送信あるいは受信する。つまり通信装置１は、異なる規格の信号を相互に変換して、外部装置２、３との間で信号のやり取りを行うインタフェース装置である。
また、通信装置１は、差動信号を伝送する半導体装置（半導体パッケージ）１０を含む複数の電子部品５と、半導体装置１０が実装される実装基板（配線基板、マザーボード、プリント回路基板）４と、を有している。実装基板４は、半導体装置１０を含む複数の電子部品５を実装する実装面である表面（上面）４ａ、および表面４ａの反対側に位置する裏面（下面）４ｂ（図２参照）を有している。これら複数の電子部品５は、実装基板４の表面４ａ側に搭載（実装）され、実装基板４に形成された複数の配線６を介してそれぞれ電気的に接続されている。
通信装置１の構成は、図１に示す態様に限定されるものではないが、例えば図１に示す複数の電子部品５には、配線７ａを介して外部装置２と接続するコネクタ（接続装置）５ａが含まれる。配線７ａでは、イーサネット（登録商標）規格の信号が伝送される。また、複数の電子部品５には、配線７ｂを介して外部装置３と接続するコネクタ（接続装置）５ｂが含まれる。配線６および配線７ｂでは、ＰＣＩ Ｅｘｐｒｅｓｓ規格の信号が伝送される。また、電子部品５は、入力信号と出力信号の信号データの方式（規格）を切り替える、信号切り替え装置（半導体装置、スイッチ）５ｃを含んでいる。また、電子部品５は、入力された信号を演算処理し、演算処理後の信号を出力する演算処理装置（半導体装置）５ｄを含んでいる。また、電子部品５は、実装基板４において、信号伝送を中継する中継装置（半導体装置）５ｅを含んでいる。また、電子部品５は、入力信号に処理を施し、処理後の信号を出力として伝送する、信号処理装置（半導体装置）５ｆを含んでいる。これらの電子部品５は配線６を介して電気的に接続され、各電子部品５の間では、例えば、５Ｇｂｐｓ（Gigabit per second）〜１４Ｇｂｐｓ程度の伝送速度で、差動信号が伝送される。なお、図１では、信号処理装置５ｆのうち、例えば、入力信号に増幅処理を施して、増幅された信号を出力する増幅器を半導体装置１０として示している。以下では、差動信号を伝送する半導体装置の代表例として、図１に示す半導体装置１０について説明するが、中継装置５ｅや信号処理装置５ｆも差動信号を伝送する半導体装置に該当し、以下で説明する技術をこれらに適用することもできる。また、図１では、見易さのため、上記した７個の電子部品５を図示しているが、電子部品５の数はこれに限定されない。例えば、複数の電子部品５に電源電位や基準電位を供給するための電源回路装置を搭載することができる。また、例えば、信号処理装置５ｆの数をさらに増やす場合もある。
＜半導体装置および実装基板の詳細構造＞
次に、図１に示す半導体装置１０および実装基板４の詳細な構造について説明する。図３は、図１に示す差動信号を伝送する半導体装置の周辺の表面側を拡大して示す拡大平面図である。また、図４は、図３に示す半導体装置を取り除いた状態を示す拡大平面図、図５は、図３に示す半導体装置および実装基板の拡大断面図である。また、図６は、図３に示す半導体装置の裏面側を示す平面図である。
図３〜図５に示すように、半導体装置１０は、チップ（半導体チップ）１１と、チップ１１が搭載された配線基板（インタポーザ基板、パッケージ基板）１２を有するパッケージ（半導体パッケージ）である。図５に示すように、チップ１１は、複数のパッド（電極）ＰＤが形成された主面（表面、第１主面）１１ａおよび主面１１ａの反対側に位置する裏面（第２主面）１１ｂ、および主面１１ａおよび裏面１１ｂと交差する側面１１ｃを有し、主面１１ａおよび裏面１１ｂは、それぞれ四角形（四辺形）の平面形状を成す。例えば、本実施の形態では、主面１１ａおよび裏面１１ｂのそれぞれは、１辺の長さが約３ｍｍである正方形を成す。また、複数のパッドＰＤのそれぞれには、配線基板１２とチップ１１を電気的に接続する導電性部材であるバンプ（電極、突起電極）ＢＭが接合され、複数のパッドＰＤは、バンプＢＭを介して配線基板１２の複数のリード（ボンディングリード）ＢＬとそれぞれ電気的に接続されている。なお、本実施の形態では、チップ１１の主面１１ａを配線基板１２の表面（チップ搭載面、上面）１２ａと対向させた状態で、チップ１１を配線基板１２に実装する、所謂、フェイスダウン実装方式（フリップチップ接続方式とも呼ばれる）の例について示している。このため、チップ１１と配線基板１２を電気的に接続する導電性部材として、例えば金や半田などから成るバンプＢＭを用いている。なお、図示は省略するが、変形例として、チップ１１の裏面１１ｂを配線基板１２の表面１２ａと対向させた状態で、チップ１１を配線基板１２に実装する、フェイスアップ実装方式とすることもできる。この場合、チップ１１と配線基板１２を電気的に接続する導電性部材として、図示しない複数のワイヤを用いることができる。また、この場合、複数のワイヤを保護するため、ワイヤおよびチップ１１を樹脂封止する。ただし、チップ１１と配線基板１２の間の伝送距離を短くする観点からは、フェイスダウン実装方式の方が好ましいので、本実施の形態では図５に示すフェイスダウン実装方式を適用した態様について説明する。
複数のパッドＰＤには、差動信号を伝送する第１電極対を構成する、複数のパッド（第１電極）ＰＤ１、およびパッドＰＤ１とは異なる電流が流れる複数のパッド（第２電極）ＰＤ２を含んでいる。また、複数のバンプＢＭには、差動信号を伝送する第１電極対を構成する、複数のバンプ（第１電極）ＢＭ１、およびバンプＢＭ１とは異なる電流が流れる複数のバンプ（第２電極）ＢＭ２を含んでいる。このパッドＰＤ２、バンプＢＭ２は、例えばチップ１１に電源電位や基準電位を供給する電極、あるいは差動信号とは異なる信号を伝送するための電極である。一方、差動信号を利用した伝送方式では、対になる伝送路（差動対）の電位差を利用して一つの差動信号を伝送するので、複数（２個）のパッドＰＤ１および複数（２個）のバンプＢＭ１がそれぞれ一対の差動対を構成する。半導体装置１０は複数の差動対を有し、例えば、図４に示す例では、ハッチングを付して示す１６対の差動対を有している。このため、チップ１１は、複数対のパッドＰＤ１を有し、複数のバンプＢＭ１が接続されている。詳しくは、９２個のパッドＰＤ、バンプＢＭのうち、３２個のパッドＰＤ１、バンプＢＭ１が１６対の差動対を構成し、その他がパッドＰＤ２、バンプＢＭ２を構成する。また、差動対を構成するパッドＰＤ１、バンプＢＭ１は、差動対毎に隣り合って配置されている。これにより、差動対を構成する伝送路を等長化し易くなる。
また、図５に示す配線基板１２は、チップ１１が搭載された表面（チップ搭載面、上面）１２ａ、表面１２ａの反対側に位置する裏面１２ｂ、および表面１２ａおよび裏面１２ｂと交差する側面１２ｃを有し、表面１２ａおよび裏面１２ｂは、それぞれチップ１１の主面１１ａを覆う四角形（四辺形）の平面形状を成す。例えば、本実施の形態では、表面１２ａおよび裏面１２ｂのそれぞれは、１辺の長さがチップ１１の各辺よりも長い、５ｍｍ〜１０ｍｍ程度の正方形を成す。また、配線基板１２は、複数の配線層（図５では４層）を備える多層配線基板であって、例えば、各配線層の絶縁層に開口部を形成して開口部内に導体膜を埋め込むことで層間導電路を形成しながら複数の配線層を積層する、所謂、ビルドアップ工法により形成されている。詳しくは、コア層１３の上面１３ａおよび下面１３ｂにそれぞれ内部配線層が形成され、内部配線層は、それぞれ絶縁層１４、１５により被覆されている。また、絶縁層１４の上面（配線基板１２の表面１２ａに相当する面）には表面配線層が、絶縁層１５の下面（配線基板１２の裏面１２ｂに相当する面）には裏面配線層が、それぞれ形成されている。また、各配線層は、層間導電路である複数のビア１６を介して電気的に接続されている。各配線層に形成された配線１７やビア１６は、例えば銅膜やニッケル膜などの金属膜をめっき法により成膜し、パターニングすることにより形成されている。このようにビルドアップ工法により形成されるビア１６は、複数の配線層を貫通する貫通孔（スルーホール）を形成し、該貫通孔内に導体を形成した層間導電路と比較して、インピーダンス成分の増加を抑制できる点で好ましい。なお、配線基板１２の表面配線層および裏面配線層は、それぞれソルダレジスト膜などの絶縁膜により覆われているが、図５では図示を省略している。
また、配線基板１２のチップ搭載面である表面１２ａには、複数のリード（ボンディングリード）ＢＬが形成されている。複数のリードＢＬは、表面配線層と同層に形成され、表面配線層を構成する配線１７と一体に形成されている。また、複数のリードＢＬの数は、接続されるチップ１１の電極であるパッドＰＤの数に対応し、複数のパッドＰＤのそれぞれと、対向する位置に配置されている。複数のリードＢＬには、バンプＢＭ１と接続されるリードＢＬ１と、バンプＢＭ２と接続されるリードＢＬ２が含まれる。つまり、リードＢＬ１は、差動信号を伝送する差動対の一部を構成する。なお、前記したように配線基板１２の表面配線層は絶縁膜に覆われているが、複数のリードＢＬが形成される位置には開口部が形成され、該開口部において、複数のリードＢＬは絶縁膜から露出している。
また、配線基板１２の実装面である裏面１２ｂには、複数のランド（パッケージ側バンプランド、外部端子）ＬＤｐが形成されている。複数のランドＬＤｐは、裏面配線層と同層に形成され、裏面配線層を構成する配線１７と一体に形成されている。これら複数のランドＬＤｐは配線基板１２の各配線層に形成された配線１７およびビア１６を介して表面１２ａ側の複数のリードＢＬと電気的に接続されている。言い換えれば、半導体装置１０の外部端子である複数のランドＬＤｐは、チップ１１の複数のパッドＰＤと電気的に接続されている。また、複数のランドＬＤｐのそれぞれには、ランドＬＤｐと、実装基板４の複数のランド（実装基板側バンプランド、実装端子）ＬＤｂと電気的に接続するための接合部材であるバンプ（半田ボール、外部端子、接合部材）ＢＭｐが接合されている。バンプＢＭｐは、例えば半田から成り、ランドＬＤｐとランドＬＤｂを電気的に接続する接合部材として機能するが、これを半導体装置１０の外部端子と定義することもできる。
また、図５に示す実装基板４は、半導体装置１０を実装する実装面である表面４ａを備える。また、実装基板４は、複数の配線層（図５では４層）を有し、各配線層には複数の配線（実装基板配線）６が形成されている。また、実装基板４の複数の配線層のうち、半導体装置１０の実装面側となる最上層には、半導体装置１０の複数のランドＬＤｐと電気的に接続される複数のランドＬＤｂが配置される。複数のランドＬＤｂは、半導体装置１０の複数のＬＤｐと対向する位置に配置され、それぞれバンプＢＭｐを介して電気的に接続されている。また、ランドＬＤｂは、実装基板４の配線６と電気的に接続されている。つまり、実装基板４は、複数の配線層を備える多層配線基板である点で、配線基板１２と共通する。しかし、実装基板４は、各配線層間を電気的接続に接続する層間導電路が、下記の点で配線基板１２とは異なる。すなわち、実装基板４は、複数の配線層を貫通する貫通孔（スルーホール）ＴＨ内に形成した導体膜（孔内導体）ＴＨＭである。実装基板４は、例えば、予め複数の配線６などの導体パターンが形成された絶縁層を積層し、その後、複数の絶縁層（配線層）を一括して貫通する貫通孔ＴＨを形成する。そして貫通孔ＴＨ内に例えばめっき法により導体膜ＴＨＭを形成することで、複数の配線層間を電気的に接続する。このような製法で得られる実装基板４は、ビルドアップ工法により形成される配線基板１２と比較して、製造工程を簡略化することができるので、コストを低減できる。
＜半導体装置の外部端子および実装基板の実装端子のレイアウト＞
次に、半導体装置１０のランドＬＤｐおよび実装基板４のランドＬＤｂのレイアウトについて説明する。図１０、図１１、図１２は図４、図５、図６に対する第１の比較例である半導体装置および実装基板を示している。また、図１３、図１４、図１５は図４、図５、図６に対する第２の比較例である半導体装置および実装基板を示している。
図６、図１２、図１５に示すように、半導体装置１０、１０Ａ、１０Ｂのそれぞれは、配線基板１２、１２Ａ、１２Ｂの裏面１２ｂに、外部端子である複数のランドＬＤｐが、行列状（格子状、マトリクス状）に配置される、エリアアレイ型の半導体装置である。また、図５、図１１、図１４に示すように複数のランドＬＤｐのそれぞれには、バンプＢＭｐが接合される、所謂、ＢＧＡ（Ball Grid Array）型の半導体装置である。このように半導体装置１０、１０Ａ、１０Ｂは、多数の外部端子（図６では９２個、図１２、図１５では１００個）を有するが、外部端子のレイアウトをエリアアレイ型とすることで、実装面積の低減を図っている。
このように、エリアアレイ型の半導体装置１０、１０Ａ、１０Ｂは実装面積を低減できるが、半導体装置１０、１０Ａ、１０Ｂを実装する実装基板４、４Ａ、４Ｂでは、配線の引き出しスペースを確保するために、複数層の配線層を用いて配線を引き回すこととなる。つまり、図５、図１１、図１４に示すように、複数のランドＬＤｂのうちの一部は、下層の配線層を介することなく（言い換えれば、最上層の配線６ａにより）外部装置に接続する。一方、複数のランドＬＤｂのうちの他の一部は、貫通孔ＴＨ内の導体膜ＴＨＭを介して下層の配線層の配線６ｂ、６ｃに引き出して外部機器と接続することとなる。
このように、複数の導電経路の一部が下層の配線層の配線６ｂ、６ｃに引き出される場合、エリアアレイ型の半導体装置１０において複数の差動対に接続される外部端子を任意に配置すると、複数の差動対の特性インピーダンスのばらつきや、差動対の特性インピーダンスの不整合が生じる場合がある。例えば、図１０〜図１２に示す半導体装置１０Ａおよび実装基板４Ａでは、最外周の内側に配置されるランドＬＤｂに接続される配線６の引き出しスペースが表面配線層に確保できないため、図１１に示すように、差動対用のランドＬＤｂ１の一部は、下層の配線層の配線６ｂ、６ｃに引き出して外部機器と接続される。つまり、複数の差動対用のランドＬＤｂ１は、実装基板４Ａにおいて、異なる層の配線層を介して外部機器と電気的に接続されることとなる。
ここで、差動信号を利用した伝送方式では、対になる伝送路（差動対）の電位差を利用して一つの差動信号を伝送する。そして、差動対の特性インピーダンスに不整合が生じると、伝送中の損失の増大や反射の影響により信号波形の品質が低下するので、差動対の特性インピーダンスを整合させることが重要である。このような、差動対の特性インピーダンスに不整合が生じることによる信号波形の劣化は、信号の伝送速度を高速化すると特に問題となり、例えば伝送速度が５Ｇｂｐｓを越えると顕在化する。差動対の特性インピーダンスを整合させる観点からは、差動対を構成する導電路の線路距離を揃える（等長化する）ことが好ましい。また、差動対を構成する導電路中に、図１１に示すように実装基板４Ａの複数の配線層を一括して貫通する貫通孔ＴＨ内の導体膜ＴＨＭが接続されている場合、導体膜ＴＨＭにより損失の増加や反射の影響を受ける場合がある。このため、差動対を構成する導電路には、導体膜ＴＨＭを接続しないことが特に好ましい。つまり、図５に示すように実装基板４の表面４ａに形成された複数のランドＬＤｂのうち、差動信号を伝送するランドＬＤｂ１は、それぞれ導体膜ＴＨＭとは接続せず、最上層の配線６ａを介して外部機器となる電子部品５（図２参照）と電気的に接続することが特に好ましい。
また、複数の差動対の特性インピーダンスがばらつくと、差動信号毎の信号波形の品質がばらつくので、複数の差動信号を伝送する場合、複数の差動対の特性インピーダンスを揃えることが重要である。したがって、図５に示すように複数の差動対を構成する配線６は、実装基板４において、同一層に形成することが好ましい。また、複数の差動対それぞれの特性インピーダンスを整合させる観点から、実装基板４の表面４ａに形成された複数のランドＬＤｂのうち、差動信号を伝送する複数対のランドＬＤｂ１は、それぞれ導体膜ＴＨＭとは接続せず、最上層の配線６ａを介して外部機器となる電子部品５（図２参照）と電気的に接続することが特に好ましい。
また、差動対を構成する全てのランドＬＤｂ１を、最上層の配線６ａを介して外部機器と接続する態様として、図１３〜図１５に示す半導体装置１０Ｂ、実装基板４Ｂのように、差動対を構成する全てのランドＬＤｂ１（ランドＬＤｂ１に接続されるバンプＢＭｐ１、ランドＬＤｐ１も同様）を行列状の配列パターンのうち、最外周のみに配置する態様が考えられる。最外周にランドＬＤｂ１を配置すれば、最上層の配線６ａの引き出しスペースを容易に確保することができるので、図１３に示すように、全てのランドＬＤｂ１を最上層の配線６ａにより引き出すことができる。ところが、最外周に配置可能な外部端子の数は限られるので、図１３〜図１５に示す第２の比較例の場合、差動対の数が制限される。例えば、図１３〜図１５に示す第２の比較例では、図４〜図６に示す本実施の形態よりも差動対の数が４対少ない。逆に言えば、差動対の数を増やす場合は、配線基板１２Ｂの平面寸法を大きくする必要が生じるので、実装面積を低減することができるエリアアレイ型半導体装置のメリットが低下する。
そこで、本願発明者は、上記課題を解決するため、半導体装置１０の外部端子のレイアウトを図６に示す構成とした。すなわち、半導体装置１０は、複数の外部端子であるランドＬＤｐ（バンプＢＭｐ）のうち、差動対用の複数のランドＬＤｐ１（バンプＢＭｐ１）の一部は、行列状の配列パターンの最外周に配置される。また、複数の外部端子であるランドＬＤｐ（バンプＢＭｐ）のうち、差動対用の複数のランドＬＤｐ１（バンプＢＭｐ１）の他の一部は、配線基板１２の裏面１２ｂにおいて、配列パターンの最外周よりも内側で、かつ、前記最外周の隣の列に配置される。ここで、配列パターンの最外周は、複数のランドＬＤｐ（バンプＢＭｐ）が第１の間隔Ｐ１で配置される第１領域Ｒ１と、複数のランドＬＤｐ（バンプＢＭｐ）が、第１の間隔Ｐ１よりも広い第２の間隔Ｐ２で配置される第２領域Ｒ２と、を含んでいる。そして、最外周よりも内側に配置されるランドＬＤｐ１（バンプＢＭｐ１）と、配線基板１２の側面１２ｃの間には、第２領域Ｒ２が配置されている。別の観点で説明すれば、本実施の形態では、行列状に配置される複数のランドＬＤｐ（バンプＢＭｐ）のうち、最外周よりも内側に配置されるランドＬＤｐ１（バンプＢＭｐ１）と、配線基板１２の側面１２ｃの間には、バンプＢＭｐが配置されない領域（第２領域Ｒ２）が設けられている。
図４に示す表面４ａ側に形成された複数のランドＬＤｂは、図５に示すように半導体装置１０の複数のランドＬＤｐ１と対向する位置に配置されるので、実装基板４の複数のランドＬＤｂのレイアウトも、半導体装置１０のランドＬＤｐのレイアウトと同様になる。すなわち、図４に示すように複数の実装端子であるランドＬＤｂのうち、差動対用の複数のランドＬＤｂ１の一部は、行列状の配列パターンの最外周に配置される。また、複数の実装端子であるランドＬＤｂのうち、差動対用の複数のランドＬＤｂ１の他の一部は、実装基板４の表面４ａにおいて、配列パターンの最外周よりも内側で、かつ、前記最外周の隣の列に配置される。ここで、配列パターンの最外周は、複数のランドＬＤｂが第１の間隔で配置される第１領域（図６に示す第１領域Ｒ１と対向する領域）と、複数のランドＬＤｂが、第１の間隔よりも広い第２の間隔で配置される第２領域（図６に示す第２領域Ｒ２と対向する領域）と、を含んでいる。そして、実装基板４の第２領域には、最外周よりも内側に配置されるランドＬＤｂ１と電気的に接続される複数対の差動対用の配線６ａが配置されている。つまり、最外周よりも内側に配置されるランドＬＤｂ１と電気的に接続される複数対の差動対用の配線６ａは、第１領域よりも間隔の広い第２領域を経由して引き出されている。
このようなレイアウトとすることで、図４に示すように実装基板４の表面４ａにおいて、最外周よりも一列内側の列に配置された差動対用のランドＬＤｂ１に接続される配線６ａの引き出し経路を確保することができる。つまり、図４に示す実装基板の表面４ａにおいて、図６に示す第２領域Ｒ２と対向する領域には、ランドＬＤｂは配置されず、この領域を配線６ａの引き出しスペースとして活用することができる。配線６ａの引き出しスペースとして活用するためには、図６に示す第２領域Ｒ２の間隔Ｐ２は、出来るだけ広くとることが好ましい。例えば、図６では、第２領域Ｒ２の間隔Ｐ２は、最外周に配置されるランドＬＤｐ２個分よりも広くなっている。これにより、図４に示すように、実装基板４の第２領域Ｒ２（図６参照）と対向する領域には、２対の差動対を構成する合計４本の配線６ａを配置するスペースを十分に確保することができる。ただし、第２領域Ｒ２の間隔Ｐ２は、上記に限定されず、例えば、第２領域Ｒ２と対向する領域に１対の差動対を構成する配線６ａを配置すれば良い場合には、第２領域Ｒ２の間隔Ｐ２は、最外周に配置されるランドＬＤｐ１個分よりも広くすれば良い。また、例えば、第２領域Ｒ２と対向する領域に３対以上の差動対を構成する配線６ａを配置する場合には、第２領域Ｒ２の間隔Ｐ２は、最外周に配置されるランドＬＤｐ３個分よりも広くすることが好ましい。
このように、図６に示す第２領域Ｒ２の間隔Ｐ２を第１領域Ｒ１の間隔Ｐ１よりも広くすることで、図４に示すように、差動対用の複数のランドＬＤｂ１のそれぞれは、同一の配線層に形成された配線６により引き出され、外部機器である電子部品５（図２参照）と接続される。このため、差動信号の導電路を容易に等長化することができる。また、複数の差動対の特性インピーダンスを揃えることができる。特に、本実施の形態では、図４に示すように、差動対用の複数のランドＬＤｂ１のそれぞれは、最上層の配線層に形成された配線６ａにより引き出され、外部機器である電子部品５（図２参照）と接続される。このため、図５に示す貫通孔ＴＨ内の導体膜ＴＨＭによる損失の増加や反射の影響を防止ないしは低減することができる。したがって、本実施の形態によれば、複数の差動信号を伝送する半導体装置１０あるいは半導体装置実装体である通信装置１は、図１０〜図１２に示す半導体装置１０Ａよりも信頼性低下を抑制することができる。
また、本実施の形態によれば、差動対用の複数のランドＬＤｂ１は、最外周および最外周よりも１列分内側の列にそれぞれ配置される。このため、本実施の形態の半導体装置１０は、図１３〜図１５に示す半導体装置１０Ｂよりも差動対の数を増加させることができる。逆に言えば、差動対の数を増やした場合であっても、配線基板１２の平面寸法の大型化を抑制できるので、実装面積を低減することができる。
また、本実施の形態では、チップ１１の主面１１ａの平面積よりも、半導体装置１０を実装する実装領域の平面積（言い換えれば、配線基板１２の裏面１２ｂの平面積）の方が大きい。このため、図５に示すようにチップ１１のパッドＰＤと、実装基板４のランドＬＤｂの平面位置を調整するインタポーザとして配線基板１２を用いている。ここで、配線基板１２における配線レイアウトとして、差動対を構成するパッドＰＤ１に接続される伝送路は、リードＢＬ１の外側に配線１７で引き出さず、リードＢＬの直下にランドＬＤｐ１、ＬＤｂ１を配置する構成も考えられる。この場合、差動対を構成する伝送路の線路距離を図５に示すよりもさらに短縮することができる。ところが、このような構成の場合、リードＢＬ１の直下にランドＬＤｐ１、ＬＤｂ１を配置するので、配列パターンの最外周にランドＬＤｐ１、ＬＤｂ１を配置することができなくなる。この結果、差動対の数を増加させることが困難となる。また、実装基板４において、ランドＬＤｂ１に接続される伝送経路として、最上層の配線６ａを用いることが困難になる。そこで、本実施の形態では、ビルドアップ工法により形成された配線基板１２をインタポーザとして用い、透視平面において、リードＢＬ１よりも外周側にランドＬＤｐ１、ＬＤｂ１を配置している。配線基板１２の層間導電路であるビア１６は、前記したように、例えば銅膜やニッケル膜などの金属膜をめっき法により成膜し、パターニングすることにより形成されている。このため、実装基板４の層間導電路である貫通孔ＴＨ内の導体膜ＴＨＭと比較すると、特性インピーダンスの不整合の発生を抑制することができる。したがって、透視平面において、リードＢＬ１よりも外周側にランドＬＤｐ１、ＬＤｂ１を配置し、ビア１６および配線１７を介して外周側（言い換えれば図５に示す配線基板１２の側面１２ｃに向かって）に引き出すことができる。この結果、差動対の数を増加させることができる。また、実装基板４において、ランドＬＤｂ１に接続される伝送経路として、最上層の配線６ａを用いることができる。一方、実装基板４は、例えば図１に示すように、多数の電子部品５を搭載し、支持する支持基板であり、図５に示す配線基板１２よりも大きい。このため、製造コスト低減の観点から、複数の配線層を貫通する貫通孔（スルーホール）ＴＨ内に形成した導体膜（孔内導体）ＴＨＭを層間導電路として用いることが好ましい。本実施の形態によれば、差動対を構成する伝送路は、全て最上層の配線６ａを用いて外部機器と接続することができるので、このような実装基板４を用いた場合であっても、信頼性低下を抑制することができる。また、差動対を構成する伝送路を同一層に形成することで、差動対を構成する伝送路の配線パターンを単純化できるので、特性インピーダンスを容易に整合させることができる。
次に、上述した半導体装置１０および通信装置１の構成において、信号強度の異なる複数の差動信号を伝送する場合に特に好ましい態様について説明する。図７は、図６に示す配線基板のさらに詳しい外部端子のレイアウトを示す平面図である。
本実施の形態の半導体装置１０は、前記したように入力信号に増幅処理を施して、増幅された信号を出力する増幅器である。このため、複数の差動対用のランドＬＤｐ１は、半導体装置１０に入力される信号を伝送する受信用のランドＬＤｐ１と、半導体装置１０から出力される信号を伝送する送信用のランドＬＤｐ１と、を備えている。また、増幅器では、入力される信号と出力される信号では信号強度が異なり、出力信号の方が信号強度の高い電流が流れる。このように、信号強度の異なる複数の差動信号を伝送する場合、複数の差動信号間の影響を低減する観点から、信号強度の強い（送信用の）差動信号を伝送するランドＬＤｐ１と、信号強度の弱い（受信用の）差動信号を伝送するランドＬＤｐ１との距離を遠ざけることが好ましい。
そこで、本実施の形態では図７に示す構成としている。すなわち、四辺を有する配線基板１２の裏面１２ｂにおいて、送信用の複数のランドＬＤｐ１と、受信用の複数のランドＬＤｐ１を配線基板１２の裏面１２ｂの各辺にそって、それぞれ、まとめて配置している。詳しくは、例えば、図７では、送信用の複数のランドＬＤｐ３は、配線基板１２の四辺のうち、第１の辺１２ｄおよび第１の辺１２ｄと対向する第２の辺１２ｅに沿って、それぞれ４対の差動対（ランドＬＤｐ３）をまとめて配置している。一方、受信用の複数のランドＬＤｐ４は、配線基板１２の四辺のうち、第１の辺１２ｄ、第２の辺１２ｅと交差する第３の辺１２ｆおよび第４の辺１２ｇに沿って、それぞれ４対の差動対（ランドＬＤｐ４）をまとめて配置している。また、送信用の複数のランドＬＤｐ３と受信用の複数のランドＬＤｐ４の間には、差動信号とは異なる電流が流れるランドＬＤｐ２をそれぞれ配置している。言い換えれば、第１の辺１２ｄおよび第２の辺１２ｅには、ランドＬＤｐ３が配置され、かつランドＬＤｐ４は配置されない。また、第３の辺１２ｆおよび第４の辺１２ｇには、ランドＬＤｐ４が配置され、かつ、ランドＬＤｐ３は配置されない。さらに言い換えれば、本実施の形態では、最外周および最外周の１列分内側の列に、それぞれ差動対を構成しないランドＬＤｐ２を配置している。送信用の複数のランドＬＤｐ３と受信用の複数のランドＬＤｐ４の間に配置されるランドＬＤｐ２に流れる電流の種類は、特に限定されないが、受信用の複数のランドＬＤｐ４に対する影響を低減する観点から、例えば、基準電位電流を供給するためのランドＬＤｐ２が配置されている。これにより、複数の差動信号間の影響を低減することができる。すなわち、複数の差動信号を伝送する半導体装置１０あるいは半導体装置実装体である通信装置１の信頼性低下を抑制することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、前記実施の形態では、複数対の差動対を構成する配線６は実装基板４の複数の配線層のうち、最上層の配線層に形成された配線６ａを介して引き出す構成について説明したが、変形例として、図８に示すように、第２層目の配線層に形成された配線６ｂにより引き出すことができる。図８は、図５に対する変形例を示す拡大断面図である。
図８では、複数の差動対を構成する複数の伝送路は、それぞれ第２層目の配線層に形成された配線６ｂを介して引き出されている点で図５と相違する。このように、下層の配線層で差動対の伝送路を引き出す構成としても、複数の伝送路を同一層に形成することで、伝送路の等長化が図り易くなる。ただし、下層の配線層に引き出す場合には、差動対の伝送路中に実装基板４Ｃの層間導電路が含まれることとなる。このため、図８に示すように実装基板４Ｃも、配線基板１２と同様に、例えばビルドアップ工法により形成し、配線層毎に形成された（複数の配線層を一括して貫通しない）ビア２０を、層間導電路とすることが好ましい。これにより、差動対の伝送路における特性インピーダンスの不整合を抑制することができる。ただし、より確実に特性インピーダンスの不整合を抑制する観点からは、前記実施の形態で説明したように、最上層の配線６ａで引き出す事が好ましい。この場合、実装基板４の製造工程を簡略化することができるので、製造コストの低減も図る事ができる。
また例えば、前記実施の形態では、図７に示すように、配線基板１２の四辺のうち、第１の辺１２ｄおよび第１の辺と対向する第２の辺１２ｅに沿って送信用の複数のランドＬＤｐ３を、第１の辺１２ｄ、第２の辺１２ｅと交差する第３の辺１２ｆおよび第４の辺１２ｇに沿って受信用のランドＬＤｐ４を、それぞれまとめて配置する構成について説明したが、変形例として図９に示す構成にすることができる。図９は図７に対する変形例を示す平面図である。
図９では、送信用の複数のランドＬＤｐ３は、配線基板１２の四辺のうち、第１の辺１２ｄおよび第１の辺と交差する第４の辺１２ｇに沿って、それぞれ４対の差動対（ランドＬＤｐ３）をまとめて配置している。一方、受信用の複数のランドＬＤｐ４は、配線基板１２の四辺のうち、第１の辺１２ｄと対向する第２の辺１２ｅ、および第１の辺１２ｄ、第２の辺１２ｅと交差する第３の辺１２ｆに沿って、それぞれ４対の差動対（ランドＬＤｐ４）をまとめて配置している。言い換えれば、第１の辺１２ｄおよび第４の辺１２ｇには、ランドＬＤｐ３が配置され、かつランドＬＤｐ４は配置されない。また、第２の辺１２ｅおよび第３の辺１２ｆには、ランドＬＤｐ４が配置され、かつ、ランドＬＤｐ３は配置されない。さらに、言い換えれば、図９に示す変形例では、配線基板１２の裏面２ｂの一つの対角線を境界として、一方の領域には、ランドＬＤｐ３が配置され、かつランドＬＤｐ４は配置されない。また、他方の領域には、ランドＬＤｐ４が配置され、かつ、ランドＬＤｐ３は配置されない。
図９に示す変形例では、図７に示す例よりも、送信用のランドＬＤｐ３と受信用のランドＬＤｐ４の距離が近い領域の数を少なくすることができる。例えば、図７に示す例では、配線基板１２の裏面１２ｂの四つの角部領域のそれぞれは、送信用のランドＬＤｐ３と受信用のランドＬＤｐ４の距離が近くなっている。一方、図９に示す変形例では、送信用のランドＬＤｐ３と受信用のランドＬＤｐ４の距離が近い領域は、第１の辺１２ｄと第３の辺１２ｆが交差する角部領域、および第２の辺１２ｅと第４の辺１２ｇが交差する角部領域のみである。このため、図９に示す変形例では、信号強度の異なる複数の差動信号間の影響を図７に示す例よりもさらに低減することができる。
また、上記変形例および前記実施の形態で説明した変形例を組み合わせて適用することができる。
本発明は、差動信号を伝送する通信装置などの半導体装置に利用可能である。
１ 通信装置
２、３ 外部装置
４、４Ａ、４Ｂ、４Ｃ 実装基板（配線基板、マザーボード、プリント回路基板）
４ａ 表面（実装面、上面）
４ｂ 裏面（下面）
５ 電子部品（外部機器）
５ａ、５ｂ コネクタ（接続装置）
５ｃ 信号切り替え装置（半導体装置、スイッチ）
５ｄ 演算処理装置（半導体装置）
５ｅ 中継装置（半導体装置）
５ｆ 信号処理装置（半導体装置）
６ 配線（実装基板配線）
６ａ 配線（最上層の実装基板配線）
６ｂ、６ｃ 配線（下層の配線層の実装基板配線）
７ａ、７ｂ 配線
１０、１０Ａ、１０Ｂ 半導体装置（半導体パッケージ）
１１ チップ（半導体チップ）
１１ａ 主面（表面、第１主面）
１１ｂ 裏面（第２主面）
１１ｃ 側面
１２、１２Ａ、１２Ｂ 配線基板
１２ａ 表面（チップ搭載面、上面）
１２ｂ 裏面
１２ｃ 側面
１２ｄ 第１の辺
１２ｅ 第２の辺
１２ｆ 第３の辺
１２ｇ 第４の辺
１３ コア層
１３ａ 上面
１３ｂ 下面
１４、１５ 絶縁層
１６ ビア（層間導電路）
１７ 配線
２０ ビア
ＢＬ リード（ボンディングリード）
ＢＬ１ リード（差動対を構成するボンディングリード）
ＢＬ２ リード（差動対を構成しないボンディングリード）
ＢＭ バンプ（電極、突起電極）
ＢＭ１ バンプ（第１電極）
ＢＭ２ バンプ（第２電極）
ＢＭｐ バンプ（半田ボール、外部端子、接合部材）
ＢＭｐ１ バンプ（第１外部端子）
ＬＤｂ ランド（実装基板側バンプランド、実装端子）
ＬＤｂ１ ランド（第１実装端子）
ＬＤｂ２ ランド（第２実装端子）
ＬＤｐ ランド（パッケージ側バンプランド、外部端子）
ＬＤｐ１ ランド（第１外部端子）
ＬＤｐ２ ランド（第２外部端子）
ＬＤｐ３ ランド（第３外部端子）
ＬＤｐ４ ランド（第４外部端子）
Ｐ１ 第１の間隔
Ｐ２ 第２の間隔
ＰＤ パッド（電極）
ＰＤ１ パッド（第１電極）
ＰＤ２ パッド（第２電極）
Ｒ１ 第１領域
Ｒ２ 第２領域
ＴＨ 貫通孔（スルーホール）
ＴＨＭ 導体膜（孔内導体）

Claims (17)

  1. 差動信号を伝送する複数の差動対用の複数の第１電極対を含む複数の電極を備えた半導体チップと、
    前記半導体チップが搭載された表面、前記表面の反対側に位置する裏面、前記表面および前記裏面と交差する側面、および前記半導体チップと電気的に接続され、前記裏面に行列状の配列パターンで配置される複数の外部端子を備えた配線基板と、を有し、
    前記複数の外部端子は、
    前記半導体チップの前記複数の第１電極対と電気的に接続された複数の第１外部端子対と、
    前記半導体チップの前記複数の第１電極対とは異なる複数の第２電極と電気的に接続された複数の第２外部端子と、を含み、
    前記複数の第１外部端子対は、
    前記配線基板の前記裏面において、前記配列パターンの最外周に配置される第３外部端子対と、
    前記配線基板の前記裏面において、前記配列パターンの最外周よりも内側で、かつ、前記最外周の隣の列に配置される第４外部端子対と、を含み、
    前記配列パターンの最外周は、
    前記複数の外部端子が第１の間隔で配置される第１領域と、
    前記複数の外部端子が、前記第１の間隔よりも広い第２の間隔で配置される第２領域と、を含み、
    前記第４外部端子対と、前記配線基板の前記側面の間には、前記第２領域が配置されていることを特徴とする半導体装置。
  2. 請求項１において、
    前記第２領域の前記第２の間隔は、前記最外周に配置される前記外部端子１個分の幅よりも広いことを特徴とする半導体装置。
  3. 請求項２において、
    前記配線基板は、
    前記表面側において前記半導体チップの前記複数の電極と電気的に接続される複数のボンディングリードと、
    前記複数のボンディングリードと前記複数の外部端子を電気的に接続する複数の配線と、を備え、
    平面視において、前記第４外部端子対は、前記配線基板の前記複数の配線を介して前記複数のボンディングリードよりも外側に引き出されていることを特徴とする半導体装置。
  4. 請求項３において、
    前記配線基板の前記複数の配線は、ビルドアップ工法により形成された複数の配線および複数の層間導電路からなることを特徴とする半導体装置。
  5. 請求項１において、
    前記配線基板の前記裏面は四辺形を成し、前記裏面の各辺に沿ってそれぞれ複数の前記第３外部端子対および複数の前記第４外部端子対が配置され、
    前記第２領域の前記第２の間隔は、前記最外周に配置される前記外部端子２個分の幅よりも広いことを特徴とする半導体装置。
  6. 請求項１において、
    前記第３外部端子対および前記第４外部端子対には、それぞれ、第１の信号強度の差動信号を伝送する第５外部端子対と、第１の信号強度よりも強い第２の信号強度の差動信号を伝送する第６外部端子対と、を含み、
    前記第５外部端子対と前記第６外部端子対の間には、前記第２外部端子が配置されていることを特徴とする半導体装置。
  7. 請求項６において、
    前記配線基板の前記裏面は、第１の辺、前記第１の辺と対向する第２の辺、前記第１の辺および前記第２の辺と交差する第３の辺、および前記第３の辺と対向する第４の辺を有する四辺形を成し、
    前記第１および第２の辺には、複数の前記第６外部端子対が配置され、かつ前記第５外部端子対は配置されず、
    前記第３および第４の辺には、複数の前記第５外部端子対が配置され、かつ前記第６外部端子対は配置されていないことを特徴とする半導体装置。
  8. 請求項６において、
    前記配線基板の前記裏面は、第１の辺、前記第１の辺と対向する第２の辺、前記第１の辺および前記第２の辺と交差する第３の辺、および前記第３の辺と対向する第４の辺を有する四辺形を成し、
    前記第１および第４の辺には、複数の前記第６外部端子対が配置され、かつ前記第５外部端子対は配置されず、
    前記第２および第３の辺には、複数の前記第５外部端子対が配置され、かつ前記第６外部端子対は配置されていないことを特徴とする半導体装置。
  9. 半導体装置と、
    実装基板に形成された実装基板配線を介して前記半導体装置と電気的に接続される電子部品と、
    前記半導体装置および前記電子部品が実装された前記実装基板と、を有し、
    前記半導体装置は、
    差動信号を伝送する複数の差動対用の複数の第１電極対を含む複数の電極を備えた半導体チップと、
    前記半導体チップが搭載された表面、前記表面の反対側に位置する裏面、前記表面および前記裏面と交差する側面、および前記半導体チップと電気的に接続され、前記裏面に行列状の配列パターンで配置される複数の外部端子を備えた配線基板と、を有し、
    前記複数の外部端子は、
    前記半導体チップの前記複数の第１電極対と電気的に接続された複数の第１外部端子対と、
    前記半導体チップの前記複数の第１電極対とは異なる複数の第２電極と電気的に接続された複数の第２外部端子と、を含み、
    前記複数の第１外部端子対は、
    前記配線基板の前記裏面において、前記配列パターンの最外周に配置される第３外部端子対と、
    前記配線基板の前記裏面において、前記配列パターンの最外周よりも内側で、かつ、前記最外周の隣の列に配置される第４外部端子対と、を含み、
    前記配列パターンの最外周は、
    前記複数の外部端子が第１の間隔で配置される第１領域と、
    前記複数の外部端子が、前記第１の間隔よりも広い第２の間隔で配置される第２領域と、を含み、
    前記第４外部端子対と、前記配線基板の前記側面の間には、前記第２領域が配置されていることを特徴とする半導体装置実装体。
  10. 請求項９において、
    前記実装基板は、
    前記半導体装置を実装する実装面と、
    複数の前記実装基板配線がそれぞれ形成された複数の配線層と、
    前記複数の配線層のうち、最上層の配線層に形成され、前記半導体装置の前記複数の外部端子と電気的に接続される複数の実装端子と、を備え、
    前記複数の実装端子は、
    前記半導体装置の前記複数の第１外部端子対と電気的に接続された複数の第１実装端子対と、
    前記半導体装置の前記複数の第２外部端子と電気的に接続された複数の第２実装端子と、を含み、
    前記複数の第１実装端子対は、
    前記配線基板の前記裏面において、前記配列パターンの最外周に配置される第３実装端子対と、
    前記配線基板の前記裏面において、前記配列パターンの最外周よりも内側で、かつ、前記最外周の隣の列に配置される第４実装端子対と、を含み、
    前記複数の第１実装端子対のそれぞれは、
    前記複数の配線層のうち、同一層の配線層に形成された前記実装基板配線を介して前記電子部品と電気的に接続されている事を特徴とする半導体装置実装体。
  11. 請求項１０において、
    前記複数の第１実装端子対のそれぞれは、
    前記複数の配線層のうち、前記複数の実装端子が形成された最上層の配線層に形成された前記実装基板配線を介して前記電子部品と電気的に接続されている事を特徴とする半導体装置実装体。
  12. 請求項１１において、
    前記実装基板の前記複数の配線層は、
    前記複数の配線層を貫通する貫通孔および前記貫通孔内に形成された導体から成る層間導電路を介して電気的に接続され、
    前記複数の第１実装端子対は、前記層間導電路とは接続されていないことを特徴とする半導体装置実装体。
  13. 請求項１２において、
    前記第２領域の前記第２の間隔は、前記最外周に配置される前記外部端子１個分の幅よりも広く、
    前記実装基板の前記最上層の配線層には、前記第２領域と対向する領域に、前記第４実装端子対と電気的に接続される１対以上の前記実装基板配線が配置されていることを特徴とする半導体装置実装体。
  14. 請求項１３において、
    前記配線基板の前記裏面は四辺形を成し、前記裏面の各辺に沿ってそれぞれ複数の前記第３外部端子対および複数の前記第４外部端子対が配置され、
    前記第２領域の前記第２の間隔は、前記最外周に配置される前記外部端子２個分の幅よりも広く、
    前記実装基板の前記最上層の配線層には、前記第２領域と対向する領域に、前記第４実装端子対と電気的に接続される複数対の前記実装基板配線が配置されていることを特徴とする半導体装置実装体。
  15. 請求項９において、
    前記第３外部端子対および前記第４外部端子対には、それぞれ、第１の信号強度の差動信号を伝送する第５外部端子対と、第１の信号強度よりも強い第２の信号強度の差動信号を伝送する第６外部端子対と、を含み、
    前記第５外部端子対と前記第６外部端子対の間には、前記第２外部端子が配置されていることを特徴とする半導体装置実装体。
  16. 請求項１５において、
    前記配線基板の前記裏面は、第１の辺、前記第１の辺と対向する第２の辺、前記第１の辺および前記第２の辺と交差する第３の辺、および前記第３の辺と対向する第４の辺を有する四辺形を成し、
    前記第１および第２の辺には、複数の前記第６外部端子対が配置され、かつ前記第５外部端子対は配置されず、
    前記第３および第４の辺には、複数の前記第５外部端子対が配置され、かつ前記第６外部端子対は配置されていないことを特徴とする半導体装置実装体。
  17. 請求項１６において、
    前記配線基板の前記裏面は、第１の辺、前記第１の辺と対向する第２の辺、前記第１の辺および前記第２の辺と交差する第３の辺、および前記第３の辺と対向する第４の辺を有する四辺形を成し、
    前記第１および第４の辺には、複数の前記第６外部端子対が配置され、かつ前記第５外部端子対は配置されず、
    前記第２および第３の辺には、複数の前記第５外部端子対が配置され、かつ前記第６外部端子対は配置されていないことを特徴とする半導体装置実装体。
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