JP3966164B2

JP3966164B2 - 半導体装置

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Publication number: JP3966164B2
Application number: JP2002324894A
Authority: JP
Inventors: 実田島; 英武三嶋
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2002-11-08
Filing date: 2002-11-08
Publication date: 2007-08-29
Anticipated expiration: 2022-11-08
Also published as: JP2004158754A

Description

【０００１】
【発明の属する技術分野】
この発明は、上面にベアチップを搭載し、下面にバンプが接合された基板を備えた半導体装置に関するものである。
例えば、マルチプレクサ（多重化回路、以下ＭＵＸと呼ぶ）や、デマルチプレクサ（多重分離回路、以下ＤＥＭＵＸと呼ぶ）として利用される半導体装置に関する。
【０００２】
【従来の技術】
近年の光ファイバ通信の分野では、幹線系の大容量化／高速化を実現するために、４０Ｇｂ／ｓ以上の伝送容量を提供する光送受信装置の開発が進められている。この種の光送受信装置では、低ビットレートの複数の電気信号を時分割多重化し、高ビットレートの電気信号を出力するＭＵＸや、時分割多重化された高ビットレートの電気信号を分配し、低ビットレートの複数の電気信号を出力するＤＥＭＵＸが用いられる。
【０００３】
一般に、ＭＵＸ／ＤＥＭＵＸは、電子部品（ＩＣ）がパッケージ内に高密度に実装され、実装されるＩＣとパッケージ外部の基板を電気的に接続するための接続端子が数多く設けられる。このため、パッケージの小型化や低価格化に有利なＢＧＡ（ＢａｌｌＧｒｉｄＡｒｒａｙ）パッケージが使われている。
ＢＧＡパッケージは、パッケージ底面のバンプが光送受信装置内の基板と電気的に接続される。このとき、高周波信号を出力または入力する信号用バンプは、信号の伝送損失が増大しないようにインピーダンス整合を行う。
【０００４】
高周波信号の伝送を目的とした従来のＢＧＡパッケージの一例として、特許文献１に記載されたパッケージが知られている。このパッケージでは、信号用の端子周囲のパッケージ底面に、パッケージのグランドと接続されリング状に配置された導体パッドを備えている（特許文献１には、４つの円形の導体パッドが開示される）。そして、パッケージと接続される基板の表面に接続端子を設け、信号用の端子と接続端子を信号伝送用のバンプで接続している。さらに、接続端子の周囲にリング状に配置されたサブ導体パッドを設けて、導体パッドとサブ導体パッドをグランド用の半田バンプで接続することにより、擬似的な同軸線路構造を構成している。
このようなＢＧＡパッケージでは、多層基板を垂直に貫く信号用のビアホール（ビア）の一端を信号用の端子を介在させて信号伝送用のバンプに接続し、多層基板を垂直に貫くグランド用のビア（ＧＮＤビア）の一端を、導体パッドを介在させてグランド用のバンプに接続している。
【０００５】
【特許文献１】
特開平８−２３６６５５号公報（第１１、１２頁、第１１〜第１４図）
【０００６】
【発明が解決しようとする課題】
従来のＢＧＡパッケージを用いた半導体装置では、信号用のビア（信号ビア）とバンプの接続箇所で十分なインピーダンス整合を取るために、信号ビアの周囲にリング状に配置された多数（少なくとも４以上）のＧＮＤビアが設けられる。このため、パッケージ構造が複雑化して製造性の悪いパッケージとなった。
【０００７】
また、信号用の端子や導体パッドを介在させたビアとバンプとの接続部では、特性インピーダンスの乱れを抑えるのが難しいため信号の反射が起きやすくなる。この反射によって、ＢＧＡパッケージからの出力波形の品質が劣化してしまうという問題があった。
【０００８】
この発明は、係る課題を解決するために為されたものであり、信号用のビアの周囲に、リング状に配置したグランド用のビアを多数設ける必要がなく、また、ビアとバンプとの接続部の反射を低減させる、半導体装置のパッケージ構造を提供することを目的とする。
【０００９】
【課題を解決するための手段】
この発明による半導体装置は、上面に信号伝送用の第１、第２のバンプを有するベアチップが搭載される誘電体基板で構成される。この誘電体基板は、誘電体基板の内層を貫通して設けられ、ベアチップの第１のバンプの直下で、一端が第１のバンプに接続される第１のビアと、誘電体基板の内層を貫通して設けられ、ベアチップの第２のバンプの直下で、一端が第２のバンプに接続され、第１のビアと結合差動線路を構成する第２のビアを備える。また、この誘電体基板は、内層を貫通して設けられ、第１、第２のビアを間に挟むように少なくとも２つ以上配置されたグランド用のビアを備える。
この誘電体基板の下面には、第１、第２のビアの他端に夫々接続された第３、第４のバンプが設けられる。更に、誘電体基板の下面には、夫々のグランドビアに接続された少なくとも２つ以上のグランドバンプと、誘電体基板内層の導体に接続され、誘電体基板の下面に複数配列されて成る他のバンプとを備え、第３、第４のバンプと誘電体基板の側面との間に、他のバンプおよびグランドバンプが非配置となる領域が設けられている。
【００１０】
【発明の実施の形態】
実施の形態１．
図１は、この発明の実施の形態１による半導体装置を搭載した光送受信装置の構成を示す斜視図であり、後述する金属筐体５の側壁の一部とカバー６の大部分は説明の都合上省略している。
【００１１】
図において、光送受信装置１は、基板３と、基板３を固定して収納する金属筐体５と、金属筐体５の上面５ｂにおける開口部を覆うカバー６とを備える。金属筐体５の底面には、レーザダイオードモジュール７、変調器モジュール９、および光受信モジュール１１が、基板３に設けられた穴や切り欠き溝を貫通して配置される。基板３の上面には、夫々のモジュールの端子が接続されている。また、基板３の上面には、ＭＵＸ１３、ＤＥＭＵＸ１５、コネクタ１７および他の電子部品が搭載されている。コネクタ１７は光送受信装置１の外部に配置された図示しない外部装置と電気的に接続され、基板３と外部装置との間で電気信号が伝送される。
【００１２】
ＭＵＸ１３は、基板３上に設けられ結合差動線路（差動線路）を成す導体線路４１を介して変調器モジュール９に接続されている。ＤＥＭＵＸ１５は、基板３上に設けられ結合差動線路（差動線路）を成す導体線路４２を介して光受信モジュール１１に接続されている。レーザダイオードモジュール７は、内部に図示しないレーザダイオードを備えており、レーザダイオードから出力された一定波長の連続光は、側面に設けられた光ファイバ１９に伝送される。変調器モジュール９は、内部に図示しない変調器（例えば、電界吸収型変調器、マッハツェンダ型変調器）が設けられる。変調器モジュール９の光入力端に光ファイバ１９が接続され、変調器モジュール９の光出力端に光ファイバ２１が接続される。光受信モジュール１１には、ホトダイオードやアバランシェホトダイオード等の図示しない受光素子と、受光素子の出力電流を電圧信号に変換する図示しないプリアンプが設けられる。光受信モジュール１１には、受光素子に光を導く光ファイバ２３が接続されている。
【００１３】
このように構成された光送受信装置は、次のように動作する。
コネクタ１７は、外部装置からディジタル信号の送信データが入力される。この送信データは、基板３内を伝送されてＭＵＸ１３に供給される。ＭＵＸ１３は、例えば２．５Ｇｂ／ｓ（低ビットレート）の複数の電気信号（データ信号）を時分割多重化し、４０Ｇｂ／ｓ（高ビットレート）の電気信号（データ信号）を出力する。また、ＭＵＸ１３は、出力電気信号の波形整形を行い、電圧振幅を調整するドライバＩＣとしても動作する。レーザダイオードモジュール７の出力した連続光は光ファイバ１９を伝送され、光ファイバ１９を介して変調器モジュール９の光入力端に連続光が入力される。変調器モジュール９は、ＭＵＸ１３の出力するデータ信号に基づいて、上記連続光を強度変調し、光出力端側の光ファイバ２１から変調光を出力する。出力された変調光（出力光信号）は、光ファイバ２１を伝送され光送受信装置１から外部装置に出力される。
【００１４】
光受信モジュール１１は、光ファイバ２３を介して入力された光信号（入力光信号）を、受光素子によって電流信号に変換し、プリアンプで電圧信号に変換する。変換された電圧信号は、光受信モジュール１１からＤＥＭＵＸ１５に出力される。ＤＥＭＵＸ１５は、電圧信号を波形整形するとともに所望の大きさに増幅し、増幅された信号からデータ信号とクロック信号を抽出する。また、ＤＥＭＵＸ１５は、時分割多重化された高ビットレートの電気信号（クロック／データ信号）を分配し、低ビットレートの複数本の電気信号（クロック／データ信号）を出力する。ＤＥＭＵＸ１５から出力された電気信号は、基板３を介してコネクタ１７から外部装置に出力される。
【００１５】
図２は、この実施の形態１による半導体装置の構成を示すものであり、図２（ａ）は半導体装置の上面図、図２（ｂ）はＡＡ断面図、図２（ｃ）は下面図を示す。また、図３（ａ）はベアチップ２５を取り外した状態の、誘電体基板２９の上面図である。図３（ｂ）は図３（ａ）のＣ部詳細を示す。この半導体装置は、図１で説明したＭＵＸ１３またはＤＥＭＵＸ１５のパッケージ構造を供するものである。ここでは説明を簡単にするため、ＭＵＸ１３の例に限って説明する。
【００１６】
図２において、半導体装置２６は、ＩＣチップ（ベアチップ）２５が誘電体基板２９の上面に搭載されて構成される。ベアチップ２５は、下面に球形状、円筒形状、または円錐台形状を成す半田や金などのバンプ２７が接合されている。バンプ２７のピッチは０．２ｍｍ程度、直径は０．２ｍｍ程度である。ベアチップ２５は、信号伝送用のバンプ２７ａ（第１のバンプ）、およびバンプ２７ｂ（第２のバンプ）を有する。また、バンプ２７ａ、２７ｂの間にグランド用のバンプ２７ｃが設けられる。バンプ２７ａ、２７ｂを両側から挟むように、グランド用のバンプ２７ｄ、２７ｅが設けられる。ベアチップ２５の下面には、その他の信号伝送用として複数のバンプ２７ｆが適宜所定の間隔で配列される。
【００１７】
誘電体基板２９は、セラミック基板を多層積層して成り、各層間には信号伝送用またはグランド用の導体層が設けられ、基板内に設けられた複数のビアホール（ビア）で層間が接続されている。誘電体基板２９の上面は、複数のビアの上端に夫々直接接合された複数の導体パッド２８が、露出して設けられる。ベアチップ２５は、フリップチップ実装によって誘電体基板２９の上面の導体パッド２８に接続される。
【００１８】
信号伝送用の第１、第２のビア（信号ビア）３３ａ、３３ｂは、誘電体基板２９の上面から下面まで貫通して設けられ、下端に信号バンプ３７ａ（第３のバンプ）および信号バンプ３７ｂ（第４のバンプ）が接合される。グランド用のビア（ＧＮＤビア）３５ａおよびグランド用のビア（ＧＮＤビア）３５ｂは、誘電体基板２９の上面から下面まで貫通して設けられ、下端にバンプ（ＧＮＤバンプ）３９ａおよびバンプ（ＧＮＤバンプ）３９ｂが接合される。また、誘電体基板２９の下面には、信号バンプ３７ａ、３７ｂおよびＧＮＤバンプ３９ａ、３９ｂ以外の、他のバンプ４０が複数個接合されて、碁盤の目様に所定の間隔で配列される。図３（ｂ）に示すように、ベアチップ２５の信号伝送用のバンプ２７ａ、２７ｂは、各バンプ２７ａ、２７ｂの直下で夫々導体パッド２８ａ、２８ｂに接続される。また、図３（ｃ）に示すように、導体パッド２８ａ、２８ｂは、信号ビア３３ａ、３３ｂの上端に接続される。導体パッド２８ｃ、２８ｄ、２８ｅは、誘電体基板２９の内層に設けられた図示しない導体に接続され、グランドと接続される。その他の複数のバンプ２７ｆは、導体パッド２８ｆに接続される。
【００１９】
信号バンプ３７ａ、３７ｂ、ＧＮＤバンプ３９ａ、３９ｂ、およびその他のバンプ４０は、球形状、円筒形状、または円錐台形状を有し、半田や金などで形成される。各バンプの直径は０．４ｍｍ程度、ＧＮＤバンプ３９ａ、３９ｂおよび他のバンプ４０の間隔は、０．８〜１ｍｍ程度である。図２（ｃ）では、複数のバンプが規則的に配列されてボールグリッドアレイ（ＢＧＡ）を構成する状態を示している。
【００２０】
信号ビア３３ａ、３３ｂは互いに近接して配置され、結合差動線路（差動線路）を構成する。また、ＧＮＤビア３５ａ、３５ｂは、信号ビア３３ａ、３３ｂを両側から挟み込むように配置され、ＧＮＤビア３５ａ、信号ビア３３ａ、信号ビア３３ｂ、ＧＮＤビア３５ｂの順に直線状に並べられる。ＧＮＤビア３５ａと信号ビア３３ａの間隔は、ＧＮＤビア３５ｂと信号ビア３３ｂの間隔と同じであり、信号ビア３３ａ、３３ｂの間隔よりも大きい。
【００２１】
なお、ＧＮＤビアの配置や本数は、この実施の形態に示す例に限ったことではない。例えば、２本で一組のＧＮＤビアを、信号ビア３３ａ、３３ｂを間に挟むように、信号ビア３３ａ、３３ｂの両側に全部で２組配置しても良く、また、信号ビア３３ａ、３３ｂの伝送信号の反射特性や製造コストが問題にならない程度で、更にそれ以上のＧＮＤビアを設けても良い。
【００２２】
一般に結合差動線路では、線路間の電界結合とグランドとの電界結合から成る伝送モードで信号伝送が行われる。２つの線路を近接させて位相の反転した信号を伝送する（Ｏｄｄモード）ことによって、外部からの雑音に対して妨害を受け難く、インピーダンスの乱れを生じ難くい伝送線路を得ることができる。
【００２３】
また、誘電体基板２９の下面では、信号バンプ３７ａ、３７ｂの接合部から誘電体基板２９の側面までの間に、他のバンプおよびグランドバンプが非配置となる領域が設けられる。したがって図２（ｃ）に示した誘電体基板２９の下面図では、２列分（８個）のバンプが非配置となっており、他のバンプおよびグランドバンプが非配置となる領域として、バンプの空隙部Ｄが設けられた状態を示している。
【００２４】
図４は、この発明の実施の形態１による半導体装置２６と半導体装置外部の基板３との接続を示す図であり、図４（ａ）は図２のＡＡ断面図（基板３を付加したもの）、図４（ｂ）は図２のＢＢ断面図（基板３を付加したもの）である。図５は、基板３における半導体装置２６の接合面を示す上面図である。基板３上面の表層には、導体線路４１ａ、４１ｂが設けられている。
【００２５】
図に示すように、誘電体基板２９下面の信号バンプ３７ａ、３７ｂは、基板３上面の導体線路４１ａ、４１ｂの一端部に直接もしくは半田を介して接続される。このとき、導体線路４１ａ、４１ｂの上部に、バンプの空隙部Ｄが位置するように、誘電体基板２９が基板３上に配置される。誘電体基板２９下面のＧＮＤバンプ３９ａ、３９ｂは、基板３上面のビア４２ａ、４２ｂの上端に接続され、ビア４２ａ、４２ｂの下端は基板３の地導体４３に接続される。
【００２６】
また、他のバンプ４０は基板３の導体パッド４４を介して、基板３内層のビアに接続され、ビアを通じて内層導体と接続される。導体パッド４４は基板３の上面であって、誘電体基板２９の下面に複数配列され、誘電体基板２９の外周近辺に配設された導体線路４５に接続される。導体線路４５は、コネクタ１７や他の電子回路に接続される。
【００２７】
信号バンプ３７ａ、３７ｂおよび他のバンプ４０の接合された導体パッド４４は、導体パッドが配置されない非配置領域Ｅを囲むようにコの字状に配置される。導体線路４１ａ、４１ｂはこの非配置領域Ｅ内を通過するように設けられる。
【００２８】
以上のように構成された半導体装置は、次のように動作する。
他のバンプ４０のいずれかに入力された低ビットレートのデータ信号は、他のバンプ４０に接続された、ビア３１および内層導体４９に伝送される。ビア３１および内層４９を伝送される信号は、ベアチップ２５の他のバンプ２７ｆを介してベアチップ２５内に入力される。ベアチップ２５内では、入力信号について各種信号処理が実施され、バンプ２７ａ、２７ｂから高ビットレートのデータ信号が出力される。例えば、２．５Ｇｂ／ｓの複数本のデイジタル信号が時分割多重化され、ビットレートが４０Ｇｂ／ｓの１本の高速なデイジタル信号（高速信号）が生成される。ベアチップ２５からバンプ２７ａ、２７ｂに出力されたデイジタル信号は、誘電体基板２９の信号ビア３３ａ、３３ｂに入力される。信号ビア３３ａ、３３ｂに入力されたデイジタル信号は、誘電体基板２９内を伝送され、バンプ３７ａ、３７ｂから基板３の導体線路４１ａ、４１ｂへ出力される。
【００２９】
ここで、信号ビア３３ａ、３３ｂおよび信号バンプ３７ａ、３７ｂのピッチや径寸法の具体的な例について説明する。誘電体基板２９は多層構造であるため、ビアの信号伝送区間が長くなると、高速信号伝送のためにインピーダンス整合が必要となる。信号ビア３３ａ、３３ｂによる伝送区間の差動インピーダンスＺ_ｄｉｆは、式２で概略求めることができる。Ｚ_ｄｉｆは、通常の電子回路では１００Ωに設定されるので、この場合も１００Ω近辺の値を選ぶことが望ましい。
【００３０】
【数２】

【００３１】
ここに、ε_ｒは誘電体基板２９の比誘電率、Ｐ_Ｖは信号ビア３３ａ、３３ｂのピッチ、ｄは信号ビアの直径である。ＧＮＤビアと信号ビアの間隔がＰ_Ｖよりある程度大きければ、ＧＮＤビアはＺ_ｄｉｆの値にほとんど影響しない。ここで、ベアチップ２５のバンプとビアは直接接続されるため、Ｐ_Ｖをベアチップ２５の信号バンプ２７ａ、２７ｂのピッチと同程度にしておかないと接続が困難となる。このため、その設定にはあまり自由度がないが、ｄおよびε_ｒの値を適当に選ぶことで差動インピーダンスを所定の値に調整することができる。
【００３２】
例えば、ベアチップ２５における各バンプのピッチは、一般的な値である０．２２５μｍとする。また、グランドビアをＧ、信号ビアをＳとした場合、信号ビア２７ａ、２７ｂの前後で、各ビアをＧＳＧＳＧの配列で配置することとする。このとき、ベアチップ２５の信号バンプ２７ａ、２７ｂ同士のピッチは０．４５ｍｍである。ここで、多層基板がε_ｒ＝６の材料であるとすると、式２よりＰ_Ｖ／ｄの値が４のときに、Ｚ_ｄｉｆ＝１０１Ω程度で、ほぼ１００Ωに近い値となる。Ｐ_Ｖを、ベアチップ２５の信号バンプ２７ａ、２７ｂ同士のピッチと同じ０．４５ｍｍとすれば、ｄ＝０．１２ｍｍとなる。
なお、信号バンプ２７ａ、２７ｂと信号ビア３３ａ、３３ｂ同士のピッチは、必ずしも完全に一致させる必要はなく、接続に支障がない範囲で適宜調整することも可能である。
【００３３】
次に、信号バンプ３７ａ、３７ｂの直径を０．４ｍｍとする。ここで、信号バンプ３７ａ、３７ｂのピッチを０．８ｍｍとすると、信号ビア３３ａ、３３ｂのピッチ０．４５ｍｍに対して、信号バンプ３７ａ、３７ｂのピッチの違いが大きく、物理的に接続が難しくなる。各バンプのピッチを全て０．６ｍｍとしても良いが、一対の信号バンプ３７ａ、３７ｂのみピッチを適宜調整すれば、信号バンプ３７ａ、３７ｂと信号ビア３３ａ、３３ｂの接続が可能であり、接続に際して実装信頼性をほとんど低下させることもない。すなわち、ＧＮＤバンプ３９ａ、３９ｂや他のバンプ４０の夫々隣接するバンプとの間隔ｄ１を０．８ｍｍとし、信号バンプ３７ａ、３７ｂの間隔ｄ２を０．６ｍｍとして、間隔ｄ１＞間隔ｄ２となるように設定するのが好ましい。これにより、結合差動線路を構成する信号バンプ３７ａ、３７ｂと、ＧＮＤバンプ３９ａ、３９ｂおよび他のバンプ４０との干渉の影響が小さくなる。
【００３４】
なお、信号ビア３３や信号バンプ３７の設定の仕方に拠っては、間隔ｄ１＜間隔ｄ２としても構わない。しかし、ＧＮＤビア３５については、信号ビア３３のインピーダンスに影響を与えないように、ＧＮＤビア３５ａと信号ビア３３ａまたはＧＮＤビア３５ｂと信号ビア３３ｂの間隔ｄ３が、信号バンプ３７ａ、３７ｂの間隔ｄ２よりも大きくなる（間隔ｄ２＜間隔ｄ３）ように設定する。この際、ＧＮＤビア３５ａと信号ビア３３ａの間隔は、ＧＮＤビア３５ｂと信号ビア３３ｂの間隔に等しく、ＧＮＤバンプ３９ａと信号バンプ３７ａの間隔と、ＧＮＤバンプ３９ｂと信号バンプ３７ｂの間隔とがそれぞれ等しくなるようにする。
【００３５】
また、一般に多層基板では、異なる層間における信号ビアの接続のために、層間にランド（導体板）が必要となる。このランドの存在によって、結合差動線路として高速信号を伝送する信号ビア３３ａ、３３ｂの差動インピーダンスが、局所的に乱れてしまう。そこで、この実施の形態では、誘電体基板２９の積層後に、誘電体基板２９の穴あけを実施し、その後にスルーホールメッキを行って、信号ビア３３ａ、３３ｂを作製する。これによって、このようなインピーダンスの乱れを回避することが可能となる。
【００３６】
以上によれば、パッケージを構成する誘電体基板上にフリップチップ実装されたベアチップと、誘電体基板下面でＢＧＡを構成するバンプとの間の高速信号の伝送線路を、所定の差動インピーダンスに設定された結合差動線路のビアのみで構成することができる。
【００３７】
したがって、ベアチップ下面の信号端子である信号バンプと誘電体基板下面の信号端子である信号バンプとを接続する高速信号の伝送線路が、パッケージ内に最短距離で構成できるため、信号伝送損失の低い高速信号の伝送線路を構成することができる。
【００３８】
これにより、ビアのように誘電体基板の上下面に垂直に信号伝送する垂直伝送路から、マイクロストリップ線路やトリプレート線路のように誘電体基板の上下面に平行に信号伝送する平行伝送路への変換部が、不要となる。また、結合差動線路から単相線路に線路変換するために、伝送線路を直角に折り曲げるようなインピーダンスの変換部位も必要なくなる。このため、伝送線路における信号の反射を小さく抑えることが可能となり、10Gbps以上の高速信号伝送（例えば４０Ｇｂ／ｓ）において、良好な信号伝送特性を得ることができる。
【００３９】
また、ベアチップ下面の信号端子である信号バンプと誘電体基板下面の信号端子である信号バンプを接続する高速信号の伝送線路を、全て結合差動線路で構成できるため、ノイズ耐性が高いという特長がある。
【００４０】
さらに、誘電体基板のマイクロストリップ線路４１ａ、４１ｂの真上近辺におけるＢＧＡボールを除去し、グランドバンプが非配置となる領域を設けておくことにより、信号バンプと接続される基板に設けられたマイクロストリップ線路について、その特性インピーダンスが乱されることなくパッケージ外に信号を引き出せるようになる。これによって、基板表層にマイクロストリップ線路を配置することができるので、基板内層にトリプレート線路を設けた場合と比較し、マイクロストリップ線路とバンプとの接続箇所の反射を低くすることができ、高周波特性をより良好にできる。
【００４１】
なお、パッケージは多層基板に限らず単層基板でも同様の効果があり、材料はセラミック、樹脂のいずれにおいても実現できる。
【００４２】
実施の形態２．
図６は、この発明の実施の形態２による半導体装置の構成を示す図であり、図６（ａ）は半導体装置の上面図、図６（ｂ）はＡＡ断面図、図６（ｃ）は下面図を示す。
【００４３】
図において、半導体装置５１はベアチップ２５が誘電体基板２９の上面に搭載されて構成される。ベアチップ２５の構成は、図２に示した実施の形態１と同じものである。誘電体基板５０は、セラミック基板を多層積層して成り、各層間には信号伝送またはグランド用の導体層が設けられ、基板内に設けられた複数のビアホール（ビア）で層間が接続されている。誘電体基板５０の上面は、複数のビアの上端に夫々直接接合された複数の導体パッドが、露出して設けられる。
【００４４】
誘電体基板５０内を貫通して配置される信号ビア３３ａ、３３ｂ、ＧＮＤビア３５ａ、３５ｂと、誘電体基板５０の下面に接合される信号バンプ３７ａ、３７ｂ、ＧＮＤバンプ３９ａ、３９ｂ、および他のバンプ４０は、図２に示した実施の形態１と同様のものを用いている。また、信号バンプ３７ａ、３７ｂやＧＮＤバンプ３９ａ、３９ｂの間隔は、図２に示した実施の形態１と同様のものを用いている。しかし、誘電体基板５０内でのそれらの配置は、図２に示した誘電体基板２９における配置とは若干異なっている。
【００４５】
具体的には、ベアチップ２５の側端面が誘電体基板５０の側端面の最外周付近に配置されるように、ベアチップ２５が誘電体基板５０の側面方向にオフセット配置される。また、信号ビア３３ａ、３３ｂおよび信号バンプ３７ａ、３７ｂが、誘電体基板５０の側面付近に配置される。すなわち、誘電体基板５０における信号バンプ３７ａ、３７ｂから近端の側面と、信号バンプ３７ａ、３７ｂとの間に、他のバンプやＧＮＤバンプが配置されないように、信号バンプ３７ａ、３７ｂおよび信号ビア３３ａ、３３ｂを、誘電体基板５０の最外周付近に配置する。
【００４６】
次に、図７（ａ）はベアチップ２５の搭載された誘電体基板５０を基板３０に接合した状態を示す側断面図、図７（ｂ）は基板３０のバンプ接合面を上方から見た図である。
【００４７】
図に示すように、半導体装置５１を搭載する基板３０上には、導体線路４１ａ、４１ｂが設けられる。誘電体基板５０内を貫通する信号ビア３３ａ、３３ｂの上端は、ベアチップ２５の信号ビア２７ａ、２７ｂに接合される。信号ビア３３ａ、３３ｂの下端は、信号バンプ３７ａ、３７ｂに接合される。信号バンプ３７ａ、３７ｂは、導体線路４１ａ、４１ｂの一端部の上面に接合される。
【００４８】
この実施の形態では、信号バンプ３７ａ、３７ｂを導体線路４１ａ、４１ｂに接続する際に、基板３０上面に、導体パッドの非配置領域を設ける必要がない。これによって、実施の形態１のように誘電体基板下面におけるバンプの除去が不要となる。
【００４９】
なお、この実施の形態では、ベアチップ２５を誘電体基板５０の端面付近までオフセットしているが、ベアチップ２５の信号バンプと誘電体基板５０下面の信号バンプが信号ビアで直結できれば、そのオフセット量は任意で良い。
【００５０】
実施の形態３．
図８は、この発明の実施の形態３による半導体装置の構成を示す図であり、図８（ａ）は半導体装置の上面図、図８（ｂ）はＡＡ断面図、図８（ｃ）は下面図を示す。
【００５１】
図において、半導体装置５５はベアチップ２５が誘電体基板５６の上面に搭載されて構成される。ベアチップ２５の構成は、図２に示した実施の形態１と同じものである。誘電体基板５６は、アルミナセラミック基板を多層積層して成り、各層間には信号伝送またはグランド用の導体層が設けられ、基板内に設けられた複数のビアホール（ビア）で層間が接続されている。誘電体基板５６の上面は、複数のビアの上端に夫々直接接合された複数の導体パッドが、露出して設けられる。
【００５２】
誘電体基板５６内を貫通して配置される信号ビア３３ａ、３３ｂ、ＧＮＤビア３５ａ、３５ｂと、誘電体基板５０の下面に接合される信号バンプ３７ａ、３７ｂ、ＧＮＤバンプ３９ａ、３９ｂ、および他のバンプ４０は、図２に示した実施の形態１と同様のものを用いている。また、信号バンプ３７ａ、３７ｂやＧＮＤバンプ３９ａ、３９ｂの間隔は、図２に示した実施の形態１と同様のものを用いている。しかし、誘電体基板５６内での他のバンプ４０の配置は、図２に示した誘電体基板５６における配置とは若干異なっている。信号バンプ３７ａ、３７ｂから誘電体基板の側端面までの間に、他のバンプ４０が配置されている。すなわち、ＧＮＤバンプが配置されないバンプの非配置領域を設けていない。
【００５３】
図９（ａ）は、ベアチップ２５の搭載された誘電体基板５６を基板６０に接合した状態を示す側断面図、図９（ｂ）は基板６０の誘電体基板５６の接合面を斜め上方から見た斜視図を示す。
図に示すように、半導体装置５６を搭載する基板６０上には、導体線路４５ａ、４５ｂが設けられる。導体線路４５ａ、４５ｂは、誘電体基板５６内に設けられたビア４６ａ、４６ｂの上端に接続される。ビア４６ａ、４６ｂの下端は、基板内層の導体線路４４ａ、４４ｂの一端に接続される。また、導体線路４４ａ、４４ｂの他端は、誘電体基板５６内に設けられたビア４３ａ、４３ｂの下端に接続される。ビア４３ａ、４３ｂの上端は、基板上面に接続された信号バンプ３７ａ、３７ｂに接続される。信号ビア３３ａ、３３ｂの上端は、ベアチップ２５下面の信号バンプ２７ａ、２７ｂに接合される。信号ビア３３ａ、３３ｂの下端は、信号バンプ３７ａ、３７ｂに接合される。基板６０の下面には地導体６１が設けられる。また、基板６０の上面には地導体６２が設けられる。導体線路４４ａ、４４ｂは、地導体６１と地導体６２との間に配置されて、トリプレート線路を構成する。
【００５４】
この実施の形態では、信号バンプ３７ａ、３７ｂを導体線路４５ａ、４５ｂに接続する際に、基板６０上面に導体パッドの非配置領域を設ける必要がない。これによって、実施の形態１のように誘電体基板２９下面におけるバンプの除去が不要となる。
【００５５】
【発明の効果】
この発明によれば、ベアチップ下面の信号バンプと誘電体基板下面の信号バンプが、基板の上下に貫通して配置されるビアで接続されるので、信号伝送損失の低い伝送線路を実現できる。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体装置を搭載した光送受信装置の構成を示す図である。
【図２】この発明の実施の形態１による半導体装置の構成を示す図である。
【図３】この発明の実施の形態１による誘電体基板の上面を示す図である。
【図４】この発明の実施の形態１による半導体装置の基板搭載図である。
【図５】この発明の実施の形態１による半導体装置の実装される基板の上面図である。
【図６】この発明の実施の形態２による半導体装置を示す図である。
【図７】この発明の実施の形態２による半導体装置の基板搭載図である。
【図８】この発明の実施の形態３による半導体装置を示す図である。
【図９】この発明の実施の形態３による半導体装置の基板搭載図である。
【符号の説明】
１光送受信装置、３基板、２５ベアチップ、２９誘電体基板、２７ａ、２７ｂ信号バンプ（第１、第２のバンプ）、３３ａ、３３ｂ信号ビア（第１、第２のビア）、３５ａ、３５ｂＧＮＤビア、３７ａ、３７ｂ信号バンプ（第３、第４のバンプ）、３９ａ、３９ｂＧＮＤバンプ、４０他のバンプ、４１ａ、４１ｂ結合差動線路。

Claims

信号伝送用の第１、第２のバンプを有するベアチップが上面に搭載される誘電体基板と、
上記誘電体基板の内層を貫通して設けられ、上記ベアチップの第１のバンプの直下で、一端が当該第１のバンプに接続される第１のビアと、
上記誘電体基板の内層を貫通して設けられ、上記ベアチップの第２のバンプの直下で、一端が当該第２のバンプに接続され、上記第１のビアと結合差動線路を構成する第２のビアと、
上記誘電体基板の内層を貫通して設けられ、上記第１、第２のビアを間に挟むように少なくとも２つ以上配置されたグランド用のビアと、
上記誘電体基板の下面で上記第１、第２のビアの他端に夫々接続された第３、第４のバンプと、
上記誘電体基板の下面で上記夫々のグランドビアに接続された少なくとも２つ以上のグランド用のバンプと、
上記誘電体基板内層の導体に接続され、上記誘電体基板の下面に複数配列されて成る他のバンプとを備え、
上記誘電体基板の下面における、上記第３、第４のバンプと上記誘電体基板の側面との間に、他のバンプおよびグランドバンプが非配置となる領域が設けられたことを特徴とする半導体装置。
上記第１、第２のバンプの間隔は、上記他のバンプの間隔よりも狭いことを特徴とする請求項１に記載の半導体装置。
上記第１、第２のビアのピッチＰｖと上記第１、第２のビアの直径ｄとの比に基づき、上記第１、第２のビアで成る結合差動線路の特性インピーダンスＺ_ｄｉｆが、誘電体基板の誘電率をε_ｒとして、概略下式で規定される値に設定されることを特徴とする請求項１に記載の半導体装置。
上記第１、第２のビアの他端は、夫々上記第３、第４のバンプと直接接続されることを特徴とする請求項１に記載の半導体装置。
上記誘電体基板は、多層の誘電体が積層されて成り、上記誘電体基板の層間に設けられる導体層は、上記第１、第２のビアと非接続に配置されることを特徴とする請求項１に記載の半導体装置。