JP2004158553A

JP2004158553A - 半導体装置

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Publication number: JP2004158553A
Application number: JP2002321296A
Authority: JP
Inventors: Minoru Tajima; 実田島; Toru Nagase; 徹永瀬
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2002-11-05
Filing date: 2002-11-05
Publication date: 2004-06-03
Anticipated expiration: 2022-11-05
Also published as: JP3872413B2

Abstract

【課題】多層基板の異なる層間で差動線路を接続するにあたって、信号の反射による波形品質の劣化を抑えることが可能な半導体装置を得ること。
【解決手段】ＩＣチップ２と、ＩＣチップ２が実装される第１の誘電体層１１_１とＢＧＡボール７が形成される第２の誘電体層１１_ｎとが、信号ビア５が形成される領域を囲むように形成されたグランド導体層１２_１を介して接合される多層基板１とを備え、ＩＣチップ２の一対の信号線端子が、第１の誘電体層１１_１上に形成された一対の線路４と多層基板１を垂直に貫通する一対の信号ビア５とによって一対のＢＧＡボール７と接続され、信号ビア５を挟むようにグランド導体層１２_１と第２の誘電体層１１_ｎを貫通するグランドビア６が形成される半導体装置であって、一対の線路４が一対の信号ビア５の間隔とほぼ等しい間隔を有する結合差動線路によって構成される。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
この発明は、高速の差動信号を処理するＩＣ（ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）チップを搭載し、ＢＧＡ（ＢａｌｌＧｒｉｄＡｒｒａｙ）インタフェースを有する半導体装置に関するものである。
【０００２】
例えば、この発明は、ＩＣチップの入出力端子とＢＧＡ端子との間を結合差動線路で所定の差動インピーダンスを維持しながら、しかもシングルエンデッドの伝送線路に変換することなく接続できる半導体装置に利用できる。
【０００３】
【従来の技術】
１０Ｇｂｐｓ以上の高速光送受信器内で使用する多重回路（ＭＵＸ）、分離回路（ＤＥＭＵＸ）などのＩＣは接続端子数が多いため、小型化や低価格化に有利なＢＧＡパッケージが使われることが多く、ＩＣチップ（以下、単にチップという）の電気回路は耐ノイズ性に優れた差動回路が一般的に使用されている。
【０００４】
このチップの差動信号接続端子は、信号（ＳＩＧＮＡＬ）を伝送する２本のシングルエンデッド信号（以下、単相という）線路を、それぞれグラウンド（以下、ＧＮＤという）パターンで挟んだＧ（ＧＮＤ）Ｓ（ＳＩＧＮＡＬ）ＧＳＧ構成、あるいは結合差動マイクロストリップ線路（以下、差動ＭＳＬという）をＧＮＤパターンで挟んだＧＳＳＧ構成が一般的である。
【０００５】
また、ＩＣパッケージ（以下、パッケージという）の接続端子はチップの接続端子と同様に、ＧＳＧＳＧ構成またはＧＳＳＧ構成となるが、パッケージ側は一般に多層構造であるため、信号線路脇のＧＮＤパターンに加えて、基板誘電体を挟んだ地導体をＧＮＤパターンとして有するグラウンデッドコプレーナ線路になる。この場合、信号線路脇のＧＮＤパターンを廃してＳＳ構成の差動ＭＳＬとしても良く、状況に応じて使い分けられている。また、チップとパッケージの接続は、上記いずれの組み合せにおいても、ワイヤボンディングまたはフリップチップ実装が一般的である。
【０００６】
図５は、チップをフリップチップ方式で実装した場合の従来のＢＧＡインタフェースを有する半導体装置を示している。図５（ａ）は半導体装置の平面図であり、（ｂ）は（ａ）のＡ−Ａ矢視断面図であり、（ｃ）は（ｂ）のＢ−Ｂ矢視断面図であり、そして（ｄ）は下面図である。ＩＣのパッケージを光送受信器内の基板に接続する際、パッケージ上の差動線路から基板上の差動線路へ信号伝送する必要がある。
【０００７】
そこで、この従来例では、多層基板１０１上にはチップ１０２と接続される差動ＭＳＬ１０４が設けられている。フリップチップ方式で実装する場合、チップ１０２の接続端子間隔は２２５μｍ程度が一般的であるが、パッケージの接続端子であるＢＧＡボール１０７の間隔は０．８〜１ｍｍ程度である場合が一般的である。そのため、パッケージ内で伝送線路の特性インピーダンスを所定の値に維持したままで、接続端子間の間隔の差を解消するために、接続されるＢＧＡボール１０７が存在する位置に対応した多層基板１０１上の位置近辺で差動ＭＳＬ１０４を２本の単相線路１２０に分割している。そして、多層基板１０１を垂直に貫くビアホール（以下、単にビアという）である信号ビア１０５を介してＢＧＡボール１０７に信号線路を接続している。
【０００８】
この構成では、単相線路１２０と信号ビア１０５との接続箇所で、インピーダンス整合をとるために、信号ビア１０５の周囲に多数のＧＮＤビア１０６を設ける必要がある（たとえば、特許文献１参照）。したがって、構造が複雑となってしまうために製造性が悪く、また、電気設計も難しいという問題点があった。
【０００９】
【特許文献１】
特開平８−２３６６５５号公報（第９頁、第１図）
【００１０】
そこで、構造が複雑とならずしかも電気設計が容易な半導体装置が提案されている。積層基板の異なる層間で差動信号を伝送するための差動ストリップ線路垂直変換器において、誘電体上の異なる層に差動ＭＳＬと差動トリプレート線路とを設け、これら線路を線路の間隔よりも広い間隔を有する一対のビアで接続し、この一対のビアが導体に設けられた長円形状の穴の内側を貫通するように配置された構造が従来提案されている（たとえば、特許文献２参照）。
【００１１】
【特許文献２】
特開２００２−１４１７１１号公報（第４頁、第３図）
【００１２】
【発明が解決しようとする課題】
しかしながら、上述したような接続されるＢＧＡボール１０７が存在する位置に対応した多層基板１０１面上の位置近辺（信号ビア１０５近辺）で差動ＭＳＬ１０４の幅を広げた構造では、この差動ＭＳＬ１０４は高インピーダンスとなってしまう。伝送する信号が低速で、高インピーダンス区間の長さが信号波長に比べて十分小さい場合には差動ＭＳＬ１０４上の高インピーダンス区間の影響は特に問題にはならないが、１０Ｇｂｐｓ以上の高速信号伝送においては、高インピーダンス区間の影響は一般に無視できない程度となり、信号の反射による波形品質が劣化してしまうという問題点があった。
【００１３】
この発明は上記に鑑みてなされたもので、多層基板の異なる層間で差動線路を接続するにあたって、信号の反射による波形品質の劣化を抑えることが可能な半導体装置を得ることを目的とする。
【００１４】
【課題を解決するための手段】
上記目的を達成するため、この発明にかかる半導体装置は、ＩＣチップと、前記ＩＣチップが実装される第１の誘電体層と、バンプが形成される第２の誘電体層とが、信号ビアが形成される領域を囲むように形成されたグランド導体層を介して接合される多層基板と、を備え、前記ＩＣチップの一対の信号線端子が、前記第１の誘電体層上に形成された一対の線路と前記多層基板を垂直に貫通する一対の信号ビアとによって、前記一対のバンプと接続され、前記信号ビアを挟むように前記グランド導体層と前記第２の誘電体層を貫通するグランドビアが形成される半導体装置であって、前記一対の線路は、前記一対の信号ビアの間隔とほぼ等しい間隔を有する結合差動線路によって構成されることを特徴とする。
【００１５】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。
【００１６】
図６は、チップをフリップチップ方式で実装した場合の従来のＢＧＡインタフェースを有する半導体装置の従来例を示している。図６（ａ）は半導体装置の平面図であり、（ｂ）は（ａ）のＡ−Ａ矢視断面図であり、（ｃ）は（ｂ）のＢ−Ｂ矢視断面図であり、そして（ｄ）は下面図である。この図６に示される半導体装置は、上述した図５の構成において、接続されるＢＧＡボール１０７が存在する位置に対応した多層基板１０１面上の位置近辺で差動ＭＳＬ１０４を単相線路に変換しない。この例では、特許文献２に記載されるように、わずかにビア近辺で差動ＭＳＬ１０４の幅を信号ビア１０５に接続するために広げ、接合部でのインピーダンス整合を無視して接続している。また、構造の複雑性を解決するために、多層基板１０１の表面を構成する誘電体層の下層のＧＮＤパターン１１２から多層基板１０１の底部に向けて、信号ビア１０５の外側にＧＮＤビア１０６を１つずつ設けるようにしている。
【００１７】
しかしながら、このような構成の半導体装置では、１０Ｇｂｐｓ以上の高速信号伝送においては、高インピーダンス区間の影響は一般に無視できない程度となり、信号の反射による波形品質の劣化が問題となる。
【００１８】
このため、この発明にかかる半導体装置では、上述した図６の従来の半導体装置の構成において、伝送線路の特性インピーダンスが常に所定の値を維持するように改良したものである。図１〜図４は、この発明にかかる半導体装置の実施の形態を示す図であり、図１は半導体装置の平面図を示し、図２は図１におけるＡ−Ａ矢視断面図を示し、図３は図２におけるＢ−Ｂ矢視断面図を示し、そして図４は下面図を示している。多層基板１は、ｎ層の誘電体層１１_１〜１１_ｎの間に（ｎ−１）層のＧＮＤ層１２_１〜１２_ｎ−１が挟まれた構造を有している。以下では、説明の便宜上、多層基板１を構成する各層を、上側から第１の誘電体層１１_１、第１のＧＮＤ層１２_１、第２の誘電体層１１_２、第２のＧＮＤ層１２_２、・・・、第（ｎ−１）１２_ｎ−１のＧＮＤ層、第ｎの誘電体層という。なお、ここでｎは２以上の自然数である。
【００１９】
多層基板１の上側の面、すなわち第１の誘電体層１１_１の上側の面上に、チップ２がフリップチップ方式で実装され、多層基板１の下側の面、すなわち第ｎの誘電体層１１_ｎの下側の面は、はんだなどのバンプで構成されるＢＧＡボール７からなるＢＧＡインタフェースとなっている。実装されるチップ２の信号ビア（信号線端子）３と、接続される所定のＢＧＡボール７に対応する多層基板１の上側の面の位置との間には、差動ＭＳＬ４が設けられている。この差動ＭＳＬ４のピッチ（この発明では、差動ＭＳＬ４を構成する線路の中心線の間隔とする）Ｐは、接続される信号ビアのピッチ（この発明では、信号ビア５の中心線の間隔とする）Ｐ_ｖと一致するように、または接続される信号ビア５と十分に近い値となるように設定されている。そして、差動ＭＳＬ４は、この図１では、多層基板１の端部付近で信号ビア５と接続される。
【００２０】
信号ビア５は、多層基板１の上側の面から下側の面を垂直に貫通して設けられており、下側の面では、ＢＧＡボール７に信号ビア５の信号線路が接続されるようになっている。この発明では、ＢＧＡボール７のピッチ（この発明では、最も近接して存在するＢＧＡボール７の中心位置の間隔とする）Ｐ_ｂは、信号ビア５と直接接続可能で、かつ実装性に問題が生じない範囲で調整される。
【００２１】
ここで、差動ＭＳＬ４のピッチＰと信号ビア５のピッチＰ_ｖとをほぼ同じ値とし、さらにＢＧＡボール７のピッチＰ_ｂが信号ビア５と直接接続できるように調整するために、第１の誘電体層１１_１の厚さＨを他の誘電体層１１_２〜１１_ｎの厚さに比して十分に大きい値とすることを特徴とする。すなわち、第１の誘電体層１１_１の厚さＨを大きくすると、差動ＭＳＬ４を所定の差動インピーダンス値（通常、差動インピーダンスＺ_ｄｉｆ＝１００Ωである）に合わせるために、差動ＭＳＬ４のピッチＰを広げることができる。これによって、多層基板１に設ける信号ビア５のピッチＰ_ｖ、さらには実装するチップ２の信号ビア（信号線端子）３の間隔を従来のものよりも広げることが可能となる。また、この第１の誘電体層１１_１の厚さＨによって定まる差動ＭＳＬ４のピッチＰ、より正確にはこの差動ＭＳＬ４のピッチＰとほぼ同じ値を有する信号ビア５のピッチＰ_ｖによって、ＢＧＡボール７のピッチＰ_ｂが定められる。なお、ＢＧＡボール７のピッチＰ_ｂは、信号ビア５のピッチＰ_ｖとほぼ等しい値とすることが難しい場合があるが、この場合には、最も近接して存在する２つのＢＧＡボール７の中で、最も距離の短くなる部分が信号ビア５のピッチとほぼ等しい値とすることは可能である。図１（ｂ）は、このような部分で、２つの信号ビア５とＢＧＡボール７とを接続している様子を示している。このような構成によって、差動ＭＳＬ４のピッチＰを信号ビア５の近辺で広げることなく、また差動ＭＳＬ４にインピーダンスの不整合区間を作ることなく、差動ＭＳＬ４を信号ビア５に接続することが可能となる。
【００２２】
第１のＧＮＤ層１２_１には、多層基板１を貫通する一対の信号ビア５を囲むように、矩形状のＧＮＤの切欠き部１３が形成される。この切欠き部１３は、ＧＮＤと信号ビア５との間の結合を小さくするために、信号ビア５から所定距離だけ離して形成される必要がある。具体的には、信号ビア５のピッチＰ_ｖよりも信号ビア５とＧＮＤとの間隔の方が広くなるように切欠き部１３を形成することが望ましい。また、図に示されるように、多層基板１の周縁部のＢＧＡボール７に信号ビア５が形成される場合には、切欠き部１３はパッケージの端縁に配置される。これによって、信号ビア５間での電界の結合を集中させることが可能となる。
ＧＮＤビア６は、第１のＧＮＤ層１２_１から第ｎの誘電体層１１_ｎを垂直に貫通するように形成される。そして、少なくとも２つのＧＮＤビア６は、切欠き部１３の周縁に沿って周縁に近接して、信号ビア５を挟むような位置に配置される。なお、パッケージの下面のＢＧＡインタフェースにおいて、ＧＮＤビア６をコの字型のＧＮＤ接続パターン８で接続することによって、ＧＮＤをいっそう強化することが可能となる。また、図１では、第１のＧＮＤ層１２_１におけるＧＮＤの切欠き部１３の形状として加工が容易な矩形状の場合を説明したが、これに限られず長円形状でも、その他の形状でもよい。
【００２３】
チップ２のＢＧＡの信号ビア３はパッケージの信号ビアと接続されているが、このチップ２の信号ビア５を図１の紙面垂直方向に伸ばした線が間に収まるように、図３に示されるように３本の第２のＧＮＤビア１０が第１のＧＮＤ層１２_１に配置される。そのため、第１のＧＮＤ層１２_１のＧＮＤパターンの中央部に、チップ２の信号ビア３と対向するように設けられた突設部９が設けられている。この突設部９は接地導体として機能する。この第２のＧＮＤビア１０は、チップ２の信号ビア３のＧＮＤを強化するために設けられるものである。
【００２４】
ここで、図１に示されるようにｎが比較的大きな値の多層基板１によってパッケージが構成される場合の信号ビア５の伝送区間の差動インピーダンスの調整について説明する。パッケージが多層構造で信号ビア５の伝送区間が長くなると、高速信号伝送のためインピーダンス整合が必要となる。信号ビアによる伝送区間の差動インピーダンスＺ_ｄｉｆの概略は、ε_ｒを多層基板１の比誘電率、Ｐ_ｖを信号ビア５のピッチ、そしてｄを信号ビア５の直径とすると、下記に示す式１で求めることができる。ただし、ここでは、ＧＮＤビア６は信号ビア５による伝送区間の差動インピーダンスＺ_ｄｉｆの値にほとんど影響しない場合、すなわちＧＮＤビア６と信号ビア５の間隔が信号ビア５のピッチＰ_ｖに比して十分大きい場合を想定している。
【００２５】
【数１】

【００２６】
このように、ＧＮＤビア６と信号ビア５の間隔が信号ビア５のピッチＰ_ｖに比して十分大きい場合には、信号ビア５のピッチＰ_ｖと信号ビア５の直径ｄを適当に選ぶことで信号ビア５の差動インピーダンスＺ_ｄｉｆを容易に調整することができる。この場合、ＧＮＤビア６は、特性インピーダンスの調整用としての役割を担うのではなく、同相モード成分が発生した場合のリターン電流経路として機能することになる。
【００２７】
多層基板１に設けられる信号ビア５のピッチＰ_ｖはＢＧＡボール７と直接接続できる程度にしておくことが好ましいが、多層基板１の比誘電率ε_ｒの値によっては信号ビア５の直径ｄが大きくなりすぎてしまう場合がある。この場合には、高速信号伝送箇所に使用されるＢＧＡボール７のみ、ＢＧＡボール７のピッチＰ_ｂを実装に問題が生じない範囲で適宜調整することによって、信号ビア５とＢＧＡボール７との直接接続が容易となる。ただし、このとき、差動ＭＳＬ４の線路のピッチＰと信号ビア５のピッチＰ_ｖとは一致させるかまたは概略同じになるように設定されているものとする。
【００２８】
なお、図１ではＳＳ構成の差動ＭＳＬ４としているが、信号線路の両脇にＧＮＤパターンを設けたＧＳＳＧ構成としてもよい。また、差動ＭＳＬ４上に誘電体カバーを設けたカバードＭＳＬとすることによって、差動ＭＳＬ４の線路間隔の設定にさらに自由度を増すことが可能となり、設計が容易になる。このとき使用される誘電体カバーは多層基板１を構成する誘電体層１１_１〜１１_ｎと同一材料であってもよいし、別種の材料としてもよい。
【００２９】
また、上述した説明において、差動インピーダンス値として１００Ωに設定することが望ましいが、実際には、差動インピーダンス値が９０Ωよりも低い場合または１１０Ωよりも高い場合には信号の反射が増加してしまうので、このような信号の反射の影響を許容できる範囲として９０Ω〜１１０Ωの間に差動インピーダンス値を設定することが望ましい。
【００３０】
つぎに、この発明にかかる半導体装置における実装されるチップ２の信号線端子同士のピッチとＢＧＡボール７のピッチＰ_ｂの定め方について、具体的数値を用いて説明する。実装されるチップ２として、２２５μｍピッチのＧＳＧＳＧ構成の接続端子を有し、信号線端子同士のピッチが０．４５ｍｍのチップ４を用い、多層基板１として、比誘電率ε_ｒが５．２の材料の多層基板１を用い、さらに厚さ０．１ｍｍの多層基板１と同材料の誘電体カバーを多層基板１上に設けた場合を例に挙げる。この場合に、差動ＭＳＬ４の線路幅が０．２５ｍｍであり、第１の誘電体層１１_１の厚さＨが０．３５ｍｍであり、差動ＭＳＬ４の線路のピッチＰが０．４５ｍｍであるときに、電磁界シミュレーションによるパッケージの差動ＭＳＬ（ただし、ＳＳ構成の差動ＭＳＬとする）４の差動インピーダンスＺ_ｄｉｆは１００Ωとなる。これによって、差動ＭＳＬ４をチップ２と直接接続することが可能となる。
【００３１】
一方、信号ビア５のピッチＰ_ｖを０．５ｍｍとし、信号ビア５の直径ｄを０．１３ｍｍとした場合には、式１から信号ビア５の伝送区間における差動インピーダンスＺ_ｄｉｆが１０６Ωとなる。しかし、実際にはＧＮＤビア６の影響でＺ_ｄｉｆはわずかに小さくなるので、ほぼ不整合なく差動ＭＳＬ４と信号ビア５を直接接続できる。
【００３２】
さらに、ＢＧＡボール７のピッチは０．８ｍｍを基本としたが、高速信号接続を行うＢＧＡボール７の差動対のみＢＧＡボール７のピッチＰ_ｂを０．６５ｍｍとすることによって、実装上許容できる範囲で上記のピッチを有する信号ビア５との直接接続が可能となる。
【００３３】
したがって、多層基板１上に実装されるチップ２の信号線端子から多層基板１のＢＧＡボール７までの間を、差動インピーダンス値および信号線路のピッチを一定に保った状態で電気的に接続することが可能となる。
【００３４】
なお、上述した説明では、フリップチップ方式でチップ２を実装する場合を示したが、ワイヤボンディングの場合でも同様に対応可能である。また、多層基板１を構成する誘電体の材料として、セラミックスまたは樹脂のいずれも用いることができる。
【００３５】
この実施の形態によれば、ＩＣチップが実装される第１の誘電体層と、バンプが形成される第２の誘電体層とが、信号ビアが形成される領域を囲むように形成されたグランド導体層を介して接合される多層基板とを備え、ＩＣチップの一対の信号線端子が、第１の誘電体層上に形成された一対の線路と多層基板を垂直に貫通する一対の信号ビアとによって一対のバンプと接続され、信号ビアを挟むようにグランド導体層と第２の誘電体層を貫通するグランドビアが形成され、一対の線路は、一対の信号ビアの間隔とほぼ等しい間隔を有する結合差動線路によって構成されることにより、パッケージ内の差動信号伝送路を全て所定の差動インピーダンスである１００Ω程度とすることが可能となり、１０Ｇｂｐｓ以上の高速信号伝送においても、インピーダンス不整合による反射を十分低く抑えることができるという効果を有する。
【００３６】
また、伝送線路が全て結合差動線路であるためノイズ耐性が高く、さらに単相線路への変換箇所が無いので、構造を簡素で小さくすることも可能となる。そのため、パッケージ設計の自由度が高くなるという効果を有する。
【００３７】
【発明の効果】
以上説明したように、この発明によれば、パッケージ内の差動信号伝送路を全て所定の差動インピーダンスである１００Ω程度とすることが可能となり、１０Ｇｂｐｓ以上の高速信号伝送においても、インピーダンス不整合による反射を十分低く抑えることができるという効果を有する。
【図面の簡単な説明】
【図１】この発明による半導体装置の平面図である。
【図２】図１のＡ−Ａ矢視断面図である。
【図３】図２のＢ−Ｂ矢視断面図である。
【図４】半導体装置の下面図である。
【図５】半導体装置の構成の従来例を示す図であり、（ａ）は半導体装置の平面図であり、（ｂ）は（ａ）のＡ−Ａ矢視断面図であり、（ｃ）は（ｂ）のＢ−Ｂ矢視断面図であり、そして（ｄ）は半導体装置の下面図である。
【図６】半導体装置の構成の従来例を示す図であり、（ａ）は半導体装置の平面図であり、（ｂ）は（ａ）のＡ−Ａ矢視断面図であり、（ｃ）は（ｂ）のＢ−Ｂ矢視断面図であり、そして（ｄ）は半導体装置の下面図である。
【符号の説明】
１多層基板、２チップ、３チップの信号ビア、４差動ＭＳＬ、５信号ビア、６ＧＮＤビア、７ＢＧＡボール、８ＧＮＤパターン、９突設部、１０第２のＧＮＤビア、１１_１〜１１_ｎ誘電体層、１２_１〜１２_ｎ−１ＧＮＤ層、１３切欠き部。

Claims

ＩＣチップと、
前記ＩＣチップが実装される第１の誘電体層と、バンプが形成される第２の誘電体層とが、信号ビアが形成される領域を囲むように形成されたグランド導体層を介して接合される多層基板と、
を備え、前記ＩＣチップの一対の信号線端子が、前記第１の誘電体層上に形成された一対の線路と前記多層基板を垂直に貫通する一対の信号ビアとによって、前記一対のバンプと接続され、前記信号ビアを挟むように前記グランド導体層と前記第２の誘電体層を貫通するグランドビアが形成される半導体装置であって、前記一対の線路は、前記一対の信号ビアの間隔とほぼ等しい間隔を有する結合差動線路によって構成されることを特徴とする半導体装置。
前記グランド導体層と前記第２の誘電体層との間に、誘電体層と信号ビアが形成される領域を囲むように形成されたグランド導体層との積層体が所望の数だけ繰り返し挿入されることを特徴とする請求項１に記載の半導体装置。
前記グランドビアは、第２の誘電体層のバンプが形成される面で共通の導体パターンに接続されることを特徴とする請求項１または２に記載の半導体装置。
前記グランド導体層は、前記信号ビアの周囲における前記第１および前記第２の誘電体層との接合部が矩形状となるように形成され、
前記グランドビアは、前記矩形状の接合部の周縁に沿って配置されることを特徴とする請求項１または２に記載の半導体装置。
前記信号ビアと接続されるバンプは、前記第２の誘電体層の周縁部に配置されたバンプであることを特徴とする請求項１または２に記載の半導体装置。
前記１対の信号ビアの間隔は、前記信号ビアと前記グランド導体層との間の最も短い間隔よりも短いことを特徴とする請求項１〜５のいずれか１つに記載の半導体装置。
前記結合差動線路と前記信号ビアの差動インピーダンスは９０〜１１０Ωであることを特徴とする請求項１〜６のいずれか１つに記載の半導装置。
前記ＩＣチップはベアチップであり、前記結合差動線路との接続がバンプによって行われることを特徴とする請求項１〜７のいずれか１つに記載の半導体装置。