JP2004158553A - 半導体装置 - Google Patents
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Abstract
【解決手段】ICチップ2と、ICチップ2が実装される第1の誘電体層111とBGAボール7が形成される第2の誘電体層11nとが、信号ビア5が形成される領域を囲むように形成されたグランド導体層121を介して接合される多層基板1とを備え、ICチップ2の一対の信号線端子が、第1の誘電体層111上に形成された一対の線路4と多層基板1を垂直に貫通する一対の信号ビア5とによって一対のBGAボール7と接続され、信号ビア5を挟むようにグランド導体層121と第2の誘電体層11nを貫通するグランドビア6が形成される半導体装置であって、一対の線路4が一対の信号ビア5の間隔とほぼ等しい間隔を有する結合差動線路によって構成される。
【選択図】 図1
Description
【発明の属する技術分野】
この発明は、高速の差動信号を処理するIC(Integrated Circuit)チップを搭載し、BGA(Ball Grid Array)インタフェースを有する半導体装置に関するものである。
【0002】
例えば、この発明は、ICチップの入出力端子とBGA端子との間を結合差動線路で所定の差動インピーダンスを維持しながら、しかもシングルエンデッドの伝送線路に変換することなく接続できる半導体装置に利用できる。
【0003】
【従来の技術】
10Gbps以上の高速光送受信器内で使用する多重回路(MUX)、分離回路(DEMUX)などのICは接続端子数が多いため、小型化や低価格化に有利なBGAパッケージが使われることが多く、ICチップ(以下、単にチップという)の電気回路は耐ノイズ性に優れた差動回路が一般的に使用されている。
【0004】
このチップの差動信号接続端子は、信号(SIGNAL)を伝送する2本のシングルエンデッド信号(以下、単相という)線路を、それぞれグラウンド(以下、GNDという)パターンで挟んだG(GND)S(SIGNAL)GSG構成、あるいは結合差動マイクロストリップ線路(以下、差動MSLという)をGNDパターンで挟んだGSSG構成が一般的である。
【0005】
また、ICパッケージ(以下、パッケージという)の接続端子はチップの接続端子と同様に、GSGSG構成またはGSSG構成となるが、パッケージ側は一般に多層構造であるため、信号線路脇のGNDパターンに加えて、基板誘電体を挟んだ地導体をGNDパターンとして有するグラウンデッドコプレーナ線路になる。この場合、信号線路脇のGNDパターンを廃してSS構成の差動MSLとしても良く、状況に応じて使い分けられている。また、チップとパッケージの接続は、上記いずれの組み合せにおいても、ワイヤボンディングまたはフリップチップ実装が一般的である。
【0006】
図5は、チップをフリップチップ方式で実装した場合の従来のBGAインタフェースを有する半導体装置を示している。図5(a)は半導体装置の平面図であり、(b)は(a)のA−A矢視断面図であり、(c)は(b)のB−B矢視断面図であり、そして(d)は下面図である。ICのパッケージを光送受信器内の基板に接続する際、パッケージ上の差動線路から基板上の差動線路へ信号伝送する必要がある。
【0007】
そこで、この従来例では、多層基板101上にはチップ102と接続される差動MSL104が設けられている。フリップチップ方式で実装する場合、チップ102の接続端子間隔は225μm程度が一般的であるが、パッケージの接続端子であるBGAボール107の間隔は0.8〜1mm程度である場合が一般的である。そのため、パッケージ内で伝送線路の特性インピーダンスを所定の値に維持したままで、接続端子間の間隔の差を解消するために、接続されるBGAボール107が存在する位置に対応した多層基板101上の位置近辺で差動MSL104を2本の単相線路120に分割している。そして、多層基板101を垂直に貫くビアホール(以下、単にビアという)である信号ビア105を介してBGAボール107に信号線路を接続している。
【0008】
この構成では、単相線路120と信号ビア105との接続箇所で、インピーダンス整合をとるために、信号ビア105の周囲に多数のGNDビア106を設ける必要がある(たとえば、特許文献1参照)。したがって、構造が複雑となってしまうために製造性が悪く、また、電気設計も難しいという問題点があった。
【0009】
【特許文献1】
特開平8−236655号公報(第9頁、第1図)
【0010】
そこで、構造が複雑とならずしかも電気設計が容易な半導体装置が提案されている。積層基板の異なる層間で差動信号を伝送するための差動ストリップ線路垂直変換器において、誘電体上の異なる層に差動MSLと差動トリプレート線路とを設け、これら線路を線路の間隔よりも広い間隔を有する一対のビアで接続し、この一対のビアが導体に設けられた長円形状の穴の内側を貫通するように配置された構造が従来提案されている(たとえば、特許文献2参照)。
【0011】
【特許文献2】
特開2002−141711号公報(第4頁、第3図)
【0012】
【発明が解決しようとする課題】
しかしながら、上述したような接続されるBGAボール107が存在する位置に対応した多層基板101面上の位置近辺(信号ビア105近辺)で差動MSL104の幅を広げた構造では、この差動MSL104は高インピーダンスとなってしまう。伝送する信号が低速で、高インピーダンス区間の長さが信号波長に比べて十分小さい場合には差動MSL104上の高インピーダンス区間の影響は特に問題にはならないが、10Gbps以上の高速信号伝送においては、高インピーダンス区間の影響は一般に無視できない程度となり、信号の反射による波形品質が劣化してしまうという問題点があった。
【0013】
この発明は上記に鑑みてなされたもので、多層基板の異なる層間で差動線路を接続するにあたって、信号の反射による波形品質の劣化を抑えることが可能な半導体装置を得ることを目的とする。
【0014】
【課題を解決するための手段】
上記目的を達成するため、この発明にかかる半導体装置は、ICチップと、前記ICチップが実装される第1の誘電体層と、バンプが形成される第2の誘電体層とが、信号ビアが形成される領域を囲むように形成されたグランド導体層を介して接合される多層基板と、を備え、前記ICチップの一対の信号線端子が、前記第1の誘電体層上に形成された一対の線路と前記多層基板を垂直に貫通する一対の信号ビアとによって、前記一対のバンプと接続され、前記信号ビアを挟むように前記グランド導体層と前記第2の誘電体層を貫通するグランドビアが形成される半導体装置であって、前記一対の線路は、前記一対の信号ビアの間隔とほぼ等しい間隔を有する結合差動線路によって構成されることを特徴とする。
【0015】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。
【0016】
図6は、チップをフリップチップ方式で実装した場合の従来のBGAインタフェースを有する半導体装置の従来例を示している。図6(a)は半導体装置の平面図であり、(b)は(a)のA−A矢視断面図であり、(c)は(b)のB−B矢視断面図であり、そして(d)は下面図である。この図6に示される半導体装置は、上述した図5の構成において、接続されるBGAボール107が存在する位置に対応した多層基板101面上の位置近辺で差動MSL104を単相線路に変換しない。この例では、特許文献2に記載されるように、わずかにビア近辺で差動MSL104の幅を信号ビア105に接続するために広げ、接合部でのインピーダンス整合を無視して接続している。また、構造の複雑性を解決するために、多層基板101の表面を構成する誘電体層の下層のGNDパターン112から多層基板101の底部に向けて、信号ビア105の外側にGNDビア106を1つずつ設けるようにしている。
【0017】
しかしながら、このような構成の半導体装置では、10Gbps以上の高速信号伝送においては、高インピーダンス区間の影響は一般に無視できない程度となり、信号の反射による波形品質の劣化が問題となる。
【0018】
このため、この発明にかかる半導体装置では、上述した図6の従来の半導体装置の構成において、伝送線路の特性インピーダンスが常に所定の値を維持するように改良したものである。図1〜図4は、この発明にかかる半導体装置の実施の形態を示す図であり、図1は半導体装置の平面図を示し、図2は図1におけるA−A矢視断面図を示し、図3は図2におけるB−B矢視断面図を示し、そして図4は下面図を示している。多層基板1は、n層の誘電体層111〜11nの間に(n−1)層のGND層121〜12n−1が挟まれた構造を有している。以下では、説明の便宜上、多層基板1を構成する各層を、上側から第1の誘電体層111、第1のGND層121、第2の誘電体層112、第2のGND層122、・・・、第(n−1)12n−1のGND層、第nの誘電体層という。なお、ここでnは2以上の自然数である。
【0019】
多層基板1の上側の面、すなわち第1の誘電体層111の上側の面上に、チップ2がフリップチップ方式で実装され、多層基板1の下側の面、すなわち第nの誘電体層11nの下側の面は、はんだなどのバンプで構成されるBGAボール7からなるBGAインタフェースとなっている。実装されるチップ2の信号ビア(信号線端子)3と、接続される所定のBGAボール7に対応する多層基板1の上側の面の位置との間には、差動MSL4が設けられている。この差動MSL4のピッチ(この発明では、差動MSL4を構成する線路の中心線の間隔とする)Pは、接続される信号ビアのピッチ(この発明では、信号ビア5の中心線の間隔とする)Pvと一致するように、または接続される信号ビア5と十分に近い値となるように設定されている。そして、差動MSL4は、この図1では、多層基板1の端部付近で信号ビア5と接続される。
【0020】
信号ビア5は、多層基板1の上側の面から下側の面を垂直に貫通して設けられており、下側の面では、BGAボール7に信号ビア5の信号線路が接続されるようになっている。この発明では、BGAボール7のピッチ(この発明では、最も近接して存在するBGAボール7の中心位置の間隔とする)Pbは、信号ビア5と直接接続可能で、かつ実装性に問題が生じない範囲で調整される。
【0021】
ここで、差動MSL4のピッチPと信号ビア5のピッチPvとをほぼ同じ値とし、さらにBGAボール7のピッチPbが信号ビア5と直接接続できるように調整するために、第1の誘電体層111の厚さHを他の誘電体層112〜11nの厚さに比して十分に大きい値とすることを特徴とする。すなわち、第1の誘電体層111の厚さHを大きくすると、差動MSL4を所定の差動インピーダンス値(通常、差動インピーダンスZdif=100Ωである)に合わせるために、差動MSL4のピッチPを広げることができる。これによって、多層基板1に設ける信号ビア5のピッチPv、さらには実装するチップ2の信号ビア(信号線端子)3の間隔を従来のものよりも広げることが可能となる。また、この第1の誘電体層111の厚さHによって定まる差動MSL4のピッチP、より正確にはこの差動MSL4のピッチPとほぼ同じ値を有する信号ビア5のピッチPvによって、BGAボール7のピッチPbが定められる。なお、BGAボール7のピッチPbは、信号ビア5のピッチPvとほぼ等しい値とすることが難しい場合があるが、この場合には、最も近接して存在する2つのBGAボール7の中で、最も距離の短くなる部分が信号ビア5のピッチとほぼ等しい値とすることは可能である。図1(b)は、このような部分で、2つの信号ビア5とBGAボール7とを接続している様子を示している。このような構成によって、差動MSL4のピッチPを信号ビア5の近辺で広げることなく、また差動MSL4にインピーダンスの不整合区間を作ることなく、差動MSL4を信号ビア5に接続することが可能となる。
【0022】
第1のGND層121には、多層基板1を貫通する一対の信号ビア5を囲むように、矩形状のGNDの切欠き部13が形成される。この切欠き部13は、GNDと信号ビア5との間の結合を小さくするために、信号ビア5から所定距離だけ離して形成される必要がある。具体的には、信号ビア5のピッチPvよりも信号ビア5とGNDとの間隔の方が広くなるように切欠き部13を形成することが望ましい。また、図に示されるように、多層基板1の周縁部のBGAボール7に信号ビア5が形成される場合には、切欠き部13はパッケージの端縁に配置される。これによって、信号ビア5間での電界の結合を集中させることが可能となる。
GNDビア6は、第1のGND層121から第nの誘電体層11nを垂直に貫通するように形成される。そして、少なくとも2つのGNDビア6は、切欠き部13の周縁に沿って周縁に近接して、信号ビア5を挟むような位置に配置される。なお、パッケージの下面のBGAインタフェースにおいて、GNDビア6をコの字型のGND接続パターン8で接続することによって、GNDをいっそう強化することが可能となる。また、図1では、第1のGND層121におけるGNDの切欠き部13の形状として加工が容易な矩形状の場合を説明したが、これに限られず長円形状でも、その他の形状でもよい。
【0023】
チップ2のBGAの信号ビア3はパッケージの信号ビアと接続されているが、このチップ2の信号ビア5を図1の紙面垂直方向に伸ばした線が間に収まるように、図3に示されるように3本の第2のGNDビア10が第1のGND層121に配置される。そのため、第1のGND層121のGNDパターンの中央部に、チップ2の信号ビア3と対向するように設けられた突設部9が設けられている。この突設部9は接地導体として機能する。この第2のGNDビア10は、チップ2の信号ビア3のGNDを強化するために設けられるものである。
【0024】
ここで、図1に示されるようにnが比較的大きな値の多層基板1によってパッケージが構成される場合の信号ビア5の伝送区間の差動インピーダンスの調整について説明する。パッケージが多層構造で信号ビア5の伝送区間が長くなると、高速信号伝送のためインピーダンス整合が必要となる。信号ビアによる伝送区間の差動インピーダンスZdifの概略は、εrを多層基板1の比誘電率、Pvを信号ビア5のピッチ、そしてdを信号ビア5の直径とすると、下記に示す式1で求めることができる。ただし、ここでは、GNDビア6は信号ビア5による伝送区間の差動インピーダンスZdifの値にほとんど影響しない場合、すなわちGNDビア6と信号ビア5の間隔が信号ビア5のピッチPvに比して十分大きい場合を想定している。
【0025】
【数1】
【0026】
このように、GNDビア6と信号ビア5の間隔が信号ビア5のピッチPvに比して十分大きい場合には、信号ビア5のピッチPvと信号ビア5の直径dを適当に選ぶことで信号ビア5の差動インピーダンスZdifを容易に調整することができる。この場合、GNDビア6は、特性インピーダンスの調整用としての役割を担うのではなく、同相モード成分が発生した場合のリターン電流経路として機能することになる。
【0027】
多層基板1に設けられる信号ビア5のピッチPvはBGAボール7と直接接続できる程度にしておくことが好ましいが、多層基板1の比誘電率εrの値によっては信号ビア5の直径dが大きくなりすぎてしまう場合がある。この場合には、高速信号伝送箇所に使用されるBGAボール7のみ、BGAボール7のピッチPbを実装に問題が生じない範囲で適宜調整することによって、信号ビア5とBGAボール7との直接接続が容易となる。ただし、このとき、差動MSL4の線路のピッチPと信号ビア5のピッチPvとは一致させるかまたは概略同じになるように設定されているものとする。
【0028】
なお、図1ではSS構成の差動MSL4としているが、信号線路の両脇にGNDパターンを設けたGSSG構成としてもよい。また、差動MSL4上に誘電体カバーを設けたカバードMSLとすることによって、差動MSL4の線路間隔の設定にさらに自由度を増すことが可能となり、設計が容易になる。このとき使用される誘電体カバーは多層基板1を構成する誘電体層111〜11nと同一材料であってもよいし、別種の材料としてもよい。
【0029】
また、上述した説明において、差動インピーダンス値として100Ωに設定することが望ましいが、実際には、差動インピーダンス値が90Ωよりも低い場合または110Ωよりも高い場合には信号の反射が増加してしまうので、このような信号の反射の影響を許容できる範囲として90Ω〜110Ωの間に差動インピーダンス値を設定することが望ましい。
【0030】
つぎに、この発明にかかる半導体装置における実装されるチップ2の信号線端子同士のピッチとBGAボール7のピッチPbの定め方について、具体的数値を用いて説明する。実装されるチップ2として、225μmピッチのGSGSG構成の接続端子を有し、信号線端子同士のピッチが0.45mmのチップ4を用い、多層基板1として、比誘電率εrが5.2の材料の多層基板1を用い、さらに厚さ0.1mmの多層基板1と同材料の誘電体カバーを多層基板1上に設けた場合を例に挙げる。この場合に、差動MSL4の線路幅が0.25mmであり、第1の誘電体層111の厚さHが0.35mmであり、差動MSL4の線路のピッチPが0.45mmであるときに、電磁界シミュレーションによるパッケージの差動MSL(ただし、SS構成の差動MSLとする)4の差動インピーダンスZdifは100Ωとなる。これによって、差動MSL4をチップ2と直接接続することが可能となる。
【0031】
一方、信号ビア5のピッチPvを0.5mmとし、信号ビア5の直径dを0.13mmとした場合には、式1から信号ビア5の伝送区間における差動インピーダンスZdifが106Ωとなる。しかし、実際にはGNDビア6の影響でZdifはわずかに小さくなるので、ほぼ不整合なく差動MSL4と信号ビア5を直接接続できる。
【0032】
さらに、BGAボール7のピッチは0.8mmを基本としたが、高速信号接続を行うBGAボール7の差動対のみBGAボール7のピッチPbを0.65mmとすることによって、実装上許容できる範囲で上記のピッチを有する信号ビア5との直接接続が可能となる。
【0033】
したがって、多層基板1上に実装されるチップ2の信号線端子から多層基板1のBGAボール7までの間を、差動インピーダンス値および信号線路のピッチを一定に保った状態で電気的に接続することが可能となる。
【0034】
なお、上述した説明では、フリップチップ方式でチップ2を実装する場合を示したが、ワイヤボンディングの場合でも同様に対応可能である。また、多層基板1を構成する誘電体の材料として、セラミックスまたは樹脂のいずれも用いることができる。
【0035】
この実施の形態によれば、ICチップが実装される第1の誘電体層と、バンプが形成される第2の誘電体層とが、信号ビアが形成される領域を囲むように形成されたグランド導体層を介して接合される多層基板とを備え、ICチップの一対の信号線端子が、第1の誘電体層上に形成された一対の線路と多層基板を垂直に貫通する一対の信号ビアとによって一対のバンプと接続され、信号ビアを挟むようにグランド導体層と第2の誘電体層を貫通するグランドビアが形成され、一対の線路は、一対の信号ビアの間隔とほぼ等しい間隔を有する結合差動線路によって構成されることにより、パッケージ内の差動信号伝送路を全て所定の差動インピーダンスである100Ω程度とすることが可能となり、10Gbps以上の高速信号伝送においても、インピーダンス不整合による反射を十分低く抑えることができるという効果を有する。
【0036】
また、伝送線路が全て結合差動線路であるためノイズ耐性が高く、さらに単相線路への変換箇所が無いので、構造を簡素で小さくすることも可能となる。そのため、パッケージ設計の自由度が高くなるという効果を有する。
【0037】
【発明の効果】
以上説明したように、この発明によれば、パッケージ内の差動信号伝送路を全て所定の差動インピーダンスである100Ω程度とすることが可能となり、10Gbps以上の高速信号伝送においても、インピーダンス不整合による反射を十分低く抑えることができるという効果を有する。
【図面の簡単な説明】
【図1】この発明による半導体装置の平面図である。
【図2】図1のA−A矢視断面図である。
【図3】図2のB−B矢視断面図である。
【図4】半導体装置の下面図である。
【図5】半導体装置の構成の従来例を示す図であり、(a)は半導体装置の平面図であり、(b)は(a)のA−A矢視断面図であり、(c)は(b)のB−B矢視断面図であり、そして(d)は半導体装置の下面図である。
【図6】半導体装置の構成の従来例を示す図であり、(a)は半導体装置の平面図であり、(b)は(a)のA−A矢視断面図であり、(c)は(b)のB−B矢視断面図であり、そして(d)は半導体装置の下面図である。
【符号の説明】
1 多層基板、2 チップ、3 チップの信号ビア、4 差動MSL、5 信号ビア、6 GNDビア、7 BGAボール、8 GNDパターン、9 突設部、10 第2のGNDビア、111〜11n 誘電体層、121〜12n−1 GND層、13 切欠き部。
Claims (8)
- ICチップと、
前記ICチップが実装される第1の誘電体層と、バンプが形成される第2の誘電体層とが、信号ビアが形成される領域を囲むように形成されたグランド導体層を介して接合される多層基板と、
を備え、前記ICチップの一対の信号線端子が、前記第1の誘電体層上に形成された一対の線路と前記多層基板を垂直に貫通する一対の信号ビアとによって、前記一対のバンプと接続され、前記信号ビアを挟むように前記グランド導体層と前記第2の誘電体層を貫通するグランドビアが形成される半導体装置であって、前記一対の線路は、前記一対の信号ビアの間隔とほぼ等しい間隔を有する結合差動線路によって構成されることを特徴とする半導体装置。 - 前記グランド導体層と前記第2の誘電体層との間に、誘電体層と信号ビアが形成される領域を囲むように形成されたグランド導体層との積層体が所望の数だけ繰り返し挿入されることを特徴とする請求項1に記載の半導体装置。
- 前記グランドビアは、第2の誘電体層のバンプが形成される面で共通の導体パターンに接続されることを特徴とする請求項1または2に記載の半導体装置。
- 前記グランド導体層は、前記信号ビアの周囲における前記第1および前記第2の誘電体層との接合部が矩形状となるように形成され、
前記グランドビアは、前記矩形状の接合部の周縁に沿って配置されることを特徴とする請求項1または2に記載の半導体装置。 - 前記信号ビアと接続されるバンプは、前記第2の誘電体層の周縁部に配置されたバンプであることを特徴とする請求項1または2に記載の半導体装置。
- 前記1対の信号ビアの間隔は、前記信号ビアと前記グランド導体層との間の最も短い間隔よりも短いことを特徴とする請求項1〜5のいずれか1つに記載の半導体装置。
- 前記結合差動線路と前記信号ビアの差動インピーダンスは90〜110Ωであることを特徴とする請求項1〜6のいずれか1つに記載の半導装置。
- 前記ICチップはベアチップであり、前記結合差動線路との接続がバンプによって行われることを特徴とする請求項1〜7のいずれか1つに記載の半導体装置。
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