JP6352839B2 - 高周波パッケージ - Google Patents

Description

本発明は、高周波パッケージに関し、特に、ＤＣブロックとして機能するチップコンデンサを備えた高周波パッケージに関する。

従来から、半導体チップなどの電子部品（以降、チップと総称する。）は、パッケージと呼ばれる筐体に実装され、更に、そのパッケージをプリント基板などに代表される多層配線基板上に複数実装し、これにより、最終的にモジュールとして機能するようになる。チップは、高周波信号であるＲＦ（Radio Frequency）信号が伝送されるパッケージ内の表層にフェイスアップ実装されるか、もしくは、フェイスダウン実装されており、フェイスアップ実装時にはワイヤボンドで、フェイスダウン実装時にはバンプなどでフリップチップ実装される。

チップに入出力されるＲＦ信号は、パッケージ外の多層配線基板から、パッケージ筐体の裏面を介し、ＲＦビアと呼ばれるパッケージ表裏を接続する高さ方向の信号線路を通じて、パッケージ筐体内のチップに通じる線路に伝送される。例えば、光伝送システムでは、２８Ｇｂｉｔｓ／ｓなどの高速広帯域な光信号が取り扱われ、その内部に備えられる光変調器などを駆動する電気信号もまた高速広帯域なものとなる。即ち、上記パッケージなどにも広帯域な特性を有することが求められる。そのためには、線路長を極力短くすることなどが求められ、ＲＦビアも短くすること、即ち、パッケージ筐体の厚みも極力薄くすることが求められる。

上記光変調器などを駆動する電気信号を生成するデバイスとしては変調器ドライバなどが挙げられるが、変調器ドライバと光変調器は、一般的に、それらのデバイスを駆動するためのバイアス電圧、もしくは電源電圧が異なる。そのため、それらのデバイスを収めたパッケージ間にはＤＣ（直流）成分をブロックしてＡＣ（交流）成分のみを通過させる必要があるが、そのような機能を有するＤＣブロック回路をパッケージ間に実装する必要がある。又、近年では、デバイス小型化の要求もあり、上記のＤＣブロック回路をパッケージ内部に内蔵する傾向がある。

パッケージ内蔵型のＤＣブロック回路は、パッケージ筐体となる誘電体基板の伝送線路に提供され、その伝送線路上にチップコンデンサなどを実装して構成される。この伝送線路は、誘電体基板上にパターニングされて、誘電体基板の表面に線状の導体箔を形成した構造を持っている。このような伝送線路の構造としては、図８に示すコプレーナ線路や図９に示すマイクロストリップ線路などがある。なお、誘電体基板としては、例えば、セラミックなどの誘電体を多層に積層したセラミック多層基板などが用いられる。

例えば、図８に示すコプレーナ線路は、その構造として、誘電体基板１１の表面に形成された線状の導体箔からなるＲＦ導体１２と、同じく、誘電体基板１１の表面上に形成され、ＲＦ導体１２の接地導体として働く導体箔からなる表層接地導体１３ａとを有し、このような構造により電磁波を伝達する構造となっている。なお、図８に示すように、誘電体基板１１の裏面側に導体箔からなる裏面接地導体１３ｂを設けても良い。又、図９に示すマイクロストリップ線路は、図８に示すコプレーナ線路に類似しており、その構造として、誘電体基板２１の表面上に形成された線状の導体箔からなるＲＦ導体２２と、誘電体基板２１を挟んでＲＦ導体２２と逆側に形成され、ＲＦ導体２２の接地導体として働く導体箔からなる裏面接地導体２３とを有し、このような構造により電磁波を伝達する構造となっている。図９に示すマイクロストリップ線路の場合、誘電体基板２１の表面上には、ＲＦ導体２２のみが形成されている。

そして、図８及び図９を参照して、コプレーナ線路、マイクロストリップ線路における電磁結合を説明すると、図８のコプレーナ線路では、電気力線ψはＲＦ導体１２から表層接地導体１３ａ、裏面接地導体１３ｂに伸び、図９のマイクロストリップ線路では、電気力線ψはＲＦ導体２２から裏面接地導体２３に伸びる。

そして、図８に示したコプレーナ線路や図９に示したマイクロストリップ線路に、ＤＣブロックとして機能するチップコンデンサを実装する場合には、伝送線路となるＲＦ導体１２、２２の途中に実装されることになる。具体的には、図１０に示すように、コプレーナ線路においては、ＲＦ導体１２の途中にＲＦ導体１２が存在しないギャップ１４（隙間）を形成し、ギャップ１４を挟んで対向したＲＦ導体１２の部分に幅広のランド１２ａを形成し、これらのランド１２ａを架橋するようにチップコンデンサ１５を実装している。又、図１１に示すように、マイクロストリップ線路においても、ＲＦ導体２２の途中にＲＦ導体２２が存在しないギャップ２４（隙間）を形成し、ギャップ２４を挟んで対向したＲＦ導体２２の部分に幅広のランド２２ａを形成し、これらのランド２２ａを架橋するようにチップコンデンサ２５を実装している。なお、符号１２ｂ、２２ｂは、ＲＦビアである。

上記伝送線路（ＲＦ導体１２、２２）は５０Ωなどの所定の特性インピーダンスに整合するように線幅などが設計される。しかしながら、パッケージ内の伝送線路はチップと直接接続されるため、チップ上のパッドパタンに合わせて狭い線幅で設計されることが一般的である。一方で、図１０、図１１に示したように、チップコンデンサ１５、２５を搭載するランド１２ａ、２２ａは、チップコンデンサ１５、２５の幅に合わせて設計せざるを得ない。

加えて、チップコンデンサ１５、２５は、高さ方向も伝送線路の厚さに比べて大きくなり、図１０（ａ）、図１１（ａ）に示すように、この高さ方向に存在するチップコンデンサ１５、２５の側面から表層接地導体１３ａ、裏面接地導体１３ｂ、裏面接地導体２３に、電気力線ψが伸びるため、チップコンデンサ１５、２５の側面と接地導体である表層接地導体１３ａ、裏面接地導体１３ｂ、裏面接地導体２３との間の寄生容量も考慮して、ランド１２ａ、２２ａの特性インピーダンスを伝送線路の特性インピーダンスと整合させる必要がある。

非特許文献１に記載された技術によれば、チップコンデンサを実装するために線幅が太くなっている伝送線路のランドに対し、当該ランド直下にある接地導体として働く導体層に、当該ランドに相当する領域の開口部を形成し、その上方に存在するランドの特性インピーダンスを整合するように設計している。例えば、図１２に示すように、コプレーナ線路においては、ランド１２ａの直下にある裏面接地導体１３ｂに、当該ランド１２ａに相当する領域の開口部１６を形成することになる。又、図１３に示すように、マイクロストリップ線路においても、ランド２２ａの直下にある裏面接地導体２３に、当該ランド２２ａに相当する領域の開口部２６を形成することになる。

同様に、特許文献１に関しても、ランド直下の接地導体層に開口部を設けて、特性インピーダンスを整合するように設計しており、上記開口部の加工精度を高めるため、加工精度の低い金属基板の変わりに、加工精度の高い接地導体層上に開口部を設ける工夫をしている。

特許第５２５７０８８号公報

Weifeng Shu 他, "DC Blocking Capacitor Design and Optimization for High Speed Signaling", Electromagnetic Compatibility (EMC), 2014 IEEE international Symposium, 2014年, pp. 679-685

高周波特性に優れたパッケージを作成する場合、伝送線路をきわめて短くし、伝送線路での損失を極力抑える必要がある。このため、パッケージ基板のチップと接続される伝送線路とパッケージ基板裏面のパッドを結ぶＲＦビアも短くする必要があり、パッケージ基板の厚さも薄くする必要が生じる。上記のように、ランド直下に開口部を設けて、ランドの特性インピーダンスを伝送線路と整合するように設計しようとすると、パッケージ基板が薄い場合、パッケージ基板裏面の接地導体、もしくは、パッケージ基板が実装される多層配線基板上の導体パタンにも開口部を作成する必要が生じる。

しかしながら、このような開口部を設ける場合、チップに電源を供給するＤＣ線路などのパッケージ内での引き回しに制限が生じることになり、小型化への要求をみたすことが難しくなる。又、パッケージ基板裏面は接地導体として機能するものであり、一般的に、ＲＦパッド、ＤＣパッド部以外は全面がメタライズされているため、パッケージ基板を薄くした場合、パッケージ基板裏面の導体層が接地導体として働き、上記開口部による寄生容量削減効果が減少し、特性インピーダンスを整合させることが難しくなる。又、パッケージ基板は、ＰＣＢなどのパッケージ間を接続する多層配線基板上に実装されるが、パッケージ基板裏面の導体層に開口部を設けたとしても、パッケージ間を接続する多層配線基板上にもメタルパタンがあり、それが接地導体として働いてしまうため、同じく特性インピーダンスを整合させることが難しくなる。

本発明は上記課題に鑑みなされたもので、上述したような高周波特性に優れたパッケージにおいて、ＤＣブロックとして機能するチップコンデンサの特性インピーダンス整合を取りやすくし、従来よりも更に高周波に適した高周波パッケージを提供することを目的とする。

上記課題を解決する第１の発明に係る高周波パッケージは、
直流成分をブロックするチップコンデンサを搭載した高周波パッケージであって、
誘電体からなる誘電体基板と、
前記誘電体基板の表面に形成された線状の導体からなり、当該導体にギャップを挟んで対向したランドが形成されると共に、前記ランドに前記チップコンデンサが搭載された伝送線路と、
前記伝送線路に対して、前記誘電体基板の表面又は裏面に形成された接地導体とを有し、
前記誘電体基板の表面より高い位置に前記ランド及び前記チップコンデンサを搭載する凸部を設け、
前記凸部は、前記伝送線路に沿う方向に垂直な断面が逆台形形状であり、当該逆台形形状により前記凸部の側面に形成する空気による空間の割合が矩形断面の場合より高い
ことを特徴とする。

上記課題を解決する第２の発明に係る高周波パッケージは、
上記第１の発明に記載の高周波パッケージにおいて、
前記伝送線路は、前記接地導体が前記誘電体基板の表面に形成されたコプレーナ線路構造であり、
前記誘電体基板の層間に層間導体を形成する場合には、前記チップコンデンサの直下の領域に前記チップコンデンサの搭載面積と同等の大きさの開口部を前記層間導体に設ける
ことを特徴とする。
なお、前記接地導体を前記誘電体基板の裏面に更に形成しても良い。このとき、前記伝送線路と接続された電極部が前記誘電体基板の裏面にある場合には、前記電極部を除いた裏面全面に前記接地導体を設ければ良い。

上記課題を解決する第３の発明に係る高周波パッケージは、
上記第１の発明に記載の高周波パッケージにおいて、
前記伝送線路は、前記接地導体が前記誘電体基板の裏面に形成されたマイクロストリップ線路構造であり、
前記誘電体基板の層間に層間導体を形成する場合には、前記チップコンデンサの直下の領域に前記チップコンデンサの搭載面積と同等の大きさの開口部を前記層間導体に設ける
ことを特徴とする。
なお、前記伝送線路と接続された電極部が前記誘電体基板の裏面にある場合には、前記電極部を除いた裏面全面に前記接地導体を設ければ良い。

上記課題を解決する第４の発明に係る高周波パッケージは、
上記第１〜第３のいずれか１つの発明に記載の高周波パッケージにおいて、
前記凸部は、前記誘電体基板に直接形成したもの、又は、前記誘電体基板とは独立して形成して、前記誘電体基板に取り付けたものである
ことを特徴とする。

上記課題を解決する第５の発明に係る高周波パッケージは、
上記第１〜第４のいずれか１つの発明に記載の高周波パッケージにおいて、
前記凸部は、前記誘電体基板と同等の誘電体材料から形成されている
ことを特徴とする。

上記課題を解決する第６の発明に係る高周波パッケージは、
上記第１〜第５のいずれか１つの発明に記載の高周波パッケージにおいて、
前記凸部の上面は、前記チップコンデンサの搭載面積と同等の大きさである
ことを特徴とする。

上記課題を解決する第７の発明に係る高周波パッケージは、
上記第１〜第６のいずれか１つの発明に記載の高周波パッケージにおいて、
前記凸部は、前記伝送線路に沿う方向の両端に斜面を有し、当該斜面に形成した導体を介して、前記伝送線路と前記ランドを接続している
ことを特徴とする。

本発明によれば、上述した構成の凸部を設けることにより、高周波特性の改善を狙って、誘電体基板を薄くし、当該誘電体基板を貫通するＲＦビアを短くした高周波パッケージにおいても、チップコンデンサ直下の接地導体との距離を稼ぐことができると共に、チップコンデンサ側面から接地導体までの距離も稼ぐことができ、チップコンデンサの側面に生じる寄生容量の増加を抑制することができ、特性インピーダンスの整合が取りやすくなる。従って、従来と比較して、より高周波特性に優れた高周波パッケージを提供することが可能となる。その結果、誘電体基板を薄くし、貫通線路を短くして、より広帯域な特性を有する高周波パッケージにおいても、特性インピーダンスの不整合を防ぐことができ、帯域内での周波数特性劣化を防ぐことが可能となる。

本発明に係る高周波パッケージの実施形態の一例（参考例１）として、コプレーナ線路を用いたパッケージ構造を示す図であり、（ａ）は斜視図、（ｂ）は下面図、（ｃ）は主要部の上面図、（ｄ）はＡ−Ａ線断面図、（ｅ）はＢ−Ｂ線断面図である。 図１に示した高周波パッケージの変形例として、マイクロストリップ線路を用いたパッケージ構造を示す図であり、（ａ）は斜視図、（ｂ）は下面図、（ｃ）は主要部の上面図、（ｄ）はＣ−Ｃ線断面図、（ｅ）はＤ−Ｄ線断面図である。 （ａ）は本発明に係る高周波パッケージによる特性インピーダンスの改善効果を表すグラフであり、（ｂ）、（ｃ）は従来例のパッケージ構造の断面図であり、（ｄ）、（ｅ）は本発明のパッケージ構造の断面図である。 本発明に係る高周波パッケージによるパッケージの周波数特性改善効果を表すグラフであり、（ａ）は反射特性、（ｂ）は透過特性である。 本発明に係る高周波パッケージの実施形態の他の一例（実施例１）として、コプレーナ線路を用いたパッケージ構造を示す図であり、（ａ）は主要部の上面図、（ｂ）はＥ−Ｅ線断面図である。 図５に示した高周波パッケージの変形例として、マイクロストリップ線路を用いたパッケージ構造を示す図であり、（ａ）は主要部の上面図、（ｂ）はＦ−Ｆ線断面図である。 本発明に係る高周波パッケージの実施形態の他の一例（実施例２）として、当該パッケージ構造の主要部を示す図であり、（ａ）は主要部の上面図、（ｂ）はＧ−Ｇ線断面図、（ｃ）は主要部の側面図である。 コプレーナ線路のパッケージ構造及び電磁結合を説明する図である。 マイクロストリップ線路のパッケージ構造及び電磁結合を説明する図である。 チップコンデンサが存在する場合のコプレーナ線路のパッケージ構造及び電磁結合を説明する図であり、（ａ）は主要部の断面図、（ｂ）は主要部の上面図、（ｃ）は主要部の側面図である。 チップコンデンサが存在する場合のマイクロストリップ線路のパッケージ構造及び電磁結合を説明する図であり、（ａ）は主要部の断面図、（ｂ）は主要部の上面図である。 従来の高周波パッケージとして、コプレーナ線路を用いたパッケージ構造及び電磁結合を説明する図であり、（ａ）は主要部の断面図、（ｂ）は主要部の上面図である。 従来の高周波パッケージとして、マイクロストリップ線路を用いたパッケージ構造及び電磁結合を説明する図であり、（ａ）は主要部の断面図、（ｂ）は主要部の上面図である。

以下、本発明に係る高周波パッケージの実施形態について、図１〜図７を参照して説明する。

［参考例１］
図１は、本参考例の高周波パッケージとして、コプレーナ線路を用いたパッケージ構造を示す図であり、図１（ａ）は斜視図、図１（ｂ）は下面図、図１（ｃ）は主要部の上面図、図１（ｄ）はＡ−Ａ線断面図、図１（ｅ）はＢ−Ｂ線断面図である。なお、図１では、図８、図１０及び図１２に示した従来のパッケージ構造と同等の構成については、同じ符号を付している。

図１に示す高周波パッケージは、コプレーナ線路の構造となっており、基本的には、図１２に示した従来の高周波パッケージと同等の構造となっている。具体的には、パッケージ筐体となる誘電体基板１１、伝送線路となる線状の導体箔からなるＲＦ導体１２、ランド１２ａ、ＲＦビア１２ｂ、導体箔からなる表層接地導体１３ａ、導体箔からなる裏面接地導体１３ｂ、ギャップ１４、チップコンデンサ１５を有する構造である。

一方で、図１に示す高周波パッケージは、図１２に示した従来の高周波パッケージとは相違する構造を有しており、ランド１２ａ及びチップコンデンサ１５を搭載する位置を、半導体チップ１８などを搭載する誘電体基板１１の表層（表面）の位置より高くする誘電体凸部１７を設けている。この誘電体凸部１７については後述する。なお、図１において、符号１２ｃはＲＦパッドであり、又、接地導体（又は、電源端子、機能端子に電圧を供給する導体）として働く層間導体１３ｃを誘電体基板１１の層間に設け、ここに開口部１６を設けている。又、層間導体１３ｃには、誘電体基板１１を貫通するＲＦビア１２ｂの周囲にも開口部（又は切り欠き）を設けている。

又、図２は、図１に示した高周波パッケージの変形例として、マイクロストリップ線路を用いたパッケージ構造を示す図であり、図２（ａ）は斜視図、図２（ｂ）は下面図、図２（ｃ）は主要部の上面図、図２（ｄ）はＣ−Ｃ線断面図、図２（ｅ）はＤ−Ｄ線断面図である。なお、図２でも、図９、図１１及び図１３に示した従来のパッケージ構造と同等の構成については、同じ符号を付している。

図２に示す高周波パッケージは、マイクロストリップ線路の構造となっており、基本的には、図１３に示した従来の高周波パッケージと同等の構造となっている。具体的には、パッケージ筐体となる誘電体基板２１、伝送線路となる線状の導体箔からなるＲＦ導体２２、ランド２２ａ、ＲＦビア２２ｂ、導体箔からなる裏面接地導体２３ａ、ギャップ２４、チップコンデンサ２５を有する構造である。

一方で、図２に示す高周波パッケージも、図１３に示した従来の高周波パッケージとは相違する構造を有しており、ランド２２ａ及びチップコンデンサ２５を搭載する位置を、半導体チップ２８などを搭載する誘電体基板２１の表層（表面）の位置より高くする誘電体凸部２７を設けている。この誘電体凸部２７についても後述する。なお、図２において、符号２２ｃはＲＦパッドであり、又、接地導体（又は、電源端子、機能端子に電圧を供給する導体）として働く層間導体２３ｂを誘電体基板２１の層間に設け、ここに開口部２６を設けている。又、層間導体２３ｂには、誘電体基板２１を貫通するＲＦビア２２ｂの周囲にも開口部（又は切り欠き）を設けている。

図１及び図２に示したように、本参考例の高周波パッケージにおいては、高周波パッケージの母材となるセラミックなどの誘電体基板１１、２１に、誘電体凸部１７、２７を設けている。この誘電体凸部１７、２７は、製造工程において、誘電体基板１１、２１と一体化して直接形成しても良いし、又、誘電体基板１１、２１を製造した後、同様の誘電体材料を用いて、これらとは独立して、誘電体凸部１７、２７のみを部品として形成し、この部品を誘電体基板１１、２１に取り付けるようにしても良い。この誘電体凸部１７、２７の幅は、チップコンデンサ１５、２５の幅と同程度としており、又、誘電体凸部１７、２７の長さも、チップコンデンサ１５、２５の長さと同程度としている。つまり、誘電体凸部１７、２７の上面の大きさは、チップコンデンサ１５、２５の搭載面積と同等としている。

そして、誘電体凸部１７、２７の上面には、ギャップ１４、２４を挟んで、各々対向するランド１２ａ、２２ａとなる導体がメッキなどで形成されている。又、ランド１２ａ、２２ａとそれらの下方に位置する誘電体基板１１、２１の表層のＲＦ導体１２、２２とを接続するため、誘電体凸部１７、２７のＲＦ導体１２、２２に沿う方向の両端の端面にも、導体がメッキなどで形成されている。なお、ランド１２ａ、２２ａとＲＦ導体１２、２２とを滑らかに接続するため、誘電体凸部１７、２７のＲＦ導体１２、２２に沿う方向の両端に斜面を設け、その斜面にメッキなどを施すようにしてもよい（後述の図７参照）。ランド１２ａ、２２ａは、ＲＦ導体１２、２２を介して、ＲＦビア１２ｂ、２２ｂと接続されている。

伝送線路は、一般的には、５０Ω整合がとれるように特性インピーダンスが設定されており、特性インピーダンスが５０Ωとなるように、ＲＦ導体１２、２２の幅、誘電体基板１１、２１の板厚、裏面接地導体１３ｂ、２３ａとのギャップが形成される。

一般的に、チップコンデンサ１５、２５はＲＦ導体１２、２２の幅より幅広であることが多く、ランド１２ａ、２２ａとＲＦ導体１２、２２とはテーパ形状などを利用して滑らかに接続される。チップコンデンサ１５、２５は、ランド１２ａ、２２ａ上に半田、銀ペースト、もしくは導電性接着剤で実装される。誘電体基板１１、２１の表層より下層には、接地導体もしくは電源端子、機能端子に電圧を供給する層間導体１３ｃ、２３ｂが存在するが、チップコンデンサ１５、２５の直下の下層に存在する層間導体１３ｃ、２３ｂには、チップコンデンサ１５、２５の搭載面積と同等の大きさの開口部１６、２６が設けてあり、ランド１２ａ、２２ａで線路幅が広がることによる寄生容量の増加を抑制している。

更に、本参考例では、誘電体基板１１の表層接地導体１３ａや下層にある層間導体１３ｃ、２３ｂ及び裏面接地導体１３ｂ、２３ａから、チップコンデンサ１５、２５をより遠ざけることを可能とする誘電体凸部１７、２７を設けているので、高周波特性をより改善すべく、ＲＦビア１２ｂ、２２ｂを短くするために、誘電体基板１１、２１の板厚を薄くした場合でも、裏面に存在する裏面接地導体１３ｂ、２３ａやパッケージ間を接続するＰＣＢなどの多層配線基板上に存在する導体からも遠ざけることが可能となる。その結果、寄生容量の増加を抑制し、特性インピーダンスを整合させ、高周波特性を改善すると共に、特性インピーダンス不整合による反射特性の増加、透過特性のディップなど帯域内での周波数特性の劣化を抑制することが可能となる。

図３（ａ）は、図３（ｂ）〜（ｅ）に示す各コプレーナ線路の構造の特性インピーダンスを示したシミュレーション結果である。シミュレーションソフトは、三次元電磁界シミュレータＨＦＳＳを用いている。このシミュレーションソフトにおいて、コプレーナ線路の誘電体基板１１は、誘電率９．２のセラミックで、厚みは６００μｍを想定している。又、ＲＦ導体１２と表層接地導体１３ａは厚さ１５μｍの金メッキを想定しており、誘電体基板１１の表層より下層に存在する層間導体１３ｃとの距離は１５０μｍである。チップコンデンサ１５のサイズは０６０３サイズを想定しており、完全導体として取り扱っている。

上記シミュレーションソフトにおけるモデルとしては、図３（ｂ）に示す従来例（チップコンデンサなし）、図３（ｃ）に示す従来例（チップコンデンサあり）、図３（ｄ）に示す本参考例（誘電体凸部１７の高さを０．１ｍｍにしたもの）、図３（ｅ）に示す本参考例（誘電体凸部１７の高さを０．２ｍｍにしたもの）の４つを想定している。

図３（ｃ）に示すように、従来例では、誘電体基板１１の板厚を薄くした場合、チップコンデンサ１５及びランド１２ａの直下に開口部１６を設けても、誘電体基板１１の裏面の裏面接地導体１３ｂの距離が近くなってしまうこと、又、チップコンデンサ１５の側面からの寄生容量が増すこともあり、図３（ａ）中の符号ｃに示すように、特性インピーダンスが３５Ω程度まで減少していることがわかる。これに対し、本参考例では、誘電体凸部１７を設けることで、誘電体基板１１の裏面からの距離を確保し、かつ、誘電体基板１１に存在する接地導体（表層接地導体１３ａ、裏面接地導体１３ｂ、層間導体１３ｃ）からも距離を確保できるため、寄生容量の増加を抑制することができ、その結果、特性インピーダンスを５０Ωに近づけることが可能となっている。

図４（ａ）（ｂ）に、本参考例による周波数特性改善の効果をシミュレーションで実証した結果を示す。図４（ａ）（ｂ）には、従来例の場合（短い点線参照）と、高周波特性の改善を目指し、ＲＦビアを短く構成するため、従来例に対し誘電体基板厚を薄くした場合（長い点線参照）と、本参考例の場合（実線参照）の結果を示している。本参考例の場合、高周波特性の改善を目指し、ＲＦビアを短く構成するため、従来例に対し誘電体基板厚を薄くしており、更に、上述した誘電体凸部を設けている。

従来例の場合（短い点線参照）に対して、誘電体基板厚を薄くした場合（長い点線参照）、高周波特性（帯域）は延伸しているが、帯域内（２０−３０ＧＨｚ）で透過特性に大きなディップが見られ、又、反射特性に大きな劣化が見られることがわかる。これは前述した特性インピーダンスの不整合によるものである。一方で、本参考例の場合（実線参照）、高周波特性（帯域）の延伸と共に、帯域内（共に２０−３０ＧＨｚ）での透過特性のディップが抑えられ、反射特性の劣化が抑えられていることがわかる。

このように、本参考例の構成により、従来と比較して、より高周波特性に優れた高周波パッケージを提供することが可能となり、その結果、特性インピーダンスの不整合を防ぐことができ、帯域内での周波数特性劣化を防ぐことが可能となる。

［実施例１］
図５は、本実施例の高周波パッケージとして、コプレーナ線路を用いたパッケージ構造を示す図であり、図５（ａ）は主要部の上面図、図５（ｂ）はＥ−Ｅ線断面図である。なお、図５では、図１に示した高周波パッケージと同等の構成については、同じ符号を付している。

図５に示す高周波パッケージは、コプレーナ線路の構造となっており、基本的には、図１に示した高周波パッケージと同等の構造となっている。具体的には、誘電体基板１１、ＲＦ導体１２、ランド１２ａ、ＲＦビア１２ｂ、表層接地導体１３ａ、裏面接地導体１３ｂ、層間導体１３ｃ、ギャップ１４、チップコンデンサ１５、開口部１６を有する構造である。

そして、図５に示す高周波パッケージも、図１に示した高周波パッケージと同様に、ランド１２ａ及びチップコンデンサ１５を搭載する位置を、誘電体基板１１の表層（表面）の位置より高くする誘電体凸部１９を設けているが、後述するように、誘電体凸部１９の形状が図１に示した誘電体凸部１７とは異なる。

又、図６は、図５に示した高周波パッケージの変形例として、マイクロストリップ線路を用いたパッケージ構造を示す図であり、図６（ａ）は主要部の上面図、図６（ｂ）はＦ−Ｆ線断面図である。なお、図６では、図２に示した高周波パッケージと同等の構成については、同じ符号を付している。

図６に示す高周波パッケージは、マイクロストリップ線路の構造となっており、基本的には、図２に示した高周波パッケージと同等の構造となっている。具体的には、誘電体基板２１、ＲＦ導体２２、ランド２２ａ、ＲＦビア２２ｂ、裏面接地導体２３ａ、層間導体２３ｂ、ギャップ２４、チップコンデンサ２５、開口部２６を有する構造である。

そして、図６に示す高周波パッケージも、図２に示した高周波パッケージと同様に、ランド２２ａ及びチップコンデンサ２５を搭載する位置を、誘電体基板２１の表層（表面）の位置より高くする誘電体凸部２９を設けているが、後述するように、誘電体凸部２９の形状が図２に示した誘電体凸部２７とは異なる。

本実施例において、誘電体凸部１９、２９は、チップコンデンサ１５、２５の側面及び直下の裏面接地導体１３ｂ、２３ａへの電磁結合を抑え、より寄生容量削減の効果を狙った形状としている。具体的には、誘電体凸部１９、２９の上面は、チップコンデンサ１５、２５の搭載面積と同等の大きさであるが、誘電体凸部１９、２９のＲＦ導体１２、２２に沿う方向に垂直な断面が逆台形形状となっており、誘電体凸部１９、２９においては、ランド１２ａ、２２ａを形成する部分の幅より誘電体基板１１、２１の表層との接地幅を狭くしている。そして、このような形状の誘電体凸部１９、２９を誘電体基板１１、２１に直接形成している。

このように、誘電体凸部１９、２９の断面を逆台形形状とすることで、ランド１２ａ、２２ａの幅を確保することができる。加えて、ＲＦ導体１２、２２、ランド１２ａ、２２ａ及びチップコンデンサ１５、２５の周辺に広がる電気力線が、空気よりも高い誘電率を有する誘電体基板１１、２１内ではなく、空気中を介して、下層の接地導体（裏面接地導体１３ｂ、２３ａ、層間導体１３ｃ、２３ｂ）と結合する割合を高めることが可能となり、寄生容量削減効果を高めることが可能となる。

［実施例２］
図７は、本実施例の高周波パッケージのパッケージ構造の主要部を示す図であり、（ａ）は主要部の上面図、（ｂ）はＧ−Ｇ線断面図、（ｃ）は主要部の側面図である。

上述した実施例１では、誘電体基板１１、２１に誘電体凸部１９、２９を直接設けた構成であったが、本実施例では、誘電体基板１１、２１とは独立して、誘電体凸部１９、２９と同等の形状の誘電体からなる台座３０を形成しており、この台座３０をチップコンデンサ１５の直下に設けている。そして、この台座３０は、チップコンデンサ１５と共に誘電体基板１１、２１に取り付けることになる。

更に、本実施例では、台座３０の両端（ＲＦ導体１２、２２に沿う方向の両端）に斜面３０ａを設け、その斜面３０ａにもメッキなどを施して導体を形成している。そして、図１、図２を参照して説明すると、斜面３０ａに形成した導体により、ランド１２ａとそれより下方に位置する誘電体基板１１、２１の表層のＲＦ導体１２、２２とを滑らかに接続している。

このように、本実施例では、誘電体基板１１、２１とは別に台座３０を設けているので、製造時における加工精度の問題を解消することが可能となる。

本発明は、ＤＣブロックとして機能するチップコンデンサを、高周波を伝送する伝送線路上に搭載する際に、高周波パッケージ内における配置パタン、配線パタンの好適な構造として適用可能なものである。

１１、２１ 誘電体基板
１２、２２ ＲＦ導体
１２ａ、２２ａ ランド
１３ａ 表層接地導体
１３ｂ、２３ａ 裏面接地導体
１３ｃ、２３ｂ 層間導体
１４、２４ ギャップ
１５、２５ チップコンデンサ
１６、２６ 開口部
１７、１９、２７、２９ 誘電体凸部
３０ 台座

Claims (7)

1. 直流成分をブロックするチップコンデンサを搭載した高周波パッケージであって、
   誘電体からなる誘電体基板と、
   前記誘電体基板の表面に形成された線状の導体からなり、当該導体にギャップを挟んで対向したランドが形成されると共に、前記ランドに前記チップコンデンサが搭載された伝送線路と、
   前記伝送線路に対して、前記誘電体基板の表面又は裏面に形成された接地導体とを有し、
   前記誘電体基板の表面より高い位置に前記ランド及び前記チップコンデンサを搭載する凸部を設け、
   前記凸部は、前記伝送線路に沿う方向に垂直な断面が逆台形形状であり、当該逆台形形状により前記凸部の側面に形成する空気による空間の割合が矩形断面の場合より高い
   ことを特徴とする高周波パッケージ。
2. 請求項１に記載の高周波パッケージにおいて、
   前記伝送線路は、前記接地導体が前記誘電体基板の表面に形成されたコプレーナ線路構造であり、
   前記誘電体基板の層間に層間導体を形成する場合には、前記チップコンデンサの直下の領域に前記チップコンデンサの搭載面積と同等の大きさの開口部を前記層間導体に設ける
   ことを特徴とする高周波パッケージ。
3. 請求項１に記載の高周波パッケージにおいて、
   前記伝送線路は、前記接地導体が前記誘電体基板の裏面に形成されたマイクロストリップ線路構造であり、
   前記誘電体基板の層間に層間導体を形成する場合には、前記チップコンデンサの直下の領域に前記チップコンデンサの搭載面積と同等の大きさの開口部を前記層間導体に設ける
   ことを特徴とする高周波パッケージ。
4. 請求項１から請求項３のいずれか１つに記載の高周波パッケージにおいて、
   前記凸部は、前記誘電体基板に直接形成したもの、又は、前記誘電体基板とは独立して形成して、前記誘電体基板に取り付けたものである
   ことを特徴とする高周波パッケージ。
5. 請求項１から請求項４のいずれか１つに記載の高周波パッケージにおいて、
   前記凸部は、前記誘電体基板と同等の誘電体材料から形成されている
   ことを特徴とする高周波パッケージ。
6. 請求項１から請求項５のいずれか１つに記載の高周波パッケージにおいて、
   前記凸部の上面は、前記チップコンデンサの搭載面積と同等の大きさである
   ことを特徴とする高周波パッケージ。
7. 請求項１から請求項６のいずれか１つに記載の高周波パッケージにおいて、
   前記凸部は、前記伝送線路に沿う方向の両端に斜面を有し、当該斜面に形成した導体を介して、前記伝送線路と前記ランドを接続している
   ことを特徴とする高周波パッケージ。

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