JPH11297879A - Ｂｇａパッケージ、プリント基板及び実装構造体 - Google Patents
Ｂｇａパッケージ、プリント基板及び実装構造体Info
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- JPH11297879A JPH11297879A JP10095987A JP9598798A JPH11297879A JP H11297879 A JPH11297879 A JP H11297879A JP 10095987 A JP10095987 A JP 10095987A JP 9598798 A JP9598798 A JP 9598798A JP H11297879 A JPH11297879 A JP H11297879A
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- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Abstract
(57)【要約】
【課題】 端子ピッチが細かく、しかも端子数の多いＢ
ＧＡパッケージ、プリント基板及び実装構造体を提供す
る。 【解決手段】 ＢＧＡパッケージの基板１の同一電位の
端子１１を複数個近接させ、この近接した複数個の端子
１１に接続されるプリント基板のパッドで囲まれる領域
が、ＢＧＡパッケージの基板１を搭載するプリント基板
の電源、グランド層に接続するビアホール２の最も外側
より大きくなるように、ＢＧＡパッケージの基板１の同
一電位の端子１１を集合させる。
ＧＡパッケージ、プリント基板及び実装構造体を提供す
る。 【解決手段】 ＢＧＡパッケージの基板１の同一電位の
端子１１を複数個近接させ、この近接した複数個の端子
１１に接続されるプリント基板のパッドで囲まれる領域
が、ＢＧＡパッケージの基板１を搭載するプリント基板
の電源、グランド層に接続するビアホール２の最も外側
より大きくなるように、ＢＧＡパッケージの基板１の同
一電位の端子１１を集合させる。
Description
【０００１】
【発明の属する技術分野】本発明は、端子ピッチが細か
く、しかも端子数の多いＢＧＡパッケージ、プリント基
板及び実装構造体に関する。
く、しかも端子数の多いＢＧＡパッケージ、プリント基
板及び実装構造体に関する。
【０００２】
【従来の技術】ＬＳＩを搭載するパッケージは、年々小
型化の一途をたどつている。パッケージの形態も、パッ
ケージ周辺に端子を形成する従来のＱＦＰ( Ｑｕａｄ
Ｆｌａｔ Ｐａｃｋａｇｅ) だけでなく、パッケージに
２次元的に端子を配置( 以下エリア配置と称する) した
ＢＧＡ( Ｂａｌｌ Ｇｒｉｄｅ Ａｒｒａｙ) パッケー
ジが採用されている。
型化の一途をたどつている。パッケージの形態も、パッ
ケージ周辺に端子を形成する従来のＱＦＰ( Ｑｕａｄ
Ｆｌａｔ Ｐａｃｋａｇｅ) だけでなく、パッケージに
２次元的に端子を配置( 以下エリア配置と称する) した
ＢＧＡ( Ｂａｌｌ Ｇｒｉｄｅ Ａｒｒａｙ) パッケー
ジが採用されている。
【０００３】近年、特に，ＬＳＩと同等の大きさのパッ
ケージであるＣＳＰ( Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａ
ｇｅ) が注目され、採用もされ始めている。
ケージであるＣＳＰ( Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａ
ｇｅ) が注目され、採用もされ始めている。
【０００４】このようなエリア配置のパッケージでは、
パッケージサイズを減少させるために、端子ピッチの縮
小が図られている。端子ピツチの縮小は、ＢＧＡパツケ
ージを搭載するプリント基板に対して微細な配線ルール
の採用が要求される。ただ、通常のＢＧＡパッケージ
は、ＢＧＡパッケージを搭載するプリント基板の配線ル
ールの制約から、端子の列数に制限があり、パツケージ
上のすべての領域を使用できるわけではない。例えば、
図７に示したようにＢＧＡパッケージ１の中心部分には
端子を配置しないのが一般的である。
パッケージサイズを減少させるために、端子ピッチの縮
小が図られている。端子ピツチの縮小は、ＢＧＡパツケ
ージを搭載するプリント基板に対して微細な配線ルール
の採用が要求される。ただ、通常のＢＧＡパッケージ
は、ＢＧＡパッケージを搭載するプリント基板の配線ル
ールの制約から、端子の列数に制限があり、パツケージ
上のすべての領域を使用できるわけではない。例えば、
図７に示したようにＢＧＡパッケージ１の中心部分には
端子を配置しないのが一般的である。
【０００５】また、ＬＳＩ間を伝送する信号の速度も向
上しており、ＢＧＡパッケージ１も電気特性を十分考慮
して設計する必要に迫られている。このため、基板の配
線の引き回しを優先させて図７のように電源（グラン
ド）端子１１はＢＧＡパッケージ１の中央部に配置され
ることが多かつた。
上しており、ＢＧＡパッケージ１も電気特性を十分考慮
して設計する必要に迫られている。このため、基板の配
線の引き回しを優先させて図７のように電源（グラン
ド）端子１１はＢＧＡパッケージ１の中央部に配置され
ることが多かつた。
【０００６】これは、電源、グランド配線の物理的長さ
を短縮することにより、ＢＧＡパッケージ１の電源、グ
ランド配線（リード）のインダクタンス低減をも図れる
というものである。
を短縮することにより、ＢＧＡパッケージ１の電源、グ
ランド配線（リード）のインダクタンス低減をも図れる
というものである。
【０００７】しかし、単純な導体のインダクタンスは、
前述のとおりパターンの長さを短縮することにより低減
できるが、実際には、インダクタンスは信号と電源の導
体で形成されるループのインダクタンスとなるため、電
気特性に関しては得策ではない。
前述のとおりパターンの長さを短縮することにより低減
できるが、実際には、インダクタンスは信号と電源の導
体で形成されるループのインダクタンスとなるため、電
気特性に関しては得策ではない。
【０００８】つまり、パツケージの信号配線および端子
と電源・グランドの配線と端子の位置関係により、イン
ダクタンスは大きく変化する。図８に示したように、信
号配線４１と電源配線４２が近接している部分では、電
流が逆方向に流れ（信号電流４３、電源電流４４）相互
インダクタンス４５がループのインダクタンスを減少さ
せる方向に作用する。
と電源・グランドの配線と端子の位置関係により、イン
ダクタンスは大きく変化する。図８に示したように、信
号配線４１と電源配線４２が近接している部分では、電
流が逆方向に流れ（信号電流４３、電源電流４４）相互
インダクタンス４５がループのインダクタンスを減少さ
せる方向に作用する。
【０００９】信号配線のうち、電源・グランドと近接し
ていない配線４６が長いと全体のインダクタンスを増加
させることになる。従って、パツケージのインダクタン
スを減少させるためには、図９のように、電源（グラン
ド）端子１１をパツケージ上で均等に配置させ、極力信
号と電源、グランドの結合を大きくすることが望まし
い。また、電源、グランドの端子数もできるだけ多くす
ることが望ましい。
ていない配線４６が長いと全体のインダクタンスを増加
させることになる。従って、パツケージのインダクタン
スを減少させるためには、図９のように、電源（グラン
ド）端子１１をパツケージ上で均等に配置させ、極力信
号と電源、グランドの結合を大きくすることが望まし
い。また、電源、グランドの端子数もできるだけ多くす
ることが望ましい。
【００１０】しかし、この場合は図９のような端子配置
では、ＢＧＡパッケージ１を搭載するプリント基板の負
担が大きくなってしまう。たとえば、図９のようなＢＧ
Ａパッケージ１の場合、端子の列数はＢＧＡパッケージ
１を搭載するプリント基板の配線ルールによって変化す
ることになる。すなわち、ＢＧＡパツケージ１の端子を
受けるパッドＰおよび配線層を変更するためのビアホー
ル２の間を、配線を何本通すことができるかによつて変
化する。
では、ＢＧＡパッケージ１を搭載するプリント基板の負
担が大きくなってしまう。たとえば、図９のようなＢＧ
Ａパッケージ１の場合、端子の列数はＢＧＡパッケージ
１を搭載するプリント基板の配線ルールによって変化す
ることになる。すなわち、ＢＧＡパツケージ１の端子を
受けるパッドＰおよび配線層を変更するためのビアホー
ル２の間を、配線を何本通すことができるかによつて変
化する。
【００１１】図９のような電源（グランド）端子１１の
配置では、ＢＧＡパッケージ１を搭載するプリント基板
の引き出し線は図１０のようになる。電源（グランド）
端子１１が図１０のように分散している場合には、ＢＧ
Ａパッケージ１と接続するパッドＰから全てパッド領域
外部へ配線５０、５１で引き出さなければならない。
配置では、ＢＧＡパッケージ１を搭載するプリント基板
の引き出し線は図１０のようになる。電源（グランド）
端子１１が図１０のように分散している場合には、ＢＧ
Ａパッケージ１と接続するパッドＰから全てパッド領域
外部へ配線５０、５１で引き出さなければならない。
【００１２】近年では、ビルドアップ基板など微細配線
が可能な基板がパソコンなどの基板として使用されてい
る。当然のことながら、プリント基板には微細配線が可
能な基板が望ましい。
が可能な基板がパソコンなどの基板として使用されてい
る。当然のことながら、プリント基板には微細配線が可
能な基板が望ましい。
【００１３】図１１にビルドアツプ基板の断面図を示
す。ビルドアップ基板は、通常の張り合わせ型の基板(
コア基板) Ｌ１´〜Ｌ８´の表層に絶縁層と導体層を交
互に積層して形成されるもので、微細な配線ルールを実
現できる。代表的な設計ルールの例の値を以下に示す。
す。ビルドアップ基板は、通常の張り合わせ型の基板(
コア基板) Ｌ１´〜Ｌ８´の表層に絶縁層と導体層を交
互に積層して形成されるもので、微細な配線ルールを実
現できる。代表的な設計ルールの例の値を以下に示す。
【００１４】 ライン ／ スぺース ビアランド径 ビルドアッブ基板 ５０ｕｍ／ ５０ｕｍ ２００ｕｍ ガラスエボキシ基板 １００ｕｍ／１００ｕｍ ５００ｕｍ（表層) 電源、グランド層は通常内部の基板層に形成される。従
って、電源（グランド）端子１１は、コア基板のビアホ
ール２により、電源、グランドプレーンに接続されるこ
とになる。
って、電源（グランド）端子１１は、コア基板のビアホ
ール２により、電源、グランドプレーンに接続されるこ
とになる。
【００１５】図１１に示した８層のビルドアツプ基板の
場合、グランド層はコア基板内部の配線パターン３の導
体層に形成されるため、グランド層へ接続する場合に
は、ビアとランド径が大きいため、通常の端子配置では
コア基板の内層へ接続するビアホール２をパッドＰ近傍
に配置することができない。
場合、グランド層はコア基板内部の配線パターン３の導
体層に形成されるため、グランド層へ接続する場合に
は、ビアとランド径が大きいため、通常の端子配置では
コア基板の内層へ接続するビアホール２をパッドＰ近傍
に配置することができない。
【００１６】従って、図１２のようにチップ搭載領域か
ら外部に引き出して配線しなければならない。図１２で
は電源端子のみの引き出し配線を示してあるが、実際に
は信号線も同様に引き出す。
ら外部に引き出して配線しなければならない。図１２で
は電源端子のみの引き出し配線を示してあるが、実際に
は信号線も同様に引き出す。
【００１７】
【発明が解決しようとする課題】しかしながら、上述の
ビルドアップ基板の場合、引き出し配線がチツプの端子
数分だけ必要となる。
ビルドアップ基板の場合、引き出し配線がチツプの端子
数分だけ必要となる。
【００１８】そのため、基板の配線数が増加するととも
に、電源・グランドの引き出し線長の増加によるインダ
クタンス増加を引き起こし、電気特性そのものの劣化を
引き起こすという問題を抱えている。
に、電源・グランドの引き出し線長の増加によるインダ
クタンス増加を引き起こし、電気特性そのものの劣化を
引き起こすという問題を抱えている。
【００１９】また、コア基板のビアサイズはビルドアッ
プ層と比較して非常に大きくなるため、電源、グランド
層に接続するコア基板のビア数は、パッケージの電源、
グランドの端子数よりも少なくなるのが一般的である。
プ層と比較して非常に大きくなるため、電源、グランド
層に接続するコア基板のビア数は、パッケージの電源、
グランドの端子数よりも少なくなるのが一般的である。
【００２０】しかし、コア基板のビア数が減少しても、
パッケージ搭載領域から引き出さなければならないた
め、パッケージからの引き出しが困難であることには変
わりないという問題を抱えている。
パッケージ搭載領域から引き出さなければならないた
め、パッケージからの引き出しが困難であることには変
わりないという問題を抱えている。
【００２１】本発明はこのような問題に鑑みてなされた
もので、その目的とするところはＢＧＡパツケージの搭
載するプリント基板の配線の引き回しが容易となり、し
かも、ＢＧＡパツケージをプリント基板に実装した状態
での電気特性を劣化させないＢＧＡパッケージ、プリン
ト基板及び実装構体を提供することにある。
もので、その目的とするところはＢＧＡパツケージの搭
載するプリント基板の配線の引き回しが容易となり、し
かも、ＢＧＡパツケージをプリント基板に実装した状態
での電気特性を劣化させないＢＧＡパッケージ、プリン
ト基板及び実装構体を提供することにある。
【００２２】
【課題を解決するための手段】請求項１の発明による手
段によれば、基板と、前記基板の一方の主面側に取付け
られた半導体素子と、前記基板の他方の主面側に設けら
れ前記半導体素子に電気的に接続された複数の半導体素
子端子と、前記半導体素子端子に形成された半田ボール
とを具備し、前記半導体素子端子の内前記半導体素子に
対する信号授受以外に用いられる同電位の半導体素子端
子が複数個近接して配設され、且つ、前記近接して配設
された同電位の半導体素子端子群が分散して配置されて
いることを特微とするＢＧＡパッケージにある。
段によれば、基板と、前記基板の一方の主面側に取付け
られた半導体素子と、前記基板の他方の主面側に設けら
れ前記半導体素子に電気的に接続された複数の半導体素
子端子と、前記半導体素子端子に形成された半田ボール
とを具備し、前記半導体素子端子の内前記半導体素子に
対する信号授受以外に用いられる同電位の半導体素子端
子が複数個近接して配設され、且つ、前記近接して配設
された同電位の半導体素子端子群が分散して配置されて
いることを特微とするＢＧＡパッケージにある。
【００２３】請求項２の発明による手段によれば、基板
と、前記基板の一方の主面側に取付けられた半導体素子
と、前記基板の他方の主面側に設けられ前記半導体素子
に電気的に接続された複数の半導体素子端子と、前記半
導体素子端子に形成された半田ボールとを具備し、前記
半導体素子端子の内前記半導体素子に対する信号授受以
外に用いられる同電位の半導体素子端子が複数個近接し
て配設され、且つ、前記近接して配設された同電位の半
導体素子端子群が分散して配置されているＢＧＡパッケ
ージが実装されるプリント基板において、プリント基板
本体と、前記プリント基板本体の一方の主面に設けられ
前記半田ボールを介して前記半導体素子端子に接続され
る複数のプリント基板端子と、前記プリント基板本体内
部に設けられ前記プリント基板側端子に電気的に接続さ
れた複数のビアホールと、前記プリント基板本体内部に
設けられ前記ビアホールに電気的に接続された導電層と
を具備し、前記近接して配設された同電位の半導体素子
端子に接続される前記プリント基板端子は、これらのプ
リント基板端子により囲まれる領域内に存在する共通の
ビアホールを介して前記導電層に接続されていることを
特徴とするプリント基板にある。
と、前記基板の一方の主面側に取付けられた半導体素子
と、前記基板の他方の主面側に設けられ前記半導体素子
に電気的に接続された複数の半導体素子端子と、前記半
導体素子端子に形成された半田ボールとを具備し、前記
半導体素子端子の内前記半導体素子に対する信号授受以
外に用いられる同電位の半導体素子端子が複数個近接し
て配設され、且つ、前記近接して配設された同電位の半
導体素子端子群が分散して配置されているＢＧＡパッケ
ージが実装されるプリント基板において、プリント基板
本体と、前記プリント基板本体の一方の主面に設けられ
前記半田ボールを介して前記半導体素子端子に接続され
る複数のプリント基板端子と、前記プリント基板本体内
部に設けられ前記プリント基板側端子に電気的に接続さ
れた複数のビアホールと、前記プリント基板本体内部に
設けられ前記ビアホールに電気的に接続された導電層と
を具備し、前記近接して配設された同電位の半導体素子
端子に接続される前記プリント基板端子は、これらのプ
リント基板端子により囲まれる領域内に存在する共通の
ビアホールを介して前記導電層に接続されていることを
特徴とするプリント基板にある。
【００２４】請求項３の発明による手段によれば、前記
プリント基板端子により囲まれる領域内に存在する前記
ビアホールの内、最大のビアホールの端部に設けられた
ランドの大きさは、前記プリント基板端子により囲まれ
る領域よりも小さく設けられていることを特徴とする請
求項２記載のプリント基板にある。
プリント基板端子により囲まれる領域内に存在する前記
ビアホールの内、最大のビアホールの端部に設けられた
ランドの大きさは、前記プリント基板端子により囲まれ
る領域よりも小さく設けられていることを特徴とする請
求項２記載のプリント基板にある。
【００２５】請求項４の発明による手段によれば、基板
と、前記基板の一方の主面側に取付けられた半導体素子
と、前記基板の他方の主面側に設けられ前記半導体素子
に電気的に接続された複数の半導体素子端子と、前記半
導体素子端子に形成された半田ボールと、前記半導体素
子が取付けられた基板が搭載されるプリント基板本体
と、前記プリント基板本体の一方の主面に設けられ前記
半田ボールを介して前記半導体素子端子に接続される複
数のプリント基板側端子と、前記プリント基板本体内部
に設けられ前記プリント基板側端子に電気的に接続され
た複数のビアホールと、前記プリント基板本体内部に設
けられ前記ビアホールに電気的に接続された導電層とを
具備し、前記半導体素子端子の内前記半導体素子に対す
る信号授受以外に用いられる同電位の半導体素子端子が
複数個近接して配設され、且つ、前記近接して配設され
た同電位の半導体素子端子群が分散して配置され、且
つ、前記近接して配設された同電位の半導体素子端子に
接続される前記プリント基板端子は、これらのプリント
基板端子により囲まれる領域内に存在する共通のビアホ
ールを介して前記導電層に接続されていることを特徴と
する実装構造体にある。
と、前記基板の一方の主面側に取付けられた半導体素子
と、前記基板の他方の主面側に設けられ前記半導体素子
に電気的に接続された複数の半導体素子端子と、前記半
導体素子端子に形成された半田ボールと、前記半導体素
子が取付けられた基板が搭載されるプリント基板本体
と、前記プリント基板本体の一方の主面に設けられ前記
半田ボールを介して前記半導体素子端子に接続される複
数のプリント基板側端子と、前記プリント基板本体内部
に設けられ前記プリント基板側端子に電気的に接続され
た複数のビアホールと、前記プリント基板本体内部に設
けられ前記ビアホールに電気的に接続された導電層とを
具備し、前記半導体素子端子の内前記半導体素子に対す
る信号授受以外に用いられる同電位の半導体素子端子が
複数個近接して配設され、且つ、前記近接して配設され
た同電位の半導体素子端子群が分散して配置され、且
つ、前記近接して配設された同電位の半導体素子端子に
接続される前記プリント基板端子は、これらのプリント
基板端子により囲まれる領域内に存在する共通のビアホ
ールを介して前記導電層に接続されていることを特徴と
する実装構造体にある。
【００２６】請求項５の発明による手段によれば、前記
プリント基板側端子により囲まれる領域内に存在する前
記ビアホールの内、最大のビアホールの端部に設けられ
たランドの大きさは、前記プリント基板側端子により囲
まれる領域よりも小さく設けられていることを特徴とす
る請求項４記載の実装構造体にある。
プリント基板側端子により囲まれる領域内に存在する前
記ビアホールの内、最大のビアホールの端部に設けられ
たランドの大きさは、前記プリント基板側端子により囲
まれる領域よりも小さく設けられていることを特徴とす
る請求項４記載の実装構造体にある。
【００２７】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２８】図１から図２は本発明のＢＧＡパッケージ
基板１で、図１（ａ）はＢＧＡパッケージの基板１を示
す平面図、図１（ｂ）はＢＧＡパッケージの基板１の裏
面図である。また、図２は半導体素子８を搭載した状態
でのＢＧＡパッケージの基板１の要部断面図である。な
お、図示しないが、半導体素子８は樹脂封止されてい
る。
基板１で、図１（ａ）はＢＧＡパッケージの基板１を示
す平面図、図１（ｂ）はＢＧＡパッケージの基板１の裏
面図である。また、図２は半導体素子８を搭載した状態
でのＢＧＡパッケージの基板１の要部断面図である。な
お、図示しないが、半導体素子８は樹脂封止されてい
る。
【００２９】図１（ａ）に示すように、ＢＧＡパッケー
ジの基板１の上面には、ボンデイング・パッド４と、
０．１５ｍｍ線幅の配線パターン３が設けられており、
配線パターン３の端部は信号端子であるビアホール２に
接続されている。これらは、信号の配線の接続に使用さ
れる( 本発明でいう信号とは、電源、グランド以外の全
ての信号を指し、例えばテスト用信号なども含まれる)
。
ジの基板１の上面には、ボンデイング・パッド４と、
０．１５ｍｍ線幅の配線パターン３が設けられており、
配線パターン３の端部は信号端子であるビアホール２に
接続されている。これらは、信号の配線の接続に使用さ
れる( 本発明でいう信号とは、電源、グランド以外の全
ての信号を指し、例えばテスト用信号なども含まれる)
。
【００３０】また、半導体素子搭載位置５の近傍には、
電源端子１１が設けられており、これらは電源あるいは
グラウンドの配線の接続に使用される。電源端子１１は
ビアホール２に接続されている。
電源端子１１が設けられており、これらは電源あるいは
グラウンドの配線の接続に使用される。電源端子１１は
ビアホール２に接続されている。
【００３１】図１（ｂ）に示すように、ＢＧＡパッケー
ジの基板１の裏面においては、ビアホール２に接続され
た配線パターン６と、配線パターン６に接続された半田
付けパッド７が配置され、これらは信号の配線の接続に
使用される。また、ＢＧＡパッケージの基板１の裏面の
中央部には、上記のビアホール２に接続された０．３ｍ
ｍ線幅の配線パターン３と、配線パターン３に接続され
た半田付けパッド１３が配置され、これらは電源あるい
はグラウンドの配線の接続に使用される。電源系統の配
線の配線パターン３は、インダクタンス低減のために線
幅を広くし、また、ビアホール２と半田付けパッド１３
とは、１対１で結ぶのではなく、所によっては複数本の
配線で結んでいる。
ジの基板１の裏面においては、ビアホール２に接続され
た配線パターン６と、配線パターン６に接続された半田
付けパッド７が配置され、これらは信号の配線の接続に
使用される。また、ＢＧＡパッケージの基板１の裏面の
中央部には、上記のビアホール２に接続された０．３ｍ
ｍ線幅の配線パターン３と、配線パターン３に接続され
た半田付けパッド１３が配置され、これらは電源あるい
はグラウンドの配線の接続に使用される。電源系統の配
線の配線パターン３は、インダクタンス低減のために線
幅を広くし、また、ビアホール２と半田付けパッド１３
とは、１対１で結ぶのではなく、所によっては複数本の
配線で結んでいる。
【００３２】図２に示すように、ＢＧＡパッケージの基
板１に搭載された半導体素子８の電極（信号電極）は、
ボンデイングワイヤ１５によって配線パターン３と接続
され、配線パターン３→ビアホール２→配線パターン６
を介して、半田付けパッド１３に接続される。この半田
付けパッド１３には半田ボール１０などが接続される。
板１に搭載された半導体素子８の電極（信号電極）は、
ボンデイングワイヤ１５によって配線パターン３と接続
され、配線パターン３→ビアホール２→配線パターン６
を介して、半田付けパッド１３に接続される。この半田
付けパッド１３には半田ボール１０などが接続される。
【００３３】これらは、信号の配線の接続に使用され
る。また、ＢＧＡパッケージの基板１の中央部では、半
導体素子８の電極（電源電極ならびにグランド電極）と
電源端子１１とが、ボンデイングワイヤ１６によって接
続され、端子１１→ビアホール１２→配線パターン３ａ
を介して、半田付けパッドである電源端子１３に接続さ
れる。この電源端子１３には半田ボール１０が形成され
る。これらは、電源あるいはグラウンドの配線の接続に
使用される。
る。また、ＢＧＡパッケージの基板１の中央部では、半
導体素子８の電極（電源電極ならびにグランド電極）と
電源端子１１とが、ボンデイングワイヤ１６によって接
続され、端子１１→ビアホール１２→配線パターン３ａ
を介して、半田付けパッドである電源端子１３に接続さ
れる。この電源端子１３には半田ボール１０が形成され
る。これらは、電源あるいはグラウンドの配線の接続に
使用される。
【００３４】図３は本発明のＢＧＡパッケージの基板１
のプリント基板２０への実装状態を示す断面図である。
また、図４は本発明のＢＧＡパッケージの基板１の平面
図で、図５はＢＧＡパッケージを搭載するプリント基板
２０のパッドの状態を示す平面図で、図６はその配線状
態を示す説明図である。
のプリント基板２０への実装状態を示す断面図である。
また、図４は本発明のＢＧＡパッケージの基板１の平面
図で、図５はＢＧＡパッケージを搭載するプリント基板
２０のパッドの状態を示す平面図で、図６はその配線状
態を示す説明図である。
【００３５】これらの各図で、通常、はんだ付パッドで
ある電源端子Ｐ３は複数の電源電位とグランド電位の端
子の両用のものに適用できる。
ある電源端子Ｐ３は複数の電源電位とグランド電位の端
子の両用のものに適用できる。
【００３６】すなわち、図３においてプリント基板２０
は８層の配線パターン３０が設けられた導体層（Ｌ１〜
Ｌ８）がそれぞれの絶縁層（Ｌａ〜Ｌｇ）の上に形成さ
れている。各層の配線パターン３０は回路設計に対応し
てそれぞれがビアホールにより電気的に接続されてい
る。これらのビアホール２ａ、２ｂ、２ｃのうち、最上
層の導体層Ｌ１をなすパッドである電極端子Ｐ１に接続
されたビアホール２ａは図６に示すように、４つの電源
端子Ｐ２を電極端子Ｐ１を介して電気的に接続するもの
で、パッドＰ１の幅よりも小さく設定され、また、最上
層の導体層Ｌ１をなすパッドである電源端子Ｐ１の直下
の第３導体層Ｌ３と第６導体層Ｌ６の間には、最上層の
導体層Ｌ１の電源端子Ｐ１の径よりも直径が大きい円柱
状のビアホール２ｃが設けられている。このビアホール
２ｃは、導体層Ｌ４をなすグランドプレーンＧＬに接続
されている。
は８層の配線パターン３０が設けられた導体層（Ｌ１〜
Ｌ８）がそれぞれの絶縁層（Ｌａ〜Ｌｇ）の上に形成さ
れている。各層の配線パターン３０は回路設計に対応し
てそれぞれがビアホールにより電気的に接続されてい
る。これらのビアホール２ａ、２ｂ、２ｃのうち、最上
層の導体層Ｌ１をなすパッドである電極端子Ｐ１に接続
されたビアホール２ａは図６に示すように、４つの電源
端子Ｐ２を電極端子Ｐ１を介して電気的に接続するもの
で、パッドＰ１の幅よりも小さく設定され、また、最上
層の導体層Ｌ１をなすパッドである電源端子Ｐ１の直下
の第３導体層Ｌ３と第６導体層Ｌ６の間には、最上層の
導体層Ｌ１の電源端子Ｐ１の径よりも直径が大きい円柱
状のビアホール２ｃが設けられている。このビアホール
２ｃは、導体層Ｌ４をなすグランドプレーンＧＬに接続
されている。
【００３７】なお、ビアホール２ｃの直径はパッドＰ１
より必ずしも大きくなければなれないことはない。そし
て、このビアホール２ｃの上下両端側には、導体層Ｌ３
に電気的に接続されたランドＬｃが同心円状に設けら
れ、さらに、このランドＬｃは導体層Ｌ２、Ｌ３間に設
けられたビアホール２ｂに導体層Ｌ３を介して電気的に
接続されている。
より必ずしも大きくなければなれないことはない。そし
て、このビアホール２ｃの上下両端側には、導体層Ｌ３
に電気的に接続されたランドＬｃが同心円状に設けら
れ、さらに、このランドＬｃは導体層Ｌ２、Ｌ３間に設
けられたビアホール２ｂに導体層Ｌ３を介して電気的に
接続されている。
【００３８】一方、プリント基板２０の最上層の導体層
Ｌ１の外側のパッドＰ２は、はんだボール１０を介して
接合するＢＧＡパッケージの基板１のパッケージパッド
Ｐ３と接合している。なお、パッドＰ２、Ｐ３は電源端
子となっているので、以下電源端子Ｐ２、Ｐ３とよぶ。
Ｌ１の外側のパッドＰ２は、はんだボール１０を介して
接合するＢＧＡパッケージの基板１のパッケージパッド
Ｐ３と接合している。なお、パッドＰ２、Ｐ３は電源端
子となっているので、以下電源端子Ｐ２、Ｐ３とよぶ。
【００３９】しかして、この実施の形態においては、図
４および図５で示すように、ＢＧＡパッケージの基板１
及びプリント基板２０の電源端子Ｐ２、Ｐ３は４つの端
子を集合させて配置している。さらに、これら４つの各
端子Ｐ２、Ｐ３からなる多数の端子群は、図４に示すよ
うに、基板１及びプリント基板２０の各主面上において
それぞれ分散して配置されている。なお、集合させる電
源端子Ｐ２、Ｐ３の数は４つに限定されるものではな
く、端子サイズとビアホール２のサイズの関係によって
任意に選定することが出来る。また、図４においては、
電源端子Ｐ３は実際ははんだボールと解してもよい。
４および図５で示すように、ＢＧＡパッケージの基板１
及びプリント基板２０の電源端子Ｐ２、Ｐ３は４つの端
子を集合させて配置している。さらに、これら４つの各
端子Ｐ２、Ｐ３からなる多数の端子群は、図４に示すよ
うに、基板１及びプリント基板２０の各主面上において
それぞれ分散して配置されている。なお、集合させる電
源端子Ｐ２、Ｐ３の数は４つに限定されるものではな
く、端子サイズとビアホール２のサイズの関係によって
任意に選定することが出来る。また、図４においては、
電源端子Ｐ３は実際ははんだボールと解してもよい。
【００４０】また、図４のＢＧＡパッケージの基板１の
端子ピッチは１ｍｍ以下と狭ピツチをなしている。
端子ピッチは１ｍｍ以下と狭ピツチをなしている。
【００４１】しかして、この場合、ＢＧＡパッケージの
基板１を搭載するプリント基板２０では、図５のように
４つの電源端子Ｐ２をまとめてビアホール２ａ、２ｂを
介してビアホール２ｃによりグランドプレーンＧＬに接
続することができるため、ビアホール個数を減少させる
ことができる。すなわち、４つの電極端子Ｐ２は、一つ
のビアホールを２ｃを共有し、このビアホール２ｃを介
してグランドプレーンＧＬに接続されている。従って、
ＢＧＡパッケージの基板１の内部からより多くの配線を
引き出すことが可能になる。この場合の条件として、図
３に示すように、ビアホール２ｃの上下両端部のランド
ＬＣのサイズＤＢが、４つの電源端子Ｐ２の占める領域
の最大外間ＤＡよりも小さく設ける必要がある。
基板１を搭載するプリント基板２０では、図５のように
４つの電源端子Ｐ２をまとめてビアホール２ａ、２ｂを
介してビアホール２ｃによりグランドプレーンＧＬに接
続することができるため、ビアホール個数を減少させる
ことができる。すなわち、４つの電極端子Ｐ２は、一つ
のビアホールを２ｃを共有し、このビアホール２ｃを介
してグランドプレーンＧＬに接続されている。従って、
ＢＧＡパッケージの基板１の内部からより多くの配線を
引き出すことが可能になる。この場合の条件として、図
３に示すように、ビアホール２ｃの上下両端部のランド
ＬＣのサイズＤＢが、４つの電源端子Ｐ２の占める領域
の最大外間ＤＡよりも小さく設ける必要がある。
【００４２】従って、電極端子１１からグランドプレー
ンＧＬへ接続するための配線の長さを著しく短縮するこ
とができる。そのため、グランドのインダクタンスを減
少させ、グランドに起因するノイズ、例えば、同時スイ
ッチングノイズ( グランドバウンス) を低減することが
可能になる。
ンＧＬへ接続するための配線の長さを著しく短縮するこ
とができる。そのため、グランドのインダクタンスを減
少させ、グランドに起因するノイズ、例えば、同時スイ
ッチングノイズ( グランドバウンス) を低減することが
可能になる。
【００４３】
【発明の効果】以上のように、本発明は、同一電位の電
源端子を複数個近接させ、前記近接した複数個の電源端
子により囲まれるプリント基板の内に存在するビアホー
ルを前記同一電位の電極端子で共有させ、この共有させ
たビアホールを介して基板内各層への電気的接続を行う
ようにしたので、電源、グランドの引き出し配線が短縮
され、電源、グランドのインダクタンスを低減させ、グ
ランドに起因するノイズ、例えば、同時スイッチングノ
イズ（グランドバウンス）を低減することができるよう
になる。
源端子を複数個近接させ、前記近接した複数個の電源端
子により囲まれるプリント基板の内に存在するビアホー
ルを前記同一電位の電極端子で共有させ、この共有させ
たビアホールを介して基板内各層への電気的接続を行う
ようにしたので、電源、グランドの引き出し配線が短縮
され、電源、グランドのインダクタンスを低減させ、グ
ランドに起因するノイズ、例えば、同時スイッチングノ
イズ（グランドバウンス）を低減することができるよう
になる。
【００４４】また、ＢＧＡ接続用のパツドからの引き出
し線の本数が削減できるため、パッケージ内側の配線の
引き出しを容易に行うことができるようになる。
し線の本数が削減できるため、パッケージ内側の配線の
引き出しを容易に行うことができるようになる。
【図１】（ａ）は本発明のＢＧＡパッケージの基板の平
面図、（ｂ）は同じくＢＧＡパッケージの基板の裏面
図。
面図、（ｂ）は同じくＢＧＡパッケージの基板の裏面
図。
【図２】半導体素子を搭載した状態での、図１のＢＧＡ
パッケージの基板の要部断面図。
パッケージの基板の要部断面図。
【図３】本発明の実装構造体を示す一実施例の断面図。
【図４】本発明のＢＧＡパッケージの基板の平面図。
【図５】本発明のプリント基板のパッドの状態を示す平
面図。
面図。
【図６】本発明のＢＧＡパッケージの基板を搭載するプ
リント基板の配線状態を示す説明図。
リント基板の配線状態を示す説明図。
【図７】従来のＢＧＡパツケ一ジの端子配置図。
【図８】一般的なＢＧＡパッケージの基板内部の配線構
造図。
造図。
【図９】電気特性を改善した従来のＢＧＡパッケ一ジの
端子配置図。
端子配置図。
【図１０】従来の端子配列のＢＧＡパッケージの基板
（８層）のビルドアップ基板における配線引き出し概念
図。
（８層）のビルドアップ基板における配線引き出し概念
図。
【図１１】ビルドアツプ基板の構造を示す断面図。
【図１２】電気特性を改善した従来のＢＧＡパッケージ
の基板を搭載するプリント基板の配線引き出し概念図。
の基板を搭載するプリント基板の配線引き出し概念図。
１…ＢＧＡパッケージの基板、２、２ａ、２ｂ、２ｃ…
ビアホール、３…配線パターン、４…ボンディングパッ
ド、６…配線パターン、７…はんだパッド、１０…はん
だボール、１１…電源端子、１３…はんだ付けパッド、
１５…ボンディングワイヤ、Ｌ１〜Ｌ８…導体層、Ｌa
〜Ｌg …絶縁層、Ｐ、Ｐ２…パッド、４２…電源配線、
４３…信号電流、４４…電源電流、４５…相互インダク
タンス、４６…配線、５０、５１…配線
ビアホール、３…配線パターン、４…ボンディングパッ
ド、６…配線パターン、７…はんだパッド、１０…はん
だボール、１１…電源端子、１３…はんだ付けパッド、
１５…ボンディングワイヤ、Ｌ１〜Ｌ８…導体層、Ｌa
〜Ｌg …絶縁層、Ｐ、Ｐ２…パッド、４２…電源配線、
４３…信号電流、４４…電源電流、４５…相互インダク
タンス、４６…配線、５０、５１…配線
Claims (5)
- 【請求項１】 基板と、前記基板の一方の主面側に取付
けられた半導体素子と、前記基板の他方の主面側に設け
られ前記半導体素子に電気的に接続された複数の半導体
素子端子と、前記半導体素子端子に形成された半田ボー
ルとを具備し、前記半導体素子端子の内前記半導体素子
に対する信号授受以外に用いられる同電位の半導体素子
端子が複数個近接して配設され、且つ、前記近接して配
設された同電位の半導体素子端子群が分散して配置され
ていることを特微とするＢＧＡパッケージ。 - 【請求項２】 基板と、前記基板の一方の主面側に取付
けられた半導体素子と、前記基板の他方の主面側に設け
られ前記半導体素子に電気的に接続された複数の半導体
素子端子と、前記半導体素子端子に形成された半田ボー
ルとを具備し、前記半導体素子端子の内前記半導体素子
に対する信号授受以外に用いられる同電位の半導体素子
端子が複数個近接して配設され、且つ、前記近接して配
設された同電位の半導体素子端子群が分散して配置され
ているＢＧＡパッケージが実装されるプリント基板にお
いて、プリント基板本体と、前記プリント基板本体の一
方の主面に設けられ前記半田ボールを介して前記半導体
素子端子に接続される複数のプリント基板端子と、前記
プリント基板本体内部に設けられ前記プリント基板側端
子に電気的に接続された複数のビアホールと、前記プリ
ント基板本体内部に設けられ前記ビアホールに電気的に
接続された導電層とを具備し、前記近接して配設された
同電位の半導体素子端子に接続される前記プリント基板
端子は、これらのプリント基板端子により囲まれる領域
内に存在する共通のビアホールを介して前記導電層に接
続されていることを特徴とするプリント基板。 - 【請求項３】 前記プリント基板端子により囲まれる領
域内に存在する前記ビアホールの内、最大のビアホール
の端部に設けられたランドの大きさは、前記プリント基
板端子により囲まれる領域よりも小さく設けられている
ことを特徴とする請求項２記載のプリント基板。 - 【請求項４】 基板と、前記基板の一方の主面側に取付
けられた半導体素子と、前記基板の他方の主面側に設け
られ前記半導体素子に電気的に接続された複数の半導体
素子端子と、前記半導体素子端子に形成された半田ボー
ルと、前記半導体素子が取付けられた基板が搭載される
プリント基板本体と、前記プリント基板本体の一方の主
面に設けられ前記半田ボールを介して前記半導体素子端
子に接続される複数のプリント基板側端子と、前記プリ
ント基板本体内部に設けられ前記プリント基板側端子に
電気的に接続された複数のビアホールと、前記プリント
基板本体内部に設けられ前記ビアホールに電気的に接続
された導電層とを具備し、前記半導体素子端子の内前記
半導体素子に対する信号授受以外に用いられる同電位の
半導体素子端子が複数個近接して配設され、且つ、前記
近接して配設された同電位の半導体素子端子群が分散し
て配置され、且つ、前記近接して配設された同電位の半
導体素子端子に接続される前記プリント基板端子は、こ
れらのプリント基板端子により囲まれる領域内に存在す
る共通のビアホールを介して前記導電層に接続されてい
ることを特徴とする実装構造体。 - 【請求項５】 前記プリント基板側端子により囲まれる
領域内に存在する前記ビアホールの内、最大のビアホー
ルの端部に設けられたランドの大きさは、前記プリント
基板側端子により囲まれる領域よりも小さく設けられて
いることを特徴とする請求項４記載の実装構造体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10095987A JPH11297879A (ja) | 1998-04-08 | 1998-04-08 | Ｂｇａパッケージ、プリント基板及び実装構造体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10095987A JPH11297879A (ja) | 1998-04-08 | 1998-04-08 | Ｂｇａパッケージ、プリント基板及び実装構造体 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11297879A true JPH11297879A (ja) | 1999-10-29 |
Family
ID=14152495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10095987A Pending JPH11297879A (ja) | 1998-04-08 | 1998-04-08 | Ｂｇａパッケージ、プリント基板及び実装構造体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11297879A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7586186B2 (en) | 2006-01-24 | 2009-09-08 | Denso Corporation | Ball grid array |
-
1998
- 1998-04-08 JP JP10095987A patent/JPH11297879A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7586186B2 (en) | 2006-01-24 | 2009-09-08 | Denso Corporation | Ball grid array |
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