JP6534312B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、特に複数の半導体チップと、複数の半導体チップが搭載された配線基板とを備える半導体装置に関する。

複数の半導体チップや半導体パッケージを、１つのパッケージに封止する技術として、ＳｉＰ（Ｓｉｌｉｃｏｎ ｉｎ Ｐａｃｋａｇｅ）がある。例えば、ＳｉＰにおいては、複数の半導体チップが、配線基板に搭載され、半導体装置として提供される。この場合、配線基板は、搭載される半導体チップに対向する主面（第１主面）と、当該半導体装置が搭載されるユーザー（顧客）の基板に対向する主面（第２主面）とを備えている。第１主面には、半導体チップと接続される複数の外部端子（第１外部端子）が設けられ、第２主面には、ユーザーの基板と接続される複数の外部端子（第２外部端子）が設けられる。配線基板は、第１主面と第２主面との間に挟まれた配線層を備えており、第１外部端子間および／または第１外部端子と第２外部端子間が、配線層内の金属配線によって電気的に接続される。

例えば、第１外部端子間を金属配線によって接続することにより、ユーザーの基板において、半導体チップ間を接続する配線を省略することが可能となり、ユーザーの負担を低減することが可能となる。また、高速化を図ることも可能となる。

ユーザーの基板に半導体装置を搭載すると言う観点で見た場合、ボール・グリッド・アレイ（ＢＧＡ）パッケージの構造を有する半導体装置を、ユーザーの基板であるプリント基板に搭載する技術が、特許文献１および特許文献２に記載されている。

特開２００６−１２８６３３号公報 特開２００９−４６２８号公報

例えば、車に搭載される制御用の半導体装置においては、車の電子化に伴い、多くの高速なインタフェース回路を備えることが要求されている。この場合、インタフェース回路の種類が異なれば、それぞれのインタフェース回路は、互いに異なる値の電圧を電源電圧として動作することになる。

半導体チップに、多数のインタフェース回路を内蔵した場合、半導体チップにおいては、例えば、多数のインタフェース回路が、半導体チップの１つの辺に沿って配置される。１つの辺に沿って配置された多数のインタフェース回路のそれぞれの電源電圧と、インタフェースの信号とは、セットとされ、配線基板の第１外部端子に接続され、配線層内の金属配線を介して、互いに近接して配置された第２外部端子に接続される。このようにすることにより、セットとされた、インタフェース信号と、それに対応した電源電圧とは、互いに近接して配置された第２外部端子に接続され、ユーザーの基板に接続されることになる。

しかしながら、インタフェース回路が多数であり、インタフェース信号と対応する電源電圧とがセットとされているため、インタフェース回路によっては、例えば、配線基板において電源電圧を供給（給電）する電源配線が長くなることが発生する。すなわち、インタフェース回路の電源電圧に接続された第１外部端子と、この第１外部端子に接続される第２外部端子との間の電源配線が長くなることが発生する。

電源配線が長くなることによって、インダクタンスが大きくなる。インタフェース回路は、例えば出力あるいは入力するインタフェース信号に従って、電源配線を流れる動作電流が変化する。そのため、特に高速なインタフェース回路においては、電源配線が長くなり、インダクタンスが大きくなると、ノイズの発生または／および電源電圧の低下が大きくなり、誤動作の発生が危惧される。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

特許文献１および２には、高速なインタフェース回路である差動回路が記載されているが、インタフェース信号と電源電圧をセットとして配置するようにした場合に発生する課題は、記載も示唆もされていない。

一実施の形態による半導体装置は、主面を有する半導体チップと、半導体チップの主面と対向し、半導体チップの主面よりも面積の大きな第１主面を有する配線基板とを備えている。

ここで、半導体チップは、第１電源電圧により動作し、第１信号を出力する第１回路と、第１電源電圧とは異なる第２電源電圧により動作し、第２信号を出力する第２回路とを備え、第１電源電圧、第２電源電圧、第１信号および第２信号のそれぞれが供給されるべきバンプ電極を含む複数のバンプ電極が、半導体チップの主面に形成されている。また、配線基板は、配線層と、配線層を挟んで、第１主面と対向し、半導体チップの主面よりも面積の大きい第２主面と、第１主面に設けられた複数の第１外部端子と、配線層内の配線によって、複数の第１外部端子に接続され、第２主面に設けられた複数の第２外部端子とを備えている。半導体チップは、複数のバンプ電極が、複数の第１外部端子に接続されるように、その主面が第１主面に対向するように搭載される。

第２主面から見たとき、第１電源電圧が供給される第２外部端子および第２電源電圧が供給される第２外部端子が、第１信号が供給される第２外部端子および第２信号が供給される第２外部端子よりも、半導体チップに近い位置に配置された第２外部端子とされる。

第１電源電圧および第２電源電圧が供給される第２外部端子が、第１信号および第２信号が供給される第２外部端子とは、位置的に分離され、半導体チップに近い位置に配置される。そのため、第１電源電圧および第２電源電圧を給電する配線を短くすることが可能となり、インダクタンスが大きくなるのを防ぐことが可能となる。その結果、誤動作の発生を低減することが可能となる。

一実施の形態によれば、誤動作の発生を低減することが可能な半導体装置を提供することができる。

実施の形態１に係わる半導体装置の構成を示す模式的な平面図である。 実施の形態１に係わる半導体装置の構成を示す模式的な断面図である。 実施の形態１に係わる配線基板の断面を示す断面図である。 実施の形態１に係わる半導体チップの構成を示す平面図である。 実施の形態１に係わる半導体チップの構成を示すブロック図である。 （Ａ）〜（Ｄ）は、実施の形態１に係わる回路の構成を示す図である。 実施の形態１に係わる配線基板の平面図である。 実施の形態１に係わる配線基板の詳細構成を示す平面図である。 ＵＳＢ規格のインタフェース回路の等価回路を示す回路図である。 インタフェース回路の特性を示す特性図である。 インタフェース回路の特性を示す特性図である。 実施の形態１に係わる配線基板の平面図である。 （Ａ）および（Ｂ）は、実施の形態２に係わる半導体装置の平面図および断面図である。 実施の形態２に係わる配線基板の平面図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部分には原則として同一の符号を付し、その繰り返しの説明は、原則として省略する。

（実施の形態１）
＜半導体装置の構成概要＞
図１は、実施の形態１に係わる半導体装置ＳＩＰの構成を示す模式的な平面図である。また、図２は、実施の形態１に係わる半導体装置ＳＩＰの構成を示す模式的な断面図である。先ず、図１および図２を用いて、実施の形態１に係わる半導体装置ＳＩＰの構成を説明する。

図１において、ＣＨ、ＣＨ１〜ＣＨ５は、半導体チップを示しており、ＥＬは、コンデンサーのような電子部品を示しており、ＳＩＰ−Ｂは、配線基板を示している。図２には、図１において、半導体チップＣＨ、ＣＨ１およびＣＨ５と、電子部品ＥＬの部分の断面が、例示されている。

半導体チップＣＨ，ＣＨ１〜ＣＨ５のそれぞれは、半導体基板（チップ）に、種々の回路ブロックが、周知の製造技術によって形成されている。また、半導体チップの主面ＳＡＦ（図２）には、複数のバンプ電極（図示しない）が形成されており、種々の回路ブロックは、対応するバンプ電極に接続されている。

配線基板ＳＩＰ−Ｂは、第１主面ＳＡＦ１と、第２主面ＳＡＦ２と、配線層とを備えている。図２には、配線基板ＳＩＰ−Ｂの第１主面ＳＡＦ１と第２主面ＳＡＦ２とが示されている。半導体チップＣＨ、ＣＨ１〜ＣＨ５のそれぞれの主面ＳＡＦが、配線基板ＳＩＰ−Ｂの第１主面ＳＡＦ１と対向するように、半導体チップＣＨ、ＣＨ１〜ＣＨ５は、配線基板ＳＩＰ−Ｂに搭載されている。図２では、半導体チップＣＨ、ＣＨ１およびＣＨ５のみが、配線基板ＳＩＰ−Ｂに搭載されている状態が示されているが、他の半導体チップＣＨ２〜ＣＨ４も、同様に配線基板ＳＩＰ−Ｂに搭載されている。

配線基板ＳＩＰ−Ｂの第１主面ＳＡＦ１には、複数の第１外部端子（図示しない）が設けられている。この複数の第１外部端子と、半導体チップＣＨ、ＣＨ１〜ＣＨ５の主面に設けられたバンプ電極との間に、○印で示したバンプＢＰ、ＢＰ１〜ＢＰ５が形成され、このバンプＢＰ、ＢＰ１〜ＢＰ５によって、半導体チップＣＨ、ＣＨ１〜ＣＨ５の複数のバンプ電極と、配線基板ＳＩＰ−Ｂの第１主面ＳＡＦ１における複数の第１外部端子とが電気的に接続されている。なお、図２では、バンプＢＰとバンプＢＰ１〜ＢＰ５のサイズが、異なるように描かれているが、勿論、サイズは同じであってもよい。

配線基板ＳＩＰ−Ｂの第２主面ＳＡＦ２には、図示しないが、複数の第２外部端子が設けられている。配線基板ＳＩＰ−Ｂの第１主面ＳＡＦ１と第２主面ＳＡＦ２との間には、配線層が挟まれている。後で図３を用いて説明するが、配線層は、複数の金属配線層と絶縁配線層とを備えており、配線層内の金属配線層によって形成された配線（金属配線）により、第１主面ＳＡＦ１に設けられている第１外部端子間または第１主面ＳＡＦ１に設けられている第１外部端子と第２主面ＳＡＦ２に設けられている第２外部端子との間が電気的に接続されている。すなわち、所望の第１外部端子間または所望の第１外部端子と所望の第２外部端子との間が、配線層内の金属配線によって電気的に接続されている。

図２において、ＵＲ−Ｂは、ユーザーの基板（以下、ユーザー基板とも称する）を示している。ユーザー基板ＵＲ−Ｂは、第１主面ＳＡＦＵ１と、第２主面ＳＡＦＵ２と、第１主面ＳＡＦＵ１と第２主面ＳＡＦＵ２との間に挟まれた配線層とを備えている。配線基板ＳＩＰ−Ｂは、その第２主面ＳＡＦ２が、ユーザー基板ＵＲ−Ｂの第１主面ＳＡＦＵ−１と対向するように、ユーザー基板ＵＲ−Ｂに搭載されている。ユーザー基板ＵＲ−Ｂの第１主面ＳＡＦＵ１にも、図示しない複数のユーザー第１外部端子が設けられ、第２主面ＳＡＦＵ２にも、図示しない複数のユーザー第２外部端子が設けられている。所望のユーザー第１外部端子間または所望のユーザー第１外部端子と所望のユーザー第２外部端子との間が、第１主面ＳＡＦＵ１と第２主面ＳＡＦＵ２との間に挟まれた配線層内の金属配線層によって形成された配線により電気的に接続されている。

ユーザー基板ＵＲ−Ｂの第１主面ＳＡＦＵ１に設けられたユーザー第１外部端子と、配線基板ＳＩＰ−Ｂの第２主面ＳＡＦ２に設けられたユーザー第２外部端子との間は、図２において○印で示された複数のバンプＢＧによって電気的に接続されている。これにより、例えば、半導体チップＣＨのバンプ電極は、ユーザー基板ＵＲ−Ｂの第２主面ＳＡＦＵ２におけるユーザー第２外部端子に電気的に接続されることになる。

図１および図２において、電子部品ＥＬは、コンデンサーを示している。このコンデンサーの端子ＢＦは、配線基板ＳＩＰ−Ｂの第１主面ＳＡＦ１に設けられた第１外部端子に電気的に接続されている。特に制限されないが、図１および図２に示したコンデンサー（電子部品ＥＬ）のそれぞれは、電源電圧の安定化を図るためバイパスコンデンサーを示している。

図１には、例示として、半導体チップＣＨ１〜ＣＨ５のそれぞれの主面ＳＡＦに設けられたバンプ電極と、配線基板ＳＩＰ−Ｂの第１主面に設けられた第１外部端子との間に設けられたバンプが、○印で示されている。図１では示していないが、半導体チップＣＨにおいても、同様に、半導体チップＣＨの主面ＦＡＳに設けられたバンプ電極と配線基板ＳＩＰ−Ｂの第１主面に設けられた第１外部端子との間に、複数のバンプが設けられている。

図１および図２では、半導体チップの主面ＳＡＦに設けられたバンプ電極と配線基板ＳＩＰ−Ｂの第１主面ＳＡＦ１に設けられた第１外部端子間を、バンプによって電気的に接続する例を示しているが、電気的に接続することが可能であればよいので、バンプに限定されるものではない。同様に配線基板ＳＩＰ−Ｂの第２主面ＳＡＦ２における第２外部端子とユーザー基板ＵＲ−Ｂの第１主面ＳＡＦＵ１におけるユーザー第１外部端子との間も、電気的に接続することが可能であれば、バンプに限定されるものではない。

この実施の形態１において、特に制限されないが、半導体チップＣＨは、回路ブロックとして、マイクロプロセッサおよび複数の高速なインタフェース回路を内蔵した半導体チップである。また、半導体チップＣＨ１〜ＣＨ４は、回路ブロックとして、ダイナミック型メモリを内蔵した半導体チップであり、半導体チップＣＨ５は、回路ブロックとして、電気的に書換可能な不揮発性メモリ（フラッシュメモリ）を内蔵した半導体チップである。配線基板ＳＩＰ−Ｂの第１主面ＳＡＦ１に、複数の半導体チップＣＨ、ＣＨ１〜ＣＨ５が、並列的に配置されているため、半導体チップＣＨ、ＣＨ１〜ＣＨ５のそれぞれの主面の面積よりも、配線基板ＳＩＰ−Ｂの第１主面ＳＡＦ１の面積は大きくなっている。また、配線基板ＳＩＰ−Ｂの第２主面ＳＦＡ２と第１主面ＳＡＦ１とは、平行して延在しているため、配線基板ＳＩＰ−Ｂの第２主面ＳＡＦ２の面積も、半導体チップＣＨ、ＣＨ１〜ＣＨ５のそれぞれの主面の面積よりも大きい。

図１において、破線で囲んだ領域ＤＡＲおよび実線で囲んだ領域ＡＡＲは、配線基板ＳＩＰ−Ｂ内の配線の種類を模式的示している。領域ＤＡＲで示されている配線基板ＳＩＰ−Ｂの配線層における配線は、主として、半導体チップＣＨ、ＣＨ１〜ＣＨ５を動作させるためのデジタル電源電圧の供給と、デジタル信号の伝達に用いられる。これに対して、領域ＡＡＲで示されている配線基板ＳＩＰ−Ｂの配線層における配線は、主として、半導体チップＣＨ内の高速なインタフェース回路を動作させるためのアナログ電源電圧の供給と、アナログ信号の伝達に用いられる。

本明細書においては、図２において、上側から下側を見た場合を、上面視として説明する。また、配線基板ＳＩＰ−Ｂを基準として説明する場合、配線基板ＳＩＰ−Ｂの第１主面ＳＡＦ１を、図２において上側から見た場合を、第１主面側（第１主面）から見た場合として、説明する。同様に、配線基板ＳＩＰ−Ｂの第２主面ＳＡＦ２を、図２において下側から見た場合を、第２主面側（第２主面）から見た場合として、説明する。

図３は、実施の形態１に係わる配線基板ＳＩＰ−Ｂの断面を示す断面図である。図３において、ＴＩＳは、トップ絶縁膜を示し、ＢＩＳは、ボトム絶縁膜を示し、ＩＳ１〜ＩＳ９のそれぞれは、絶縁層を示している。また、ＭＬ１〜ＭＬ１０は、金属配線層を示している。すなわち、配線基板ＳＩＰ−Ｂは、トップ絶縁膜ＴＩＳ、ボトム絶縁膜ＢＩＳ、金属配線層ＭＬ１〜ＭＬ１０および絶縁層ＩＳ１〜ＩＳ９を備えている。複数の金属配線層ＭＬ１〜ＭＬ１０と複数の絶縁膜ＩＳ１〜ＩＳ９は、トップ絶縁膜ＴＩＳとボトム絶縁膜ＢＩＳとの間に挟まれ、金属配線層ＭＬ１〜ＭＬ１０と絶縁層ＩＳ１〜ＩＳ９が、交互に配置されている。言い換えるならば、金属配線層ＭＬ１〜ＭＬ１０と絶縁層ＩＳ１〜ＩＳ９が、交互に積み上げられている。これにより、金属配線層ＭＬ１〜ＭＬ１０間は電気的に分離されている。配線基板ＳＩＰ−Ｂの第１主面ＳＡＦ１は、トップ絶縁膜ＴＩＳ側であり、配線基板ＳＩＰ−Ｂの第２主面ＳＡＦ２は、ボトム絶縁膜ＢＩＳ側である。

そのため、図３には、示していないが、第１主面ＳＡＦ１に設けられた第１外部端子間を接続する場合、トップ絶縁膜ＴＩＳの所望の部分に開口部が設けられ、第１外部端子となる電極が形成される。また、絶縁膜ＩＳ１〜ＩＳ９のうちの所望の層（１層あるいは複数層）の所望の部分に開口部が設けられ、設けた開口部に金属を充填することにより、所望の金属配線層が電気的に接続されるようにする。これにより、第１外部端子間を電気的に接続する金属配線が形成されることなる。同様に、第１主面ＳＡＦ１に設けられた第１外部端子と第２主面ＳＡＦ２に設けられた第２外部端子とを接続する場合、トップ絶縁膜ＴＩＳおよびボトム絶縁膜ＢＩＳの所望の部分に開口部が設けられ、第１外部端子および第２外部端子となる電極が形成される。また、絶縁膜ＩＳ１〜ＩＳ９のうちの所望の層（１層あるいは複数層）の所望の部分に開口部が設けられ、設けた開口部に金属を充填することにより、所望の金属配線が形成される。これにより、第１外部端子と第２外部端子間を電気的に接続することが可能となる。

図１で示した領域ＤＡＲにおいては、例えば、第２層目の金属配線層ＭＬ２および第４層目の金属配線層ＭＬ４が、主にデジタル信号を伝達するための配線として用いられ、残りの金属配線層ＭＬ１、ＭＬ３およびＭＬ５〜ＭＬ１０は、主にデジタル電源電圧および接地電圧を給電するための配線として用いられる。これに対して、図１で示した領域ＡＡＲにおいては、例えば、第２層目の金属配線層ＭＬ２が、主に高速のインタフェース信号を伝達するための配線として用いられ、残りの金属配線層ＭＬ１、ＭＬ３〜ＭＬ１０は、主にアナログ電源電圧および接地電圧を給電するための配線として用いられる。

この実施の形態１において、配線基板ＳＩＰ−Ｂは、４層のコア基板の両面に、ビルトアップ層を３層積み上げて形成されている。図３を参照にして説明すると、４層のコア基板は、４層の金属配線層ＭＬ４〜ＭＬ７によって形成されている。ここで、金属配線層ＭＬ４が、コア層トップであり、コア基板の第１主面とされ、第１主面である金属配線層ＭＬ４と対向する金属配線層ＭＬ７が、コア層ボトムであり、コア基板の第２主面とされている。コア基板は、その第１主面（コア層トップ）である金属配線層ＭＬ４と、その第２主面（コア層ボトム）である金属配線層ＭＬ７との間に、２個の金属配線層ＭＬ５およびＭＬ６が挟まれて、４層のコア基板となっている。

この４層のコア基板の第１主面である金属配線層ＭＬ４上に、ビルドアップ層が、３層積み上げられ、第２主面である金属配線層ＭＬ７上に、ビルドアップ層が、３層積み上げられている。図３では、コア基板の第１主面に積み上げられた３層のビルドアップ層が、金属配線層ＭＬ３〜ＭＬ１として示され、コア基板の第２主面に積み上げられた３層のビルドアップ層が、金属配線層ＭＬ８〜ＭＬ１０として示されている。

コア層およびビルドアップ層の加工精度は、製造工程に依存するが、一般的に、コア層よりも、ビルドアップ層の方が、加工精度が高く、太くて長い貫通スルーホールも使わなくて済む。そのため、高速な信号を伝達する高速信号配線は、ビルドアップ層を用いて形成することが望ましい。そのため、これに限定されるものでないが、この実施の形態においては、ビルドアップ層である第２層目の金属配線層ＭＬ２によって、デジタル信号および高速のインタフェース信号を伝達する信号配線が形成されている。

＜半導体チップの構成＞
図４は、実施の形態１に係わる半導体チップの構成を示す平面図である。ここでは、マクロプロセッサおよびインタフェース回路を備えた半導体チップＣＨの平面図が、図４に示されている。図４は、第２主面ＳＡＦ２から見たときの半導体チップＣＨの平面が示されている。言い換えるならば、半導体チップＣＨの主面ＳＡＦにおけるパッド電極の配置が、示されている。

半導体チップＣＨの主面ＳＡＦは、４個の辺ＥＵ、ＥＤ、ＥＲおよびＥＬを有している。すなわち、４個の辺によって、主面ＳＡＦは囲まれている。ここで、辺ＥＵと辺ＥＤは、互いに平行に延在しており、辺ＥＲと辺ＥＬも互いに平行に延在しており、辺ＥＵ、ＥＤと辺ＥＲ、ＥＬは、直交している。

半導体チップＣＨの主面ＳＡＦには、複数のパッド電極が、２次元的に、規則的に配置されている。主面ＳＡＦに配置された複数のパッド電極のうち、主面ＳＡＦの中央部に、２次元的に、規則的に配置されたパッド電極ＢＤは、デジタル電源電圧およびデジタル接地電圧（ＧＮＤ）が給電されるパッド電極として用いられる。この場合、特に制限されないが、デジタル電源電圧とデジタル接地電圧は、千鳥状に給電されている。これに対して、辺ＥＵ、ＥＤ、ＥＲおよびＥＬのそれぞれに沿って配置されたパッド電極は、インタフェース信号の送受信用のパッド電極およびインタフェース回路用の電源電圧が給電されるパッド電極として用いられる。言い換えるならば、それぞれの辺と、デジタル電源電圧が給電されるパッド電極ＢＤとの間に、インタフェース回路用のパッド電極が配置されている。図面が複雑になるのを避けるために、図４では、デジタル電源電圧が給電されるパッド電極ＢＤは、代表として９個が明示されている。なお、図４には、半導体チップＣＨの主面ＳＡＦの中心にパッド電極が配置されている例が示されており、中心に配置されたパッド電極が、パッド電極ＢＤのうち特にＭ−ＢＤとして示されている。

半導体チップＣＨは、インタフェース回路として、互いに異なる種類の複数のインタフェース回路を備えている。例えば、マイクロプロセッサからの制御信号を出力、入力または入出力するデジタル信号用のインタフェース回路、マイクロプロセッサと他の半導体チップＣＨ１〜ＣＨ５との間でのデータの送受信に用いられるデジタル信号用のインタフェース回路および高速なインタフェース回路等を備えている。

高速なインタフェース回路の構成は、一例を後で説明するが、差動回路を備えており、差動回路は、アナログ電源電圧によって動作する。

この実施の形態１に係わる半導体チップＣＨにおいては、辺ＥＵ、ＥＬおよびＥＲの一部のそれぞれに沿って、デジタル信号用のインタフェース回路のバンプ電極が配置されている。また、高速なインタフェース回路のバンプ電極が、辺ＥＤおよびＥＲの一部に沿って配置されている。図４では、図面が複雑になるのをさけるために、デジタル信号用のインタフェースのバンプ電極は、個々に示されておらず、インタフェース用バンプ電極領域ＤＦとして示されている。また、高速なインタフェース回路のバンプ電極も、インタフェース用バンプ電極領域ＡＦ１〜ＡＦ９として示されている。インタフェース用バンプ電極領域ＤＦおよびＡＦ１〜ＡＦ９のそれぞれには、インタフェース用バンプ電極領域ＡＦ２に例示されているように、それぞれのインタフェース回路に対応した複数のバンプ電極が配置されている。

この実施の形態１において、半導体チップＣＨは、高速なインタフェース回路として、特に制限されないが、次に述べる６種類のインタフェース回路を備えている。すなわち、インタフェース回路として、ユニバーサル・シリアル・バス（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ：以下、ＵＳＢとも称する）規格のインタフェース回路、エイチ・ディー・エム・アイ（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ Ｍｕｌｔｉｍｅｄｉａ Ｉｎｔｅｒｆａｃｅ：以下、ＨＤＭＩとも称する）規格のインタフェース回路を備えている。また、インタフェース回路として、ＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）技術のインタフェース回路、ｅＳＡＴＡ（ｅｘｔｅｒｎａｌ Ｓｅｒｉａｌ ＡＴＡ）技術のインタフェース回路、ＰＣＩｅ（ＰＣＩ Ｅｘｐｒｅｓｓ）規格のインタフェース回路およびＭＩＰＩ−ＣＳＩ規格のインタフェース回路も備えている。さらに、これらのインタフェース回路のうちの一部は、複数個設けられている。これらの高速なインタフェース回路に対応したバンプ電極が、辺ＥＤおよびＥＲの一部に沿って、配置されている。

図４では、ＵＳＢ規格のインタフェース回路に対応したバンプ電極が、インタフェース用バンプ電極領域ＡＦ２内に配置されている例が示されている。図４では、インタフェース用バンプ電極領域ＡＦ２に配置されている複数のバンプ電極のうち、バンプ電極ＢＤ−Ａ３０、ＢＤ−Ｔ−、ＢＤ−Ｔ＋およびＢＤ−Ｒ−、ＢＤ−Ｒ＋が描かれている。ここで、バンプ電極ＢＤ−Ａ３０は、アナログ電源電圧が給電されるアナログ電源用パッド電極を示しており、バンプ電極ＢＤ−Ｔ−、ＢＤ−Ｔ＋は、高速なインタフェース信号を送信する信号用バンプ電極を示しており、バンプ電極ＢＤ−Ｒ−、ＢＤ−Ｒ＋は、高速なインタフェース信号を受信する信号用バンプ電極を示している。

残りのインタフェース回路用のバンプ電極（領域ＡＦ１、ＡＦ３〜ＡＦ９）についても、ＵＳＢ規格のインタフェース回路用のバンプ電極（領域ＡＦ３）と同様に、アナログ電源電圧が給電されるアナログ電源用バンプ電極と高速なインタフェース信号を送信または／および受信する信号用バンプ電極を備えている。

以下の説明においては、ＵＳＢ規格のインタフェース回路を例にして説明するので、ここで、ＵＳＢ規格のインタフェース回路について述べておく。

ＵＳＢ規格は、複数の種類（世代）が併存している。この実施の形態１においては、３種類のＵＳＢ規格のインタフェース回路が、それぞれ複数個設けられている。すなわち、最大データ転送速度（第３データ転送速度）が、１．５Ｍｂｐｓ／ｓおよび１２Ｍｂｐｓ／ｓのＵＳＢ１．１規格のインタフェース回路（第３回路）と、最大データ転送速度（第１データ転送速度）が、４８０Ｍｂｐｓ／ｓのＵＳＢ２．０規格のインタフェース回路（第１回路）と、最大データ転送速度（第２データ転送速度）が、５Ｇｂｐｓ／ｓのＵＳＢ３．０規格のインタフェース回路（第２回路）が、複数組設けられている。ここで、最大データ転送速度が、１．５Ｍｂｐｓ／ｓは、ロウスピード（Ｌｏｗ Ｓｐｐｅｄ：以下、ＬＳとも称する）モードとも呼ばれ、最大データ伝送速度１２Ｍｂｐｓ／ｓは、フルスピード（Ｆｕｌｌ Ｓｐｅｅｄ：以下、ＦＳとも称する）モードとも呼ばれる。また、最大データ転送速度が、４８０Ｍｂｐｓ／ｓは、ハイスピード（Ｈｉｇｈｔ Ｓｐｅｅｄ：以下、ＨＳとも称する）モードとも呼ばれ、最大データ転送速度が、５Ｇｂｐｓ／ｓは、スーパースピード（Ｓｕｐｅｒ Ｓｐｅｅｄ：以下ＳＳとも称する）モードとも呼ばれる。

ＵＳＢ規格では、これらの種類間で互換性がある。すなわち、ＵＳＢ３．０規格のインタフェース回路は、ＬＳモード、ＦＳモードおよびＨＳモードの最大データ転送速度でデータを転送することが可能とされ、ＵＳＢ２．０規格のインタフェース回路は、ＬＳモードおよびＦＳモードの最大データ転送速度でデータを転送することが可能とされている。

ＵＳＢ規格のインタフェース回路は、高速なインタフェース信号として、差動信号を出力または入力する。インタフェース回路から出力または入力されるインタフェース信号である差動信号間の電位差は、種類によって異なっている。すなわち、ＵＳＢ１．１規格とＵＳＢ規格２．０とＵＳＢ規格３．０では、差動信号間の電位差が異なり、ＵＳＢ１．１規格、ＵＳＢ２．０規格、ＵＳＢ規格３．０の順で電位差が小さくなっている。これに合わせて、インタフェース信号である差動信号を処理するインタフェース回路に供給されるアナログ電源電圧の値も異なっている。

この実施の形態１においては、ＵＳＢ１．１規格のインタフェース回路には、動作電圧として、例えば３．３Ｖのアナログ電源電圧（第３電源電圧）が供給され、ＵＳＢ２．０規格のインタフェース回路には、例えば１．８Ｖのアナログ電源電圧（第１電源電圧）が供給され、ＵＳＢ３．０規格のインタフェース回路には、例えば０．８Ｖのアナログ電源電圧（第２電源電圧）が供給される。

図４に示したインタフェース用バンプ電極領域ＡＦ２には、特に制限されないが、ＵＳＢ３．０規格のインタフェース回路に対応したバンプ電極が配置されている。そのため、アナログ電源用バンプ電極ＢＤ−Ａ３０に供給されるアナログ電源電圧は、ＵＳＢ３．０規格に対応したアナログ電圧（０．８Ｖ）が給電される。また、信号用バンプ電極ＢＤ−Ｔ−、ＢＤ−Ｔ＋、ＢＤ−Ｔ＋（Ｒ＋）およびＢＤ−Ｒ−、ＢＤ−Ｒ＋からは、ＵＳＢ３．０規格に従って、ＳＳモードの最大データ転送速度の差動信号が出力または入力される。

特に制限されないが、互換性を維持するために、インタフェース用バンプ電極領域ＡＦ２には、ＵＳＢ１．１規格のインタフェース回路に対応したバンプ電極とＵＳＢ２．０規格のインタフェース回路に対応したバンプ電極も配置されている。この実施の形態においては、ＵＳＢ規格２．０のインタフェース回路に対応したバンプ電極とＵＳＢ１．１規格のインタフェース回路に対応したバンプ電極の一部が共用されている。すなわち、信号用バンプ電極が、ＵＳＢ１．１用のインタフェース回路とＵＳＢ２．０用のインタフェース回路で共用されており、アナログ電源用バンプ電極は、ＵＳＢ１．１用とＵＳＢ２．０用とで、それぞれ別々に、インタフェース用バンプ電極領域ＡＦ２に配置されている。

次に、半導体チップＣＨ内の構成を説明する。図５は、実施の形態１に係わる半導体チ
ップＣＨの構成を示すブロック図である。図５において、ＣＰＵは、マイクロプロセッサを示している。マイクロプロセッサＣＰＵは、図示しないメモリに格納されたプログラムに従って動作する。動作の際に、例えば、デジタル用のインタフェース回路、デジタル用のインタフェース回路に対応したインタフェース用バンプ電極領域ＤＦ（図４）内のバンプ電極および配線層内の配線を介して、半導体チップＣＨ１〜ＣＨ５との間でデータの送受信を行い、所定の処理を行う。また、マイクロプロセッサＣＰＵは、プログラムに従って、高速のインタフェース回路および高速なインタフェース回路に対応するインタフェース用バンプ電極領域ＡＦ１〜ＡＦ９（図４）内のバンプ電極を介して、半導体装置ＳＩＰの外部との間で信号の送受信を行う。

半導体チップＣＨは、マイクロプロセッサ以外に、図４で説明したインタフェース用バンプ電極領域ＤＦに対応した複数のデジタル用のインタフェース回路とインタフェース用バンプ電極領域ＡＦ１〜ＡＦ９のそれぞれに対応した高速なインタフェース回路を備えている。図５では、デジタル用のインタフェース回路は省略されている。また。高速なインタフェース回路の代表例として、図４で説明したインタフェース用バンプ電極領域ＡＦ２に対応した高速なインタフェース回路のみが示されている。

インタフェース用バンプ電極領域ＡＦ２に配置されているバンプ電極は、ＵＳＢ３．０規格のインタフェース回路に対応するバンプ電極である。先に説明したように、互換性を維持するために、インタフェース用バンプ電極領域ＡＦ２には、ＵＳＢ２．０規格のインタフェース回路およびＵＳＢ１．１規格のインタフェース回路に対応するバンプ電極も配置されている。図５において、ＩＦ−Ｕ１１は、ＵＳＢ１．１規格のインタフェース回路を示しており、ＩＦ−Ｕ２０は、ＵＳＢ２．０規格のインタフェース回路を示しており、ＩＦ−Ｕ３０は、ＵＳＢ３．０規格のインタフェース回路を示している。また、図５において、ＣＣは、容量素子を示し、ＳＷは、スイッチを示している。スイッチＳＷおよび容量素子ＣＣは、インタフェース回路ＩＦ−Ｕ３０の特性を調整する際に用いられる。スイッチＳＷおよび容量素子ＣＣを用いた調整については、後で説明するので、ここでは説明を省略する。

ＵＳＢ３．０規格のインタフェース回路ＩＦ−Ｕ３０は、アナログ電源用バンプ電極ＢＤ−Ａ３０および信号用バンプ電極ＢＤ−Ｔ−、ＢＤ−Ｔ＋、ＢＤ−Ｒ−およびＢＤ−Ｒ＋に接続されている。また、ＵＳＢ２．０規格のインタフェース回路ＩＦ−Ｕ２０は、アナログ電源用バンプ電極ＢＤ−Ａ２０および信号用バンプ電極ＢＤ−Ｉ−、ＢＤ−Ｉ＋に接続されており、ＵＳＢ１．１規格のインタフェース回路ＩＦ−Ｕ１１は、アナログ電源用バンプ電極ＢＤ−Ａ１１および信号用バンプ電極ＢＤ−Ｉ−、ＢＤ−Ｉ＋に接続されている。

インタフェース回路ＩＦ−Ｕ３０は、アナログ電源用バンプ電極ＢＤ−Ａ３０に供給されたアナログ電源電圧を動作電圧として動作する差動回路を備えている。インタフェース回路ＩＦ−Ｕ３０からデータを半導体チップＣＨの外部へ送信する場合、例えばマイクロプロセッサＣＰＵから送信すべきデータが、インタフェース回路ＩＦ−Ｕ３０へ供給される。インタフェース回路ＩＦ−Ｕ３０に設けられたアナログ電源電圧で動作する差動回路は、送信すべきデータに従って、１対の差動信号を形成し、信号用バンプ電極ＢＤ−Ｔ−、ＢＤ−Ｔ＋へ出力する。これに対して、信号用バンプ電極ＢＤ−Ｒ−、ＢＤ−Ｒ＋へ入力された１対の差動信号は、インタフェース回路ＩＦ−Ｕ３０に設けられたアナログ電源電圧で動作する差動回路に供給され、差動回路で増幅され、インタフェース回路ＩＦ−Ｕ３０の出力として、例えばマイクロプロセッサＣＰＵへ供給される。この場合、インタフェース回路ＩＦ−Ｕ３０から出力あるいは入力されるデータの最大データ転送速度は、ＵＳＢ３．０規格に従った値となる。なお、図４および図５では、図面が複雑になるのを避けるために、信号用バンプ電極ＢＤ−Ｔ−、ＢＤ−Ｔ＋が、１個のバンプ電極で示されているが、１対の差動信号を出力するために、２個の信号用バンプ電極である。同様に、信号用バンプ電極ＢＤ−Ｒ−、ＢＤ−Ｒ＋が、１個のバンプ電極で示されているが、１対の差動信号を入力するために、２個の信号用バンプ電極である。

インタフェース回路ＩＦ−Ｕ２０も、アナログ電源用バンプ電極ＢＤ−Ａ２０に供給されたアナログ電源電圧を動作電圧として動作する差動回路を備えている。インタフェース回路ＩＦ−Ｕ２０からデータを半導体チップＣＨの外部へ送信する場合、例えばマイクロプロセッサＣＰＵから送信すべきデータが、インタフェース回路ＩＦ−Ｕ２０へ供給される。インタフェース回路ＩＦ−Ｕ２０に設けられたアナログ電源電圧で動作する差動回路は、送信すべきデータに従って、１対の差動信号を形成し、信号用バンプ電極ＢＤ−Ｉ−、ＢＤ−Ｉ＋へ出力する。これに対して、信号用バンプ電極ＢＤ−Ｉ−、ＢＤ−Ｉ＋へ入力された１対の差動信号は、インタフェース回路ＩＦ−Ｕ２０に設けられたアナログ電源電圧で動作する差動回路に供給され、差動回路で増幅され、インタフェース回路ＩＦ−Ｕ２０の出力として、例えばマイクロプロセッサＣＰＵへ供給される。この場合、インタフェース回路ＩＦ−Ｕ２０から出力あるいは入力されるデータの最大データ転送速度は、ＵＳＢ２．０規格に従った値となる。

同様に、インタフェース回路ＩＦ−Ｕ１１も、アナログ電源用バンプ電極ＢＤ−Ａ１１に供給されたアナログ電源電圧を動作電圧として動作する差動回路を備えている。インタフェース回路ＩＦ−Ｕ１１からデータを半導体チップＣＨの外部へ送信する場合、例えばマイクロプロセッサＣＰＵから送信すべきデータが、インタフェース回路ＩＦ−Ｕ１１へ供給される。インタフェース回路ＩＦ−Ｕ１１に設けられたアナログ電源電圧で動作する差動回路は、送信すべきデータに従って、１対の差動信号を形成し、信号用バンプ電極ＢＤ−Ｉ−、ＢＤ−Ｉ＋へ出力する。これに対して、信号用バンプ電極ＢＤ−Ｉ−、ＢＤ−Ｉ＋へ入力された１対の差動信号は、インタフェース回路ＩＦ−Ｕ１１に設けられたアナログ電源電圧で動作する差動回路に供給され、差動回路で増幅され、インタフェース回路ＩＦ−Ｕ１１の出力として、例えばマイクロプロセッサＣＰＵへ供給される。この場合、インタフェース回路ＩＦ−Ｕ１１から出力あるいは入力されるデータの最大データ転送速度は、ＵＳＢ１．１規格に従った値となる。

上記したように、ＵＳＢ３．０用のアナログ電源電圧は、０．８Ｖであり、ＵＳＢ２．０用のアナログ電源電圧は、１．８Ｖであり、ＵＳＢ１．１用のアナログ電源電圧は、３．３Ｖである。すなわち、それぞれの規格（種類）の差動信号に対応した、互いに異なる電圧値のアナログ電源電圧が、互いに異なるアナログ電源用バンプ電極ＢＤ−Ａ３０、ＢＤ−Ａ２０、ＢＤ−Ａ１１に供給されている。この実施の形態１においては、信号用バンプ電極ＢＤ−Ｉ−およびＢＤ−Ｉ＋は、インタフェース回路ＩＦ−Ｕ２０とＩＦ−Ｕ１１とによって共用されている。例えば、マイクロプロセッサＣＰＵが、信号用バンプ電極ＢＤ−Ｉ−およびＢＤ−Ｉ＋を、インタフェース回路ＩＦ−Ｕ２０用か、インタフェース回路ＩＦ−Ｕ１１用かを定める。

図６（Ａ）は、実施の形態１に係わるインタフェース回路ＩＦ−Ｕ３０、ＩＦ−Ｕ２０、ＩＦ−Ｕ１１等に用いられる差動回路の構成を示すブロック図である。また、図６（Ｂ）は、マイクロプロセッサＣＰＵ等で用いられている論理回路の構成を示すブロック図である。図６（Ｃ）および図６（Ｄ）は、差動回路の構成例を示すブロック図である。

マイクロプロセッサＣＰＵは、ナンド回路、オア回路のような論理回路を含んでいる。これらの回路は、デジタル電源電圧によって動作する。図６（Ｂ）に示した論理回路を例にして説明すると、論理回路ＬＣＫＴには、デジタル用接地電圧Ｖｓｄとデジタル用電源電圧Ｖｄｄが供給され、デジタル用電源電圧Ｖｄｄを動作電圧として動作する。図６（Ｂ）に示した例で説明すると、論理回路ＬＣＫＴは、それぞれ単相の入力信号ｉｎ１〜ｉｎｐの間で論理演算を行い、演算結果をｏｕｔとして出力する。なお、デジタル用電源電圧Ｖｄｄは、図４で説明したバンプ電極ＢＤを介して供給される。

これに対して、差動回路は、図６（Ａ）に示すようになる。すなわち、差動回路ＤＣＫＴには、アナログ用接地電圧Ｖｓａとアナログ用電源電圧Ｖｄａが供給され、アナログ用電源電圧Ｖｄａを動作電圧として、動作する。差動回路ＤＣＫＴは、動作することにより、１対の差動信号（相補信号）ｉｎ、／ｉｎ（ｉｎに対して反転位相）の差に従った出力信号ｏｕｔ，／ｏｕｔ（ｏｕｔの反転位相）を形成し、出力する。

差動回路ＤＣＫＴは、例えば図６（Ｃ）に示すように、１対の差動トランジスタ（ＭＯＳＦＥＴ）ＮＴ１、ＮＴ２と、定電流回路Ｉｏと、負荷回路ＬＤとを備えている。定電流回路Ｉｏを介して、アナログ用接地電圧Ｖｓａが、差動トランジスタＮＴ１、ＮＴ２のソースに供給され、アナログ用電源電圧Ｖｄａが、負荷回路ＬＤを介して、差動トランジスタＮＴ１、ＮＴ２のそれぞれのドレインに供給される。これにより、１対の差動信号ｉｎ、／ｉｎの差に従った信号ｏｕｔ、／ｏｕｔが形成され、出力される。また、差動回路ＤＣＫＴの他の例としては、疑似差動回路がある。疑似差動回路の構成例を図６（Ｄ）に示す。疑似差動回路は、それぞれアナログ用接地電圧Ｖｓａとアナログ用電源電圧Ｖｄａが供給され、アナログ用電源電圧Ｖｄａにより動作する１対のインバータ回路ＩＶ１、ＩＶ２を備えている。インバータＩＶ１、ＩＶ２に、１対の差動信号ｉｎ、／ｉｎを供給することにより、差動的に変化する出力信号ｏｕｔ、／ｏｕｔが形成され、出力されることになる。

図６（Ａ）に示した差動回路ＤＣＫＴは、例えばインタフェース回路ＩＦ−Ｕ３０，ＩＦ−Ｕ２０およびＩＦ−Ｕ１１のそれぞれに、２個設けられる。インタフェース回路ＩＦ−Ｕ３０を例にして説明すると、２個の差動回路のうちの１個の差動回路の出力ｏｕｔ、／ｏｕｔが、１対の差動信号として、信号用バンプ電極ＢＤ−Ｔ−、ＢＤ−Ｔ＋へ出力される。信号用バンプ電極ＢＤ−Ｒ−、ＢＤ−Ｒ＋に入力された１対の差動信号が、差動信号ｉｎ、／ｉｎとして残りの差動回路へ供給される。

１対の差動信号を、インタフェース信号として用いることにより、信号間の差でデータを判定することが可能となるため、高速なインタフェース回路を実現することが可能となる。すなわち、実施の形態１で用いているインタフェース回路は、高速なデータ転送が可能な高速のインタフェース回路となっている。

このように、本明細書においては、差動回路を動作させる電源電圧を、アナログ用電源電圧と称し、論理回路を動作させる電源電圧を、デジタル用電源電圧と称している。

＜配線基板の構成＞
次に、図７を用いて、配線基板ＳＩＰ−Ｂの構成を説明する。図７は、実施の形態１に係わる配線基板ＳＩＰ−Ｂを、第２主面ＳＡＦ２側から見たときの配線基板ＳＩＰ−Ｂの平面図である。同図において、ＳＩＰ―Ｕ、ＳＩＰ−Ｄ、ＳＩＰ−ＲおよびＳＩＰ−Ｌは、配線基板ＳＩＰ−Ｂの辺、すなわち第１主面ＳＡＦ１および第２主面ＳＡＦ２の辺を示している。特に制限されないが、辺ＳＩＰ−Ｕと辺ＳＩＰ−Ｄは、互いに平行して延在し、辺ＳＩＰ−Ｒと辺ＳＩＰ−Ｌも互いに平行して延在している。また、辺ＳＩＰ−Ｕ、ＳＩＰ−Ｄと、辺ＳＩＰ−Ｒ、ＳＩＰ−Ｌは、直交している。言い換えるならば、第１主面ＳＡＦ１と第２主面ＳＡＦ２は、辺ＳＩＰ−Ｕ、ＳＩＰ−Ｄ、ＳＩＰ−ＲおよびＳＩＰ−Ｌによって囲まれている。

上記したように、配線基板ＳＩＰ−Ｂの第１主面ＳＡＦ１および第２主面ＳＡＦ２のそれぞれには、第１外部端子と第２外部端子が形成されている。図７には、第１主面ＳＡＦ１に形成されている第１外部端子のうち、半導体チップＣＨの主面ＳＡＦ（図２）に形成されたバンプ電極ＢＤ、ＢＤ−Ａ３０、ＢＤ−Ａ２０、ＢＤ−Ａ１１、ＢＤ−Ｔ−、ＢＤ−Ｔ＋、ＢＤ−Ｒ−、ＢＤ−Ｒ＋、ＢＤ−Ｉ−およびＢＤ−Ｉ＋等（図４および図５）が、バンプによって接続される第１外部端子が、破線の○印で示されている。図７は、配線基板ＳＩＰ−Ｂを第２主面ＳＡＦ２側から見ているため、破線の○印で示した第１外部端子は、配線基板ＳＩＰ−Ｂを透過して見た状態を表していることになる。

図７において、一点鎖線で示した領域ＳＡＦ１−ＳＢは、第１主面ＳＡＦ１の領域を示しており、この領域ＳＡＦ１−ＳＢにおいて、第１主面ＳＡＦ１と半導体チップＣＨの主面ＳＡＦとが対向するように、半導体チップＣＨは、配線基板ＳＩＰ−Ｂに搭載される。このとき、一点破線で示した領域ＳＡＦ１−ＳＢ内に形成されているそれぞれの第１外部端子（破線○印）が、半導体チップＣＨの主面ＳＡＦに形成されている対応するバンプ電極に、バンプを介して電気的に接続される。言い換えると、領域ＳＡＦ１−ＳＢは、配線基板ＳＩＰ−Ｂの第１主面ＳＡＦ１において、半導体チップＣＨが搭載されている位置を示していると見なすことができる。

なお、半導体チップＣＨを搭載する際、半導体チップＣＨの辺ＥＵ（図４）と配線基板ＳＩＰ−Ｂの辺ＳＩＰ−Ｕとが対向し、半導体チップＣＨの辺ＥＤ（図４）と配線基板ＳＩＰ−Ｂの辺ＳＩＰ−Ｄとが対向するように搭載される。また、このとき、半導体チップＣＨの辺ＥＲ（図４）と配線基板ＳＩＰ−Ｂの辺ＳＩＰ−Ｒとが対向し、半導体チップＣＨの辺ＥＬ（図４）と配線基板ＳＩＰ−Ｂの辺ＳＩＰ−Ｌとが対向するように搭載される。

一点鎖線の領域ＳＡＦ１−ＳＢ内には、複数の第１外部端子が、２次元的（平面的）に、規則的に配置されている。図７では、領域ＳＡＦ１−ＳＢ内に配置された第１外部端子が、破線で白抜きの○印で示された第１外部端子ＳＢ−１と、破線でドット埋めされた○印で示された第１外部端子ＳＢ１−Ａ１〜ＳＢ−Ａｎと、破線で右下がりの斜線で埋められた○印で示された第１外部端子ＳＢ１−Ｉ１〜ＳＢ１−Ｉｎとして示されている。ここで、第１外部端子ＳＢ１−Ａ１〜ＳＢ１−Ａｎは、アナログ電源電圧用第１外部端子を示しており、第１外部端子ＳＢ１−Ｉ１〜ＳＢ１−Ｉｎは、信号用第１外部端子を示している。第１外部端子ＳＢ１は、領域ＳＡＦ１−ＳＢに、複数の第１外部端子が配置されていることを示すために描かれている。

図４において説明したように、半導体チップＣＨの主面ＳＡＦにおいて、辺ＥＤおよびＥＲの一部には、これらの辺に沿って高速なインタフェース回路に対応したバンプ電極が配置されている。すなわち、高速なインタフェース回路の信号用バンプ電極（図４の例示では、ＢＤ−Ｔ−、ＢＤ−Ｔ＋、ＢＤ−Ｒ−、ＢＤ−Ｒ＋）と、アナログ電源用バンプ電極（図４の例示では、ＢＤ−Ａ３０）が、辺ＥＤおよびＥＲの一部に沿って、それぞれの辺の近傍に配置されている。また、特に制限されないが、アナログ電源用バンプ電極よりも、信号用バンプ電極が、辺に近接するように配置されている。

これに合わせて、半導体チップＣＨの辺ＥＤに対応する領域ＳＡＦ１−ＳＢの下辺に沿って、信号用第１外部端子ＳＢ１−Ｉ１〜ＳＢ１−Ｉｎが配置され、信号用第１外部端子ＳＢ１−Ｉ１〜ＳＢ１−Ｉｎを挟むようにして、領域ＳＡＦ１−ＳＢの下辺に沿って、アナログ電源電圧用第１外部端子ＳＢ１−Ａ１〜ＳＢ１−Ａｎが配置されている。半導体チップＣＨが、配線基板ＳＩＰ−Ｂに搭載されたとき、この信号用第１外部端子ＳＢ１−Ｉ１〜ＳＢ１−Ｉｎは、バンプによって、半導体チップＣＨの辺ＥＤおよびＥＲの一部に沿って配置された信号用バンプ電極（例えば、ＢＤ−Ｔ−、ＢＤ−Ｔ＋、ＢＤ−Ｒ−、ＢＤ−Ｒ＋）に接続される。同様に、アナログ電源電圧用第１外部端子ＳＢ１−Ａ１〜ＳＢ１−Ａｎは、バンプによって、半導体チップＣＨの辺ＥＤおよびＥＲの一部に沿って配置されたアナログ電源用バンプ電極（例えば、ＢＤ−Ａ３０）に接続される。また、例示として示した複数の第１外部端子ＳＢ１の一部は、図４に示したバンプ電極ＢＤに接続される。デジタル電源電圧が、第１外部端子ＳＢ１を介して、図４のバンプ電極ＢＤに供給される。

配線基板ＳＩＰ−Ｂの第２主面ＳＡＦ２には、２次元的（平面的）に、複数の第２外部端子が配置されている。図７には、この第２外部端子を機能で分類し、領域で囲んで、示している。図７において、ＤＦ−ＳＢは、デジタル信号のインタフェース回路に対応した第２外部端子が配置されている第２外部端子領域を示している。また、図７において、ＵＳ２−ＳＢ、ＵＳ３−ＳＢ１、ＵＳ３−ＳＢ２、ＰＣ−ＳＢ、ＥＳ―ＳＢ、ＨＤ−ＳＢ１、ＨＤ−ＳＢ２、ＬＶ−ＳＢおよびＣＳ−ＳＢのそれぞれは、高速なインタフェース回路の信号用の第２外部端子が配置されている第２外部端子領域を示している。高速なインタフェース回路の信号用第２外部端子は、図７においては、平行な横線で埋められた○印で示されている。高速なインタフェース回路に対応する第２外部端子領域ＵＳ２−ＳＢ、ＵＳ３−ＳＢ１、ＵＳ３−ＳＢ２、ＰＣ−ＳＢ、ＥＳ―ＳＢ、ＨＤ−ＳＢ１、ＨＤ−ＳＢ２、ＬＶ−ＳＢおよびＣＳ−ＳＢのそれぞれが、複数の第２外部端子を備えていることを示しために、図７では、それぞれに、２個の信号用第２外部端子ＳＢ２−Ｉが配置されているように描かれている。勿論、インタフェース回路の種類によって、第２外部端子領域内に含まれる信号用第２外部端子の個数は変わる。

ここで、第２外部端子領域ＤＦ−ＳＢに含まれる信号用第２外部端子（図示しない）は、図４に示したインタフェース用バンプ電極領域ＤＦのバンプ電極に対応している。第２外部端子領域ＵＳ２−ＳＢ、ＵＳ３−ＳＢ１、ＵＳ３−ＳＢ２、ＰＣ−ＳＢ、ＥＳ―ＳＢ、ＨＤ−ＳＢ１、ＨＤ−ＳＢ２、ＬＶ−ＳＢおよびＣＳ−ＳＢのそれぞれに含まれる第２外部端子ＳＢ２−Ｉは、図４に示したインタフェース用バンプ電極領域ＡＦ−１〜ＡＦ−９のそれぞれの信号用バンプ電極に対応している。第２外部端子領域ＤＦ−ＳＢ、ＵＳ２−ＳＢ、ＵＳ３−ＳＢ１、ＵＳ３−ＳＢ２、ＰＣ−ＳＢ、ＥＳ―ＳＢ、ＨＤ−ＳＢ１、ＨＤ−ＳＢ２、ＬＶ−ＳＢおよびＣＳ−ＳＢのそれぞれにおける信号用第２外部端子ＳＢ２−Ｉは、配線基板ＳＩＰ−Ｂ内の金属配線を介して、領域ＳＡＦ１−ＳＢ内に配置されている第１外部端子に電気的に接続され、第１外部端子を介して、対応するバンプ電極に接続される。

例として、図７には、第２外部端子領域ＵＳ３−ＳＢ１内に配置されている第２外部端子ＳＢ２−Ｉ１とＳＢ２−Ｉ２が、金属配線ＬＬ２を介して、第１外部端子ＳＢ１−Ｉ１とＳＢ１−Ｉ２に電気的に接続されていることが示されている。この第１外部端子ＳＢ１−Ｉ１およびＳＢ１−Ｉ２は、バンプによって、対応するバンプ電極に接続されている。他の第２外部端子領域に配置されている第２外部端子ＳＢ２−Ｉも、同様に、配線基板ＳＩＰ−Ｂ内に配置された適切な金属配線によって、領域ＳＡＦ１−ＳＢ内に配置された信号用第１外部端子に電気的に接続され、対応するバンプ電極に接続される。

インタフェース用バンプ電極領域ＡＦ−２には、ＵＳＢ３．０規格のインタフェース回路の信号用バンプ電極が配置されている。そのため、このインタフェース用バンプ電極領域ＡＦ−２に対応する第２外部端子領域ＵＳ３−ＳＢ１に配置された第２外部端子は、ＵＳＢ３．０規格のインタフェース回路の信号用第２外部端子となる。すなわち、第２外部端子領域ＵＳ３−ＳＢ１内の第２外部端子ＳＢ２−Ｉ１およびＳＢ２−Ｉ２は、ＵＳＢ規格３．０のインタフェース回路の信号用バンプ電極に対応している。半導体チップＣＨが、配線基板ＳＩＰ−Ｂに搭載されると、例えば図５に示した信号用バンプ電極ＢＤ−Ｔ−、ＢＤ−Ｔ＋またはＢＤ−Ｒ−、ＢＤ−Ｒ＋が、バンプによって、第１外部端子ＳＢ１−Ｉ１に接続され、信号用バンプ電極ＢＤ−Ｉ−またはＢＤ−Ｉ＋が、バンプによって、第１外部端子ＳＢ１−Ｉ２に接続される。これにより、ＵＳＢ規格３．０のインタフェース回路の出力、入力または入出力は、第２外部端子領域ＵＳ３−ＳＢ１内に配置された第２外部端子ＳＢ２−Ｉ１およびＳＢ２−Ｉ２に接続されることになる。

特に制限されないが、第２外部端子領域ＵＳ２−ＳＢ内の第２外部端子ＳＢ２−Ｉは、ＵＳＢ２．０規格のインタフェース回路およびＵＳＢ１．１規格のインタフェース回路の信号用のバンプ電極に対応する。第２外部端子領域ＵＳ３−ＳＢ２内の第２外部端子ＳＢ２−Ｉは、ＵＳＢ３．０規格のインタフェース回路の信号用バンプ電極に対応し、第２外部端子領域ＰＣ−ＳＢ内の第２外部端子ＳＢ２−Ｉは、ＰＣＩｅ規格のインタフェース回路の信号用バンプ電極に対応する。また、第２外部端子領域ＥＳ―ＳＢ内の第２外部端子は、ｅＳＡＴＡ技術のインタフェース回路の信号用バンプ電極に対応し、第２外部端子領域ＨＤ−ＳＢ１およびＨＤ−ＳＢ２は、ＨＤＭＩ規格のインタフェース回路の信号用バンプ電極に対応する。さらに、第２外部端子領域ＬＶ―ＳＢ内の第２外部端子ＳＢ２−Ｉは、ＬＶＤＳ技術のインタフェース回路の信号用バンプ電極に対応し、第２外部端子領域ＣＳ−ＳＢ内の第２外部端子ＳＢ２−Ｉは、ＭＩＰＩ−ＣＳＩ規格のインタフェース回路の信号用バンプ電極に対応する。

これらの第２外部端子領域内に配置された信号用第２外部端子ＳＢ２−Ｉは、第２外部端子領域ＵＳ３−ＳＢ１内の第２外部端子ＳＢ２−Ｉ１、ＳＢ２−Ｉ２と同様に、配線基板ＳＩＰ−Ｂ内の金属配線を介して、領域ＳＡＦ１―ＳＢ内の信号用の第１外部端子（例えば、ＳＢ１−Ｉ３〜ＳＢ１−Ｉｎ）に電気的に接続される。半導体チップＣＨが、配線基板ＳＩＰ−Ｂに搭載されることにより、バンプによって、領域ＳＡＦ１−ＳＢ内に配置された第１外部電極が半導体チップＣＨのバンプ電極に接続されるため、それぞれの第２外部端子領域内の第２外部端子ＳＢ２−Ｉは、対応するインタフェース回路の出力または入力に接続されることになる。第２外部端子領域ＤＦ内に配置された第２外部端子も、同様に、半導体チップＣＨ内の対応するインタフェース回路に接続されることになる。

この実施の形態１においては、配線基板ＳＩＰ−Ｂの辺ＳＩＰ−ＤおよびＳＩＰ−Ｒの一部に沿って、それぞれの辺に近接して、高速なインタフェース回路の信号を出力または入力する第２外部端子ＳＢ２−Ｉが配置されることになる。これにより、ユーザーは、ユーザー基板ＵＲ−Ｂ（図２）において、インタフェース回路の信号を、半導体装置ＳＩＰから容易に受信あるいは送信することが可能となる。特に、高速なインタフェース回路については、データ転送速度が高い信号を、比較的短い配線で送信または受信することが可能となる。

図７において、ＲＥＦ−ＳＢ１、ＲＥＦ−ＳＢ２およびＲＥＦ−ＳＢ３のそれぞれは、半導体装置ＳＩＰの外部から基準電圧または基準信号が供給される基準信号用の第２外部端子ＳＢ２−Ｒが配置された第２外部端子領域を示している。図７において、基準信号用の第２外部端子ＳＢ２−Ｒは、白抜きの○印で示されている。この基準信号用の第２外部端子ＳＢ２−Ｒも、配線基板内の適切な金属配線層を介して、領域ＳＡＦ１−ＳＢ内の第１外部端子に接続されている。半導体チップＣＨは、それが配線基板ＳＩＰ−Ｂに搭載されたとき、第２外部端子ＳＢ２−Ｒに供給される基準信号を受け、動作の際に基準として用いる。

図７において、ＶＡ−ＳＢは、高速なインタフェース回路を動作させるためのアナログ電源電圧用第２外部端子（ＳＢ２−Ａ１〜ＳＢ２−Ａｎ）とアナログ接地電圧Ｖｓａ（図６）が供給されるアナログ接地電源用第２外部端子が配置された第２外部端子領域を示している。なお、図７では、図面が複雑になるのを避けるために、アナログ電源電圧用第２外部端子のみが示されている。なお、アナログ接地電圧Ｖｓａは、デジタル接地電圧Ｖｓｄと共通にしてもよい。

アナログ電源電圧用第２外部端子ＳＢ２−Ａ１〜ＳＢ２−Ａｎは、配線基板ＳＩＰ−Ｂ内の適切な金属配線によって、領域ＳＡＦ１−ＳＢ内の第１外部端子ＳＢ１−Ａ１〜ＳＢ１−Ａｎに電気的に接続されている。図７では、例示として、アナログ電源電圧用第２外部端子ＳＢ−Ａ１、ＳＢ−Ａ２およびＳＢ−Ａ３のそれぞれが、配線基板ＳＩＰ−Ｂ内の金属配線ＬＬ１によって、領域ＳＡＦ１―ＳＢ内に配置されたアナログ電源電圧用第１外部端子ＳＢ１−Ａ１、ＳＢ−Ａ２およびＳＢ−Ａ３に電気的に接続されていることが示されている。残りのアナログ電源電圧用第２外部端子ＳＢ２−Ａ４〜ＳＢ２−Ａｎも、配線基板ＳＩＰ−Ｂ内の金属配線によって、アナログ電源電圧用第１外部端子ＳＢ１−Ａ１〜ＳＢ１−Ａｎに電気的に接続されている。

半導体チップＣＨが、領域ＳＡＦ１−ＳＢに搭載されることにより、バンプによって、アナログ電源電圧用第１外部端子ＳＢ１−Ａ１〜ＳＢ１−Ａｎは、半導体チップＣＨ内の高速なインタフェース回路のアナログ電源電圧用バンプ電極に接続される。図５および図７を参照にして、一例を述べると、アナロブ電源電圧用の第１外部端子ＳＢ１−Ａ１は、図５に示したバンプ電極ＢＤ−Ａ１１に接続され、アナロブ電源電圧用第１外部端子ＳＢ１−Ａ２は、図５に示したバンプ電極ＢＤ−Ａ２０に接続され、アナロブ電源電圧用第１外部端子ＳＢ１−Ａ３は、図５に示したバンプ電極ＢＤ−Ａ３０に接続される。

このように、この実施の形態１においては、高速なインタフェース回路（例えば、図５のＩＦ−Ｕ１１、ＩＦ−Ｕ２０およびＵ３０）の信号が出力あるいは入力される信号用第２外部端子（第２外部端子領域ＵＳ３−ＳＢ２内の第２外部端子ＳＢ２−Ｉ１、ＳＢ２−Ｉ２）と、このインタフェース回路（ＩＦ−Ｕ１１、ＩＦ−Ｕ２０およびＵ３０）を動作させるアナログ電源電圧が供給されるアナログ電源電圧用第２外部端子（ＳＢ２−Ａ１〜ＳＢ−Ａ３）が、配線基板ＳＩＰ−Ｂの第２主面ＳＡＦ２において、物理的に分離されている。すなわち、高速なインタフェース回路の信号用第２外部端子と、この高速なインタフェース回路を動作させる電源電圧を供給するアナログ電源電圧用第２外部端子とが、配線基板ＳＩＰ−Ｂの第２主面にＳＡＦ２において、セットとして、互いに近接して配置されているのではなく、互いに分離して配置されている。

さらに、半導体チップＣＨは、領域ＳＡＦ１−ＳＢに対向するように搭載される。そのため、半導体チップＣＨが、配線基板ＳＩＰ−Ｂに搭載された状態を、第２主面ＳＡＦ２側か配線基板ＳＩＰ−Ｂを見た場合、アナログ電源電圧用第２外部端子ＳＢ２−Ａ１〜ＳＢ２−Ａｎが配置されている第２外部端子領域ＶＡ−ＳＢは、信号用第２外部端子ＳＢ−Ｉが配置されている第２外部端子領域よりも、半導体チップＣＨに近接して配置されている。ここで、信号用第２外部端子ＳＢ−Ｉが配置されている第２外部端子領域は、ＵＳＢ２−ＳＢ、ＵＳ３−ＳＢ１、ＵＳ３−ＳＢ２、ＰＣ−ＳＢ，ＥＳ―ＳＢ、ＨＤ−ＳＢ１、ＨＤ−ＳＢ２、ＬＶ−ＳＢおよびＣＳ−ＳＢを指している。

例えば、第２外部端子領域ＵＳ３−ＳＢ１を例にして説明すると、半導体チップＣＨが、搭載された状態を、第２主面ＳＡＦ２側から配線基板ＳＩＰ−Ｂを見た場合、アナログ電源電圧用第２外部端子ＳＢ２−Ａ１〜ＳＢ２−Ａ３は、信号用第２外部端子ＳＢ２−Ｉ１、ＳＢ２−Ｉ２よりも、半導体チップＣＨに近接した第２外部端子となる。

このように、アナログ電源電圧用第２外部端子ＳＢ２−Ａ１〜ＳＢ２−Ａ３を半導体チップＣＨに近接させることにより、アナログ電源電圧用第１外部端子ＳＢ１−Ａ１〜ＳＢ−Ａ３とアナログ電源電圧用第２外部端子ＳＢ２−Ａ１〜ＳＢ−Ａ３間を接続する金属配線（ＬＬ１）の長さを、信号用第１外部端子ＳＢ１−Ｉ１、ＳＢ１−Ｉ２と信号用第２外部端子ＳＢ２−Ｉ１，ＳＢ２−Ｉ２間を接続する金属配線（ＬＬ２）に比べて短くすることが可能となる。その結果、アナログ電源電圧を供給する配線（ＬＬ１）のインダクタンスを低減することが、可能となり、誤動作の発生を低減することが可能となる。アナログ電源電圧を供給する配線に比べて、信号を伝達する配線（ＬＬ２）は長くなるが、伝達する信号間での遅延が少なければ、誤動作の発生が抑制することが可能である。また、この場合には、半導体装置ＳＩＰの周辺に沿って信号用第２外部端子ＳＢ２−Ｉが配置されるため、取り扱いが容易となる。

図面が複雑になるのを避けるために、説明の都合上で必要な第２外部端子のみが、図７には示されているが、配線基板ＳＩＰ−Ｂの第２主面ＳＡＦ２には、上記した第２外部端子以外にも、複数の第２外部端子が配置されているものと理解されるべきである。また、それぞれの第２外部端子領域内に配置されている第２外部端子群は、１列（１行）になっているように、図７では描かれているが、これば説明を容易にするためであって、これに限定されるものではない。

＜配線基板の詳細構成＞
図８は、実施の形態１に係わる配線基板ＳＩＰの詳細構成を示す平面図である。図８は、配線基板ＳＩＰ−Ｂを、第２主面ＳＡＦ２側から見た場合の平面図である。図８には、図７の平面図のうち、特に第２外部端子領域ＵＳ３−ＳＢ１、ＵＳ３−ＳＢ２およびＶＡ−ＳＢの部分が詳しく示されており、他の第２外部端子領域の部分は省略されている。また、図７において、一点鎖線で囲んだ領域ＳＡＦ２−ＳＢは、半導体チップＣＨが、図７で示した領域ＳＡＦ１−ＳＢに搭載されたとき、第２主面ＳＡＦ２側から見たときに、半導体チップＣＨと重なる第２主面ＳＡＦ２の領域を示している。

図８において、○印は、配線基板ＳＩＰ−Ｂに形成された第２外部端子ＳＢ２を示している。特に制限されないが、この実施の形態１において、第２主面ＳＡＦ２は、３つの領域に分けられている。すなわち、第２主面ＳＡＦ２は、領域ＳＡＦ２−ＳＢと、領域ＳＡＦ２−ＳＢを囲むように配置され、第２外部電極ＳＢ２が形成されていない空白領域Ｎ−ＳＢと、空白領域Ｎ−ＳＢを囲むように配置され、複数の第２外部端子ＳＢ２が形成された第２外部端子群領域を備えている。ここで、第２外部端子群領域は、空白領域Ｎ−ＳＢと配線基板ＳＩＰ−Ｂの辺ＳＩＰ−Ｕ、ＳＩＰ−Ｄ、ＳＩＰ−ＲおよびＳＩＰ−Ｌとの間に配置された複数の第２外部端子ＳＢ２が形成されている領域と見なすことができる。

この第２外部端子群領域に形成された第２外部電極のうちの所定の第２外部電極が、図７で説明したそれぞれの第２外部端子領域内に配置された第２外部電極となる。

領域ＳＡＦ２−ＳＢ内に、２次元的（平面的）に配置された第２外部端子ＳＢ２は、配線基板ＳＩＰ−Ｂ内の金属配線によって、図７で示した領域ＳＡＦ１−ＳＢ内であって、領域ＳＡＦ１−ＳＢの中央部分に配置された第１外部端子ＳＢ１に電気的に接続されている。ユーザー基板ＵＲ−Ｂに半導体装置ＳＩＰが搭載されたとき、ユーザー基板ＵＲ−Ｂから上記した領域ＳＡＦ２−ＳＢ内に配置されている第２外部端子ＳＢに、デジタル用電源電圧が供給される。なお、デジタル用電源電圧は、図６（Ｂ）を例にして説明すると、電源電圧Ｖｄｄとデジタル接地電圧Ｖｓｄの両方を含んでいる。これにより、配線基板ＳＩＰ−Ｂに搭載された半導体チップＣＨにおいて、主面ＳＡＦの中央部分に配置されたバンプ電極ＢＤに、デジタル用電源電圧が供給されることになる。このように、複数の第２外部端子ＳＢ２と、複数の第１外部端子ＳＢ１と、複数のバンプ電極ＢＤによって、デジタル用電源電圧を半導体チップＣＨ内の回路ブロックへ供給することが、可能となるため、半導体チップＣＨを安定して動作させることが可能となる。

空白領域Ｎ−ＳＢについては、後で実施の形態２において説明するので、ここでは省略する。

図８において、破線ＶＡ−ＳＢで囲まれた領域は、図７の第２外部端子領域ＶＡ−ＳＢに相当する。この破線ＶＡ−ＳＢ内に配置されている第２外部端子が、上記した複数の高速なインタフェース回路にアナログ電源電圧を供給する第２外部端子として用いられる。ここでは、高速なインタフェース回路として、ＵＳＢ３．０規格、ＵＳＢ２．０規格およびＵＳＢ１．１規格のインタフェース回路を例にして説明する。図８には、２チャンネル分のＵＳＢ３．０規格、ＵＳＢ２．０規格およびＵＳＢ１．１規格のインタフェース回路に対してアナログ電源電圧を供給する第２外部端子が、明示されている。

すなわち、右上がりの斜線が付された○印で示されている第２外部端子ＳＢ２−Ａ３０１、ＳＢ２−Ａ３０２が、ＵＳＢ３．０規格のインタフェース回路に対してアナログ電源電圧を供給するアナログ電源電圧用第２外部端子である。また、右下がりの斜線が付された○印で示されている第２外部端子ＳＢ２−Ａ２０１、ＳＢ２−Ａ２０２が、ＵＳＢ２．０規格のインタフェース回路に対してアナログ電源電圧を供給するアナログ電源電圧用第２外部端子である。さらに、ドットで埋められた○印で示されている第２外部端子ＳＢ２−Ａ１１１、ＳＢ２ＳＢ２−Ａ１１２が、ＵＳＢ１．１規格のインタフェース回路に対してアナログ電源電圧を供給するアナログ電源電圧用第２外部端子である。ここで、アナログ電源電圧用第２外部端子ＳＢ２−Ａ３０１、ＳＢ２−Ａ２０１およびＳＢ２−Ａ１１１によって、１チャンネル目を構成するインタフェース回路に対してアナログ電源電圧の供給が行われ、アナログ電源電圧用第２外部端子ＳＢ２−Ａ３０２、ＳＢ２−Ａ２０２およびＳＢ２−Ａ１１２によって、２チャンネル目を構成するインタフェース回路に対してアナログ電源電圧の供給が行われる。

図８において、第２外部端子領域ＵＳ３−ＳＢ１には、１チャンネル目のＵＳＢ３．０規格、ＵＳＢ２．０規格およびＵＳＢ１．１規格のインタフェース回路の信号用第２外部端子が配置されている。すなわち、ＵＳＢ２．０規格およびＵＳＢ１．１規格との互換性を保つようにしたＵＳＢ３．０規格のインタフェース回路の信号用第２外部端子が、第２外部端子領域ＵＳ３−ＳＢ１に配置されている。ここで、第２外部端子領域ＵＳ３−ＳＢ１に配置された信号用第２外部端子に対応する１チャンネル目のインタフェース回路に対して、上記したアナログ電源電圧用第２外部端子ＳＢ２−Ａ３０１、ＳＢ２−Ａ２０１およびＳＢ−Ａ１１１からアナログ電源電圧が供給される。

第２外部端子領域ＵＳ３−ＳＢ１に配置された第２外部端子ＳＢ２のうち、右上がりの太い斜線が付された○印の第２外部端子ＳＢ２−Ｃ−１、ＳＢ２−Ｃ＋１、ＳＢ２−Ｔ−１、ＳＢ２−Ｔ＋１、ＳＢ２−Ｒ−１、ＳＢ２−Ｒ＋１は、ＵＳＢ３．０規格のインタフェース回路の信号が入力または出力される第２外部端子を示している。また、右下がりの太い斜線が付された○印の第２外部端子ＳＢ２−Ｉ−１、ＳＢ２−Ｉ＋１は、ＵＳＢ規格２．０のインタフェース回路およびＵＳＢ規格１．１のインタフェース回路の信号が入力または出力される第２外部端子を示している。

図５に示したＵＳＢ３．０規格のインタフェース回路ＩＦ−Ｕ３０、ＵＳＢ２．０規格のインタフェース回路ＩＦ−Ｕ２０およびＵＳＢ１．１規格のインタフェース回路ＩＦ−Ｕ１１との関係を説明すると、次のようになる。

アナログ電源電圧用第２外部端子ＳＢ２−Ａ３０１が、バンプ電極ＢＤ−Ａ３０に接続され、アナログ電源電圧用第２外部端子ＳＢ２−Ａ２０１が、バンプ電極ＢＤ−Ａ２０に接続され、アナログ電源電圧用第２外部端子ＳＢ２−Ａ１１１が、バンプ電極ＢＤ−Ａ１１に接続される。また、第２外部端子ＳＢ２−Ｃ−１、ＳＢ２−Ｃ＋１、ＳＢ２−Ｔ−１、ＳＢ２−Ｔ＋１、ＳＢ２−Ｒ−１、ＳＢ２−Ｒ＋１は、インタフェース回路ＩＦ−Ｕ３０に接続される。図５では、説明を容易にするために、バンプ電極ＢＤ−Ｃ−（ＢＤ−Ｃ＋）は、省略しているが、バンプ電極ＢＤ−Ｔ−（ＢＤ−Ｒ−）、ＢＤ−Ｔ＋（ＢＤ−Ｒ＋）、ＢＤ−Ｃ−（ＢＤ−Ｃ＋）に、第２外部端子ＳＢ２−Ｔ−１（ＳＢ２−Ｒ−１）、ＳＢ２−Ｔ＋１（ＳＢ２−Ｒ＋１）、ＳＢ２−Ｃ−１（ＳＢ２−Ｃ＋１）が接続されることにより、これらの信号用第２外部端子が、インタフェース回路ＩＦ−Ｕ３０に接続されている。

インタフェース回路ＩＦ−Ｕ３０がデータを送信するとき、送信すべきデータに従った１対の差動信号を形成し、バンプ電極ＢＤ−Ｔ−、ＢＤ−Ｔ＋へ供給する。これにより、第２外部端子ＳＢ２−Ｔ−１、ＳＢ２−Ｔ＋１から、送信すべきデータに従った１対の差動信号が、半導体装置ＳＩＰから出力される。反対に、半導体装置の外部から供給された１対の差動信号は、第２外部端子ＳＢ２−Ｒ−１、ＳＢ２−Ｒ＋１に供給され、バンプ電極ＢＤ−Ｒ−、ＢＤ−Ｒ＋を介して、インタフェース回路ＩＦ−Ｕ３０に供給されることになる。このときのインタフェース回路ＩＦ−Ｕ３０を動作させるためのアナログ電源電圧が、このインタフェース回路ＩＦ−Ｕ３０に対応したアナログ電源電圧用第２外部端子ＳＢ２−Ａ３０１を介して供給されることになる。

また、第２外部端子ＳＢ２−Ｉ−１、ＳＢ２−Ｉ＋１は、バンプ電極ＢＤ−Ｉ−、ＢＤＩ＋に接続される。

インタフェース回路ＩＦ−Ｕ２０がデータを送信するとき、送信すべきデータに従った１対の差動信号を形成し、バンプ電極ＢＤ−Ｉ−、ＢＤ−Ｉ＋へ供給する。これにより、第２外部端子ＳＢ２−Ｉ−１、ＳＢ２−Ｉ＋１から、送信すべきデータに従った１対の差動信号が、半導体装置ＳＩＰから出力される。反対に、半導体装置の外部から供給された１対の差動信号は、第２外部端子ＳＢ２−Ｉ−１、ＳＢ２−Ｉ＋１に供給され、バンプ電極ＢＤ−Ｉ−、ＢＤ−Ｉ＋を介して、インタフェース回路ＩＦ−Ｕ２０に供給されることになる。このときのインタフェース回路ＩＦ−２０を動作させるためのアナログ電源電圧が、このインタフェース回路ＩＦ−Ｕ２０に対応したアナログ電源電圧用の第２外部端子ＳＢ２−Ａ２０１を介して供給されることになる。

同様に、インタフェース回路ＩＦ−Ｕ１１がデータを送信するとき、送信すべきデータに従った１対の差動信号を形成し、バンプ電極ＢＤ−Ｉ−、ＢＤ−Ｉ＋へ供給する。これにより、第２外部端子ＳＢ２−Ｉ−１、ＳＢ２−Ｉ＋１から、送信すべきデータに従った１対の差動信号が、半導体装置ＳＩＰから出力される。反対に、半導体装置の外部から供給された１対の差動信号は、第２外部端子ＳＢ２−Ｉ−１、ＳＢ２−Ｉ＋１に供給され、バンプ電極ＢＤ−Ｉ−、ＢＤ−Ｉ＋を介して、インタフェース回路ＩＦ−Ｕ１１に供給されることになる。このときのインタフェース回路ＩＦ−１１を動作させるためのアナログ電源電圧が、このインタフェース回路ＩＦ−Ｕ１１に対応したアナログ電源電圧用の第２外部端子ＳＢ２−Ａ１１１を介して供給されることになる。

この実施の形態１においては、半導体チップＣＨに、図５に示したインタフェース回路ＩＦ−Ｕ３０、ＩＦ−Ｕ２０およびＩＦ−Ｕ１１と同様な構成を有する３個のインタフェース回路ＩＦ−Ｕ３０２、ＩＦ−Ｕ２０２、ＩＦ−Ｕ１１２と、容量素子ＣＣと同様な容量素子ＣＣ２と、スイッチＳＷと同様なスイッチＳＷ２が設けられている。これらの３個のインタフェース回路、容量素子およびスイッチの構成および接続は、図５に示した構成および接続と同じである。また、図５に示したバンプ電極と同様なバンプ電極を有しており、これらのバンプ電極には、図５と同様に、インタフェース回路ＩＦ−Ｕ３０２、ＩＦ−Ｕ２０２、ＩＦ−Ｕ１１２が接続されている。これにより、２チャンネル目のインタフェース回路が構成されている。

この実施の形態１においては、特に制限されないが、２チャンネル目のインタフェース回路の信号用第２外部端子は、第２外部端子領域ＵＳ３−ＳＢ２に配置されている。すなわち、第２外部端子領域ＵＳ３−ＳＢ２に配置された第２外部端子ＳＢ２のうち、右上がりの太い斜線が付された○印の第２外部端子ＳＢ２−Ｒ−２、ＳＢ２−Ｒ＋２、ＳＢ２−Ｔ−２、ＳＢ２−Ｔ＋２、ＳＢ２−Ｃ−２およびＳＢ２−Ｃ＋２が、ＵＳＢ３．０規格のインタフェース回路ＩＦ−Ｕ３０２の信号用第２外部端子とされる。また、右下がりの太い斜線が付された○印の第２外部端子ＳＢ２−Ｉ−２、ＳＢ２−Ｉ＋２が、ＵＳＢ２．０規格のインタフェース回路ＩＦ−Ｕ２０２およびＵＳＢ１．１規格のインタフェース回路ＩＦ−１１２の信号用第２外部端子とされる。構成および動作は、１チャンネル目のインタフェース回路と同じであるので、省略する。この場合も、ＵＳＢ規格に合わせたアナログ電源電圧が、第２外部端子領域ＶＡ−ＳＢ内に配置されたアナログ電源電圧用第２外部端子ＳＢ２−Ａ３０２、ＳＢ２−Ａ２０２およびＳＢ２−Ａ１１２を介して、２チャンネル目のインタフェース回路へ供給されることになる。

この実施の形態１においては、領域ＳＡＦ２−ＳＢに対向する第１主面ＳＡＦ１の領域（ＳＡＦ１−ＳＢ）に、半導体チップＣＨの主面が対向するように搭載される。アナログ電源電圧用第２外部端子（ＳＢ２−Ａ３０１、ＳＢ２−Ａ３０２、ＳＢ２−Ａ２０１、ＳＢ２−Ａ２０２、ＳＢ２−Ａ１１１およびＳＢ２−Ａ１１２）を含む第２外部端子領域が、１列の第２外部端子ＳＢと空白領域Ｎ−ＳＢを挟んで、領域ＳＡＦ２−ＳＢに接している。これに対して、信号用第２外部端子を含む第２外部端子領域ＵＳ３−ＳＢ１およびＵＳ３−ＳＢ２は、図８の例では、領域ＳＡＦ２−ＳＢとの間に、６列分の第２外部端子ＳＢ２列と余白領域Ｎ−ＳＢが介在している。すなわち、半導体チップＣＨを配線基板ＳＩＰ−Ｂに搭載したとき、第２主面ＳＡＦ２側から配線基板ＳＩＰ−Ｂを見ると、アナログ電源電圧用第２外部端子は、信号用第２外部端子よりも、半導体チップＣＨに近接して配置されていることになる。これにより、アナログ電源電圧を供給する配線を短くすることが可能となり、インダクタンスの低減を図ることが可能となる。

また、この実施の形態１においては、図８に示すように、第２主面ＳＡＦ２から見たとき、アナログ電源電圧用第２外部端子ＳＢ２−Ａ２０１は、信号用第２外部端子ＳＢ２−Ｃ−１（Ｃ＋１）、ＳＢ２−Ｔ−１（Ｒ−１）、ＳＢ２−Ｔ＋１（Ｒ＋１）およびＳＢ２−Ｉ−１、ＳＢ２−Ｉ＋１のいずれよりも、アナログ電源電圧用第２外部端子ＳＢ２−Ａ３０１およびＳＢ２−Ａ１１１の方が近くに配置されている。すなわち、複数のアナログ電源電圧用第２外部端子が、配線基板ＳＩＰ−Ｂにおいて、信号用第２外部端子とは分離され、互いに近接するように纏められ、アナログ電源電圧用の第２外部端子領域とされている。同様に、信号用第２外部端子（例えば、ＳＢ２−Ｉ−）は、アナログ電源電圧用第２外部端子のいずれよりも、他の信号用第２外部端子の方が近くに配置されている。すなわち、複数の信号用第２外部端子が、配線基板ＳＩＰ−Ｂにおいて、アナログ電源電圧用第２外部端子とは分離され、互いに近接するように纏められ、信号用の第２外部端子領域とされている。

図８では、高速なインタフェース回路として、ＵＳＢ規格のインタフェース回路を例にして説明したが、これに限定されない。すなわち、上記した種々のインタフェース回路において、アナログ電源用第２外部端子は、インタフェース回路の信号用第２外部端子よりも、半導体チップＣＨの近傍に配置された第２外部端子が用いられている。これにより、インタフェース回路にアナログ電源電圧を供給する配線のインピーダンスを低減することが可能となり、それぞれのインタフェース回路における誤動作の低減を図ることが可能となる。

＜ＵＳＢ規格のインタフェース回路＞
本発明者らは、上記した複数種類の高速なインタフェース回路のうち、ＵＳＢ規格のインタフェース回路について、さらに検討を行った。次に、本発明者らの検討を説明する。

図９は、ＵＳＢ規格のインタフェース回路を内蔵する半導体チップＣＨを、配線基板ＳＩＰ−Ｂに搭載した場合の、インタフェース回路の等価回路を示す回路図である。

図９において、ＩＦ−Ｐ３０は、ＵＳＢ３．０規格のインタフェース回路ＩＦ−Ｕ３０を等価的に示した等価回路であり、ＩＦ−Ｐ２０は、ＵＳＢ２．０規格のインタフェース回路ＩＦ−Ｕ２０を等価的に示した等価回路である。同様に、ＩＦ−Ｐ１１は、ＵＳＢ１．１規格のインタフェース回路ＩＦ−Ｕ１１を等価的に示した等価回路である。

ＵＳＢ規格のインタフェース回路を等価的に見ると、インタフェース回路は、アナログ接地電圧Ｖｓａとアナログ電源電圧をインタフェース回路へ供給するアナログ電源配線との間に並列的に接続された容量素子と電流源とによって構成されていると見なすことができる。この場合、容量素子は、例えばインタフェース回路を半導体チップに形成したことにより生じる寄生容量と、積極的に接続したデカップリング容量を示している。

また、電流源は、インタフェース回路がデータを送信または受信するときに、インタフェース回路を流れるインタフェース回路の動作電流を示している。ここで、電流源によって表される動作電流は、データを送信または受信する際のデータの変化に従って変化することになる。すなわち、電流源の電流は、データ転送速度に従って変化することになる。

インタフェース回路ＩＦ−Ｕ３０、ＩＦ−Ｕ２０およびＩＦ−Ｕ１１は、同じ半導体チップに形成される。規格毎にインタフェース回路が異なるため、それぞれのインタフェース回路に対応した等価回路ＩＦ−Ｐ３０、ＩＦ−Ｐ２０およびＩＦ−Ｐ１１において、等価回路を構成する容量素子の値は異なるが、図９では容量素子はＣｏｎとして示されている。

一方、インタフェース回路ＩＦ−Ｕ３０、ＩＦ−Ｕ２０およびＩＦ−Ｕ１１の最大データ転送速度は、先に述べたように異なっている。インタフェース回路ＩＦ−Ｕ３０、ＩＦ−Ｕ２０およびＩＦ−Ｕ１１のそれぞれにおける動作電流は、データ転送速度に従って変化するため、等価回路ＩＦ−Ｐ３０では、電流源がＩ３０として示され、等価回路ＩＦ−Ｐ２０では、電流源がＩ２０として示され、等価回路ＩＦ−Ｐ１１では、電流源がＩ１１として示されている。

ＵＳＢ３．０規格のインタフェース回路ＩＦ−Ｕ３０に対応する等価回路ＩＦ−Ｐ３０における電流源Ｉ３０の電流は、バンプ電極ＢＤ−Ｔ−、ＢＤ−Ｔ＋から出力される信号またはバンプ電極ＢＤ−Ｒ−、ＢＤ−Ｒ＋へ入力される信号のデータ転送速度に対応して変化することになる。また、ＵＳＢ２．０規格のインタフェース回路ＩＦ−Ｕ２０に対応する等価回路ＩＦ−Ｐ２０における電流源Ｉ２０の電流は、バンプ電極ＢＤ−Ｉ−、ＢＤ−Ｉ＋から、インタフェース回路ＩＦ−Ｕ２０の信号が出力されるとき、その出力される信号、またはこれらのバンプ電極を介して、インタフェース回路ＩＦ−Ｕ２０へ入力される信号のデータ転送速度に対応して変化することになる。

同様に、ＵＳＢ１．１規格のインタフェース回路ＩＦ−Ｕ１１に対応する等価回路ＩＦ−Ｐ１１における電流源Ｉ１１の電流は、バンプ電極ＢＤ−Ｉ−、ＢＤ−Ｉ＋から、インタフェース回路ＩＦ−Ｕ１１の信号が出力されるとき、その出力される信号、またはこれらのバンプ電極を介して、インタフェース回路ＩＦ−Ｕ１１へ入力される信号のデータ転送速度に対応して変化することになる。

図９において、Ｖ３０、Ｖ２０およびＶ１１は、それぞれのインタフェース回路に供給されるアナログ電源電圧を示している。ここでは、説明を容易にするために、アナログ電源電圧Ｖ３０、Ｖ２０およびＶ１１のそれぞれは、出力インピーダンス等を有さない理想的なアナログ電源電圧であるとする。先に述べたように、ＵＳＢ３．０規格、ＵＳＢ２．０規格およびＵＳＢ１．１規格では、インタフェース回路に供給されるアナログ電源電圧の値が互いに異なっている。これらのアナログ電源電圧Ｖ３０、Ｖ２０およびＶ１１は、配線基板ＳＩＰ−Ｂの第２主面ＳＡＦ２において、対応するアナログ電源電圧用第２外部端子に供給される。図８を例にして述べると、アナログ電源電圧Ｖ３０は、アナログ電源電圧用第２外部端子ＳＢ２−Ａ３０１（ＳＢ２−Ａ３０２）に供給され、アナログ電源電圧Ｖ２０は、アナログ電源電圧用第２外部端子ＳＢ２−Ａ２０１（ＳＢ２−Ａ２０２）に供給される。同様に、アナログ電源電圧Ｖ１１は、アナログ電源電圧用第２外部端子ＳＢ２−Ａ１１１（ＳＢ２−Ａ１１２）に供給される。

図９では、第２外部端子ＳＢ２−Ａ３０１とインタフェース回路ＩＦ−Ｕ３０とを接続するアナログ電源配線が、Ｌａ３０として示され、第２外部端子ＳＢ２−Ａ２０１とインタフェース回路ＩＦ−Ｕ２０とを接続するアナログ電源配線が、Ｌａ２０として示され、第２外部端子ＳＢ２−Ａ１１１とインタフェース回路ＩＦ−Ｕ１１とを接続するアナログ電源配線が、Ｌａ１１として示されている。

これらのアナログ電源電圧用第２外部端子と、対応するインタフェース回路との間を接続するアナログ電源配線Ｌａ３０、Ｌａ２０およびＬａ１１は、第２主面ＳＡＦ２においてアナログ電源電圧用の第２外部端子の位置が異なるため、互いに異なる長さとなる。アナログ電源配線Ｌａ３０、Ｌａ２０およびＬａ１１のそれぞれは、寄生抵抗および寄生インダクタンスを有している。長さが異なることにより、アナログ電源配線Ｌａ３０、Ｌａ２０、Ｌａ１１のそれぞれが有する寄生抵抗および寄生インダクタンスの値は、互いに異なることになる。図９では、アナログ電源配線Ｌａ３０が有する寄生抵抗は、Ｒｐ３０として示され、寄生インダクタンスは、Ｌｐ３０として示されている。また、アナログ電源配線Ｌａ２０が有する寄生抵抗は、Ｒｐ２０として示され、寄生インダクタンスは、Ｌｐ２０として示されている。同様に、アナログ電源配線Ｌａ１１が有する寄生抵抗は、Ｒｐ１１として示され、寄生インダクタンスは、Ｌｐ１１として示されている。

ここで、アナログ電源配線Ｌａ３０、Ｌａ２０およびＬａ１１のそれぞれは、半導体チップＣＨ内のアナログ電源配線と配線基板ＳＩＰ−Ｂ内の金属配線等によって構成されたアナログ電源配線によって構成される。この場合、金属配線等によって構成されるアナログ電源配線が、半導体チップ内のアナログ電源配線に比べる長くなる。そのため、アナログ電源配線Ｌａ３０、Ｌａ２０およびＬａ１１のそれぞれの寄生抵抗Ｒｐ３０、Ｒｐ２０、Ｒｐ１１および寄生インダクタンスＬｐ３０、Ｌｐ２０、Ｌｐ１１は、主に配線基板ＳＩＰ−Ｂにおける金属配線等によって構成されるアナログ電源配線が有する寄生抵抗および寄生インダクタンスとなる。

インタフェース回路ＩＦ−Ｕ３０、ＩＦ−Ｕ２０およびＩＦ−Ｕ１１のそれぞれの動作電流は、上記したようにデータ転送速度に従って変化する。そのため、電流源Ｉ３０、Ｉ２０およびＩ１１のそれぞれの電流は、データ転送速度に依存した周波数で変化すると考えることができる。

インタフェース回路ＩＦ−Ｕ３０を見た場合、容量Ｃｏｎ、寄生インダクタンスＬｐ３０および寄生抵抗Ｒｐ３０によって、実質的に共振回路が構成されることになる。この共振回路のインピーダンスによって、インタフェース回路ＩＦ−Ｕ３０の電源端部におけるインピーダンスＺが定まる。そのため、インタフェース回路ＩＦ−Ｕ３０の電源端部におけるインピーダンスＺは、インタフェース回路ＩＦ−Ｕ３０のデータ転送速度に依存して変化することになる。同様に、インタフェース回路ＩＦ−Ｕ２０においても、容量Ｃｏｎ、寄生インダクタンスＬｐ２０および寄生抵抗Ｒｐ２０によって共振回路が構成され、インタフェース回路ＩＦ−Ｕ２０の電源端部におけるインピーダンスＺは、インタフェース回路ＩＦ−Ｕ２０のデータ転送速度に依存して変化する。また、インタフェース回路ＩＦ−Ｕ１１においても、容量Ｃｏｎ、寄生インダクタンスＬｐ１１および寄生抵抗Ｒｐ１１によって共振回路が構成され、インタフェース回路ＩＦ−Ｕ１１の電源端部におけるインピーダンスＺは、インタフェース回路ＩＦ−Ｕ１１のデータ転送速度に依存して変化する。

図１０は、本発明者らが測定したインタフェース回路ＩＦ−Ｕ３０、ＩＦ−Ｕ２０、ＩＦ−Ｕ１１の特性を示す特性図である。図１０において、横軸は周波数を示しており、縦軸は、電流およびインピーダンスを示している。

図１０において、細い実線ＩＳ３０は、ＵＳＢ３．０規格のインタフェース回路ＩＦ−Ｕ３０の電源電流スペクトラムを示しており、薄い実線ＩＳ２０は、ＵＳＢ２．０規格のインタフェース回路ＩＦ−Ｕ２０の電源電流スペクトラムを示している。また、太い実線ＩＳ１１は、ＵＳＢ１．１規格のインタフェース回路ＩＦ−Ｕ１１がＦＳモードで動作しているときの電源電流スペクトラムを示している。先に述べたように、ＵＳＢ３．０規格のデータ転送速度（ＳＳモード）は、５Ｇｂｐｓ／ｓであり、ＵＳＢ２．０規格のデータ転送速度（ＨＳモード）は、４８０Ｍｂｐｓ／ｓであり、ＵＳＢ１．１規格のデータ転送速度（ＦＳモード）は、１２Ｍｂｐｓ／ｓである。それぞれのインタフェース回路における動作電流は、これらのデータ転送速度に依存して変化する。そのため、図１０に示すように、電源電流スペクトラムがピークとなる周波数は、インタフェース回路ＩＦ−Ｕ１１、ＩＦ−Ｕ２０、ＩＦ−Ｕ３０の順に高くなっている。

図９で示した寄生インダクタンスＬｐ３０、Ｌｐ２０およびＬｐ１１は、アナログ電源配線Ｌａ３０、Ｌａ２０およびＬａ１１の長さを同じにした場合、数ｎＨ程度であり、容量Ｃｏｎは、数百ｐＦ程度である。本発明者らは、この寄生インダクタンスＬｐ３０、Ｌｐ２０およびＬｐ１１の値を変化させた場合の共振回路のインピーダンスを求めた。図１０において、破線（ａ）〜破線（ｄ）は、寄生インダクタンスＬｐ３０、Ｌｐ２０およびＬｐ１１の値Ｌを大きい値から小さい値へ変えた場合の共振回路のインピーダンスを示している。

図１０から、寄生インダクタンスの値Ｌを小さい値（ｄ）から大きい値（ａ）へ変化させると、共振回路のインピーダンスがピークとなる反共振点は、周波数の低い方へ移動することが分かる。また、寄生インダクタンスの値Ｌを小さくすると、反共振点のインピーダンスは小さくなることが分かる。

さらに、ＵＳＢ１．１規格（ＦＳモード）のインタフェース回路ＩＦ−Ｕ１１において、電源電流スペクトラムが高くなる周波数の帯域と、ＵＳＢ２．０規格のインタフェース回路ＩＦ−Ｕ２０において、電源電流スペクトラムが高くなる周波数の帯域と、共振回路のインピーダンスが高くなる周波数の帯域とが、重なっていることが分かる（一点鎖線ＯＬ２１の領域）。一方、ＵＳＢ３．０規格のインタフェース回路ＩＦ−Ｕ３０において、電源電流スペクトラムが高くなる周波数の帯域は、共振回路のインピーダンスが高くなる周波数の帯域とは離れていることが分かる。

共振回路のインピーダンスが高くなることは、インタフェース回路ＩＦ−Ｕ３０、ＩＦ−Ｕ２０およびＩＦ−Ｕ１１の電源端部におけるインピーダンスＺが高くなることを意味している。また、電源電流スペクトラムが高くなることは、これらのインタフェース回路の電源端部に流れる電流変動が大きくなることを意味している。そのため、図１０において、破線と実線とが重なっている領域では、データ転送によって生じる動作電流の変化によって、インタフェース回路の電源端部で電圧変動が生じ、重なっている領域が大きい程、電圧変動も大きくなる。

ＵＳＢ規格のうち、より高速なデータ転送が可能なＵＳＢ３．０規格のインタフェース回路ＩＦ−Ｕ３０においては、その電源電流スペクトラムＩＳ３０が高くなる周波数の帯域と、寄生インダクタンスを変化させることによりインピーダンスが変化する周波数の帯域とが、周波数的に離れており、重なっている領域（一点破線ＯＬ３の領域）においても、重なっている面積は小さい。一方、寄生インダクタンスを小さくすることにより、反共振点を、インタフェース回路ＩＦ−Ｕ２０およびＩＦ−Ｕ１１のそれぞれにおける電源電流スペクトラムがピークとなる周波数よりも、高い周波数へ移動させることができる。また、反共振点におけるインピーダンスを小さくすることができる。

通常は、よりデータ転送速度の高いＵＳＢ３．０規格のインタフェース回路ＩＦ−Ｕ３０にアナログ電源電圧を供給する電源配線Ｌｐ３０を、データ転送速度の低いインタフェース回路ＩＦ−Ｕ２０の電源配線に比べて短くすることを考えるが、電源配線Ｌｐ３０を短くしても、電源端部における電圧変動の改善には有効でないことが分かった。むしろ、ＵＳＢ３．０規格よりもデータ転送速度の低いＵＳＢ２．０規格あるいは／およびＵＳＢ１．１規格のインタフェース回路の電源配線Ｌｐ２０あるいは／およびＬｐ１１を、短くし、寄生インダクタンスを小さくすることが、インタフェース回路の電源端部における電圧変動を低減するのに有効であることが分かった。

図１１は、図１０と同様に、本発明者らが測定した特性を示す特性図である。図１１においても、横軸は周波数であり、縦軸は電流およびインピーダンスを示している。図１１において、太い実線ＩＳ１１、薄い実線ＩＳ２０および細い実線ＩＳ３０は、図１０と同じであるため、説明は省略する。

図１０においては、寄生インダクタンスを変化させることにより、共振回路の特性を変更していたが、図１１では、容量Ｃｏｎの値Ｃを変化させることにより、共振回路の特性を変更している。図１１において、破線（ｅ）〜破線（ｈ）は、容量Ｃｏｎの値を変化させたときの共振回路のインピーダンスの変化を示している。容量Ｃｏｎの値Ｃを小さい値から大きい値へ変更すると、共振回路のインピーダンスは、破線（ｅ）から破線（ｈ）のように変化する。

図１１から理解されるように、容量Ｃｏｎの値Ｃを大きくすると、共振回路のインピーダンスがピークとなる反共振点の周波数が低い方へ移動し、インピーダンスの値も小さくなる。ＵＳＢ１．１規格のインタフェース回路およびＵＳＢ２．０規格のインタフェース回路における電源電流スペクトラムＩＳ１１、ＩＳ２０とインピーダンス曲線（ｅ）〜（ｈ）は、一点鎖線ＯＣ２１の領域で、重なっているが、容量Ｃｏｎの値Ｃを変化させても、重なっている面積は殆ど変わらず、比較的小さい。すなわち、容量Ｃｏｎを変化させても、インタフェース回路ＩＦ−Ｕ２０、ＩＦ−Ｕ１１の電源端部における電圧変動の改善は少ないことになる。

これに対して、ＵＳＢ３．０規格のインタフェース回路ＩＦ−Ｕ３０における電源電流スペクトラムＩＳ３０は、一点鎖線ＯＣ３で示した領域において、インピーダンス曲線（ｅ）〜（ｈ）と重なっている。ここで、容量Ｃｏｎの値Ｃを大きくすると、反共振点の周波数は、電源電流スペクトラムＩＳ３のピークから離れ、さらにインピーダンスの値も小さくなる。そのため、容量Ｃｏｎの値Ｃを大きくすることにより、一点鎖線ＯＣ３の領域において重なっている面積を小さくすることが可能となる。すなわち、容量Ｃｏｎを大きくすることにより、ＵＳＢ３．０規格のインタフェース回路ＩＦ−Ｕ３０の電源端部における電圧変動を低減することが可能となる。

インタフェース回路ＩＦ−Ｕ３０、ＩＦ−Ｕ２０およびＩＦ−Ｕ１１の電源端部における電圧変動を低減することにより、これらのインタフェース回路の特性の悪化あるいは誤動作を防ぐことが可能となる。

上記した知見に基づき、実施の形態１においては、図８に示すように、第２主面ＳＡＦ２から見たとき、ＵＳＢ２．０規格のインタフェース回路ＩＦ−Ｕ２０に対してアナログ電源電圧を供給する第２外部端子ＳＢ２−Ａ２０１およびＳＢ２−Ａ２０２が、ＵＳＢ３．０規格のインタフェース回路ＩＦ−Ｕ３０に対してアナログ電源電圧を供給する第２外部端子ＳＢ２−Ａ３０１およびＳＢ２−Ａ３０２よりも、半導体チップＣＨの近くに配置されている。これにより、図９に示した電源配線Ｌａ２０を短くし、インダクタンスＬｐ２０を小さくする。その結果、寄生インダクタンスＬｐ２０、容量Ｃｏｎ、寄生抵抗Ｒｐ２０により構成される共振回路のインピーダンス特性を、例えば図１０の破線（ｄ）で示す特性にする。これにより、ＵＳＢ２．０規格のインタフェース回路ＩＦ−Ｕ２０における電源端部での電圧変動を低減することが可能となる。

勿論、ＵＳＢ１．１規格のインタフェース回路ＩＦ−Ｕ１１に対してアナログ電源電圧を供給する第２外部端子ＳＢ２−Ａ１１１およびＳＢ２−Ａ１１２を、ＵＳＢ３．０規格のインタフェース回路ＩＦ−Ｕ３０に対してアナログ電源電圧を供給する第２外部端子ＳＢ２−Ａ３０１およびＳＢ２−Ａ３０２よりも、半導体チップＣＨの近くに配置してもよい。このようにすれば、図９に示した寄生インダクタンスＬｐ１１の値を小さくすることが可能となり、寄生インダクタンスＬｐ１１、容量Ｃｏｎ、寄生抵抗Ｒｐ１１により構成される共振回路のインピーダンス特性を、例えば図１０の破線（ｂ）、（ｃ）あるいは（ｄ）のようにすることができ、ＵＳＢ１．１規格のインタフェース回路ＩＦ−Ｕ１１における電源端部での電圧変動を低減することが可能となる。

さらに第２外部端子ＳＢ２−Ａ２０１、ＳＢ２−Ａ２０２、ＳＢ２−Ａ１１１およびＳＢ２−Ａ１１２のそれぞれを、第２外部端子ＳＢ２−Ａ３０１、ＳＢ２−Ａ３０２よりも、半導体チップＣＨの近傍に配置するようにしてもよい。

この実施の形態１においては、図５で示したように半導体チップＣＨに容量ＣＣとスイッチＳＷが設けられている。この容量ＣＣとスイッチＳＷは、図９の等価回路にも示している。このスイッチＳＷは、例えば半導体チップＣＨを製造するときに、例えばオン状態にされる。これにより、ＵＳＢ３．０規格のインタフェース回路ＩＦ−Ｕ３０については、寄生回路を構成する容量の値が、容量Ｃｏｎと容量ＣＣとの合成容量となる。その結果、ＵＳＢ３．０インタフェース回路ＩＦ−Ｕ３０の共振回路のインピーダンスの特性は、例えば図１１に破線（ｈ）で示すような曲線となる。これにより、ＵＳＢ３．０の電源端部における電圧変動を低減することが可能となり、ＵＳＢ３．０規格のインタフェース回路の特性が悪化するのを防ぐことが可能となる。勿論、容量Ｃｏｎの値だけで、寄生インダクタンスＬｐ３０、容量Ｃｏｎ、寄生抵抗Ｒｐ３０により構成される共振回路のインピーダンス特性が、所望の特性になっている場合には、スイッチＳＷは、製造のときにオフ状態にするようにしてもよい。さらに、スイッチＳＷおよび容量ＣＣは設けなくてもよい。

特に、ＵＳＢ２．０規格のインタフェース回路においては、一点鎖線ＯＬ２１で示した周波数帯に、電源電流スペクトルＩＳ２０の多くの部分が存在する。そのため、電源配線Ｌａ２０を短くすることによって、寄生インダクタンスＬｐ２０を小さくし、共振回路のインピーダンス特性を高い周波数側へ移動させ、インピーダンスの値を小さくすることが有効である。

＜電源配線の構成＞
図１２は、実施の形態１に係わる配線基板ＳＩＰ−Ｂの平面図である。図１２は、配線基板ＳＩＰ−Ｂを、第２主面ＳＡＦ２から見たときの平面図である。同図において、破線の○印は、配線基板ＳＩＰ−Ｂの第１主面ＳＡＦ１に形成された第１外部端子を示しており、実線の○印は、配線基板ＳＩＰ−Ｂの第２主面ＳＡＦ２に形成された第２外部端子を示している。

図１２において、第１外部端子ＳＢ１−Ａ１〜ＳＢ１−Ａ９は、図７に示した第１外部端子ＳＢ１−Ａ１〜ＳＢ１−Ａｎの一部に相当する。また、図１２において、第２外部端子ＳＢ２−Ａ１１１、ＳＢ２−Ａ１１２、ＳＢ２−Ａ２０１、ＳＢ２−Ａ２０２、ＳＢ２−Ａ３０１およびＳＢ２−Ａ３０２は、図８に示した第２外部端子ＳＢ２−Ａ１１１、ＳＢ２−Ａ１１２、ＳＢ２−Ａ２０１、ＳＢ２−Ａ２０２、ＳＢ２−Ａ３０１およびＳＢ２−Ａ３０２に相当する。

ここでは、半導体チップＣＨが、配線基板ＳＩＰ−Ｂに搭載されたとき、半導体チップＣＨに形成されたＵＳＢ３．０規格のインタフェース回路ＩＦ−Ｕ３０にアナログ電源電圧を供給するバンプ電極ＢＤ−Ａ３０（図５）が、バンプによって、第１外部端子ＳＢ―Ａ１に接続される。また、半導体チップＣＨに形成されたＵＳＢ２．０規格のインタフェース回路ＩＦ−Ｕ２０にアナログ電源電圧を供給するバンプ電極ＢＤ−Ａ２０（図５）が、バンプによって、第１外部端子ＳＢ―Ａ３に接続される。さらに、半導体チップＣＨに形成されたＵＳＢ１．１規格のインタフェース回路ＩＦ−Ｕ１１にアナログ電源電圧を供給するバンプ電極ＢＤ−Ａ１１（図５）が、バンプによって、第１外部端子ＳＢ―Ａ２に接続される。

同様に、半導体チップＣＨに形成されたＵＳＢ３．０規格のインタフェース回路ＩＦ−Ｕ３０２にアナログ電源電圧を供給するバンプ電極が、バンプによって、第１外部端子ＳＢ―Ａ４に接続される。また、半導体チップＣＨに形成されたＵＳＢ２．０規格のインタフェース回路ＩＦ−Ｕ２０２にアナログ電源電圧を供給するバンプ電極が、バンプによって、第１外部端子ＳＢ―Ａ６に接続される。さらに、半導体チップＣＨに形成されたＵＳＢ１．１規格のインタフェース回路ＩＦ−Ｕ１１２にアナログ電源電圧を供給するバンプ電極が、バンプによって、第１外部端子ＳＢ―Ａ５に接続される。

第１外部端子ＳＢ１−Ａ１は、電源配線Ｌａ３０−１によって、第２外部端子ＳＢ２−Ａ３０１に接続され、第１外部端子ＳＢ１−Ａ３は、電源配線Ｌａ２０−１によって、第２外部端子ＳＢ２−Ａ２０１に接続され、第１外部端子ＳＢ１−Ａ２は、電源配線Ｌａ１１−１によって、第２外部端子ＳＢ２−Ａ１１１に接続される。これらの電源配線Ｌａ３０−１、Ｌａ２０−１およびＬａ１１−１は、配線基板ＳＩＰ−Ｂ内の金属配線層によって形成された金属配線である。この実施の形態１において、電源配線Ｌａ３０−１、Ｌａ２０−１およびＬａ１１−１のそれぞれの幅は、特に制限されないが、互いに同じである。これらの電圧配線の形状は、配線基板ＳＩＰ−Ｂ内における実際の配線の形状に合わせて描かれている。そのため、電源配線Ｌａ２０−１は、電源配線Ｌａ３０−１に比べて短くなっており、電源配線Ｌａ１１−１は、電源配線Ｌａ３０−１よりも長くなっている。

言い換えるならば、第２主面ＳＡＦ２から見たとき、第２外部端子ＳＢ２−Ａ２０１は、第２外部端子ＳＢ２−Ａ３０１よりも、半導体チップＣＨの近く配置されている。また、第２外部端子ＳＢ２−Ａ１１１は、第２外部端子ＳＢ２−Ａ２０１およびＳＢ２−Ａ３０１に比べて、半導体チップＣＨから遠くに配置されている。

また、第１外部端子ＳＢ１−Ａ４は、電源配線Ｌａ３０−２によって、第２外部端子ＳＢ２−Ａ３０２に接続され、第１外部端子ＳＢ１−Ａ６は、電源配線Ｌａ２０−２によって、第２外部端子ＳＢ２−Ａ２０２に接続され、第１外部端子ＳＢ１−Ａ５は、電源配線Ｌａ１１−２によって、第２外部端子ＳＢ２−Ａ１１２に接続される。これらの電源配線Ｌａ３０−２、Ｌａ２０−２およびＬａ１１−２は、配線基板ＳＩＰ−Ｂ内の金属配線層によって形成された金属配線である。この実施の形態１において、電源配線Ｌａ３０−２、Ｌａ２０−２およびＬａ１１−２のそれぞれの幅は、特に制限されないが、互いに同じである。これらの電圧配線の形状は、配線基板ＳＩＰ−Ｂ内における実際の配線の形状に合わせて描かれている。そのため、電源配線Ｌａ２０−２は、電源配線Ｌａ３０−２に比べて短くなっており、電源配線Ｌａ１１−２は、電源配線Ｌａ３０−２よりも長くなっている。

言い換えるならば、第２主面ＳＡＦ２から見たとき、第２外部端子ＳＢ２−Ａ２０２は、第２外部端子ＳＢ２−Ａ３０２よりも、半導体チップＣＨの近く配置されている。また、第２外部端子ＳＢ２−Ａ１１２は、第２外部端子ＳＢ２−Ａ２０２およびＳＢ２−Ａ３０２に比べて、半導体チップＣＨから遠くに配置されている。

これにより、ＵＳＢ２．０規格のインタフェース回路ＩＦ−ＵＳ２０およびＩＦ−Ｕ２０２に電源配線に付随する寄生インダクタンスが、ＵＳＢ３．０規格のインタフェース回路ＩＦ−ＵＳ３０およびＩＦ−Ｕ３０２およびＵＳＢ１．１規格のインタフェース回路ＩＦ−Ｕ１１およびＩＦ−Ｕ１１２の電源配線に付随する寄生インダクタンスに比べて小さくされる。その結果、ＵＳＢ２．０規格のインタフェース回路の特性の悪化あるいは誤動作を防ぐことが可能となる。

（実施の形態２）
図１３（Ａ）は、実施の形態２に係わる半導体装置ＳＩＰの平面図である。また、図１３（Ｂ）は、図１３（Ａ）に示した半導体装置ＳＩＰをＡ−Ａ’断面で見た断面図である。なお、図１３（Ｂ）では、ユーザー基板ＵＲ−Ｂに半導体装置ＳＩＰが搭載された状態が示されているが、図１３（Ａ）では、ユーザー基板ＵＲ−Ｂは省略されている。また、図１３（Ａ）は、第２主面ＳＡＦ２側から配線基板ＳＩＰ−Ｂを見たときの平面図が示されている。

図１３（Ａ）において、配線基板ＳＩＰ−Ｂの第２主面ＳＡＦ２は、特に制限されないが、３個の領域によって構成されている。すなわち、第２主面ＳＡＦ２は、第２主面ＳＡＦ２の中心部の領域ＳＡＦ２−ＳＢ（第１領域）と、この領域ＳＡＦ２−ＳＢを囲む様に配置された空白領域Ｎ−ＳＢ（第２領域）と、空白領域Ｎ−ＳＢと第２主面ＳＡＦ２の辺ＳＩＰ−Ｕ、ＳＩＰ−Ｄ、ＳＩＰ−ＲおよびＳＩＰ−Ｌとの間の第２外部端子群領域（第３領域）を備えている。この第２外部端子群領域は、空白領域Ｎ−ＳＢによって、領域ＳＡＦ２−ＳＢから分離されていると見なすことができる。

領域ＳＡＦ２−ＳＢには、複数の第２外部端子ＳＢ２が、２次元的（平面的）に、規則的に配置されている。また第２外部端子群領域にも、複数の第２外部端子ＳＢ２が、２次元的に、規則的に配置されている。一方、空白領域Ｎ−ＳＢには、第２外部端子ＳＢが配置されていない。領域ＳＡＦ２−ＳＢに配置された第２外部端子ＳＢおよび第２外部端子群領域に配置された第２外部端子ＳＢ２は、配線基板ＳＩＰ−Ｂ内の金属配線層によって形成された配線によって、配線基板ＳＩＰ−Ｂの第１主面ＳＡＦ１に配置されている第１外部端子に接続されている。

この実施の形態２においては、特に制限されないが、配線基板ＳＩ−Ｂの第２主面ＳＡＦ２の中心部にも第２外部端子ＳＢ２が配置されており、図１３（Ａ）では、中心部に配置された第２外部端子が、ＳＣＰとして示されている。すなわち、第２主面ＳＡＦ２あるいは配線基板ＳＩＰ−Ｂの中心部が、ＳＣＰとして示されていると見なすことができる。

図１３（Ａ）において、破線で示したＣＨは、半導体チップを示している。すなわち、第２主面ＳＡＦ２側から、配線基板ＳＩＰ−Ｂを透過して見える半導体チップＣＨが、破線で示されている。ここで、半導体チップＣＨの主面ＳＡＦの中心部、言い換えるならば半導体チップの中心部が、ＣＣＰとして示されている。

半導体チップＣＨの主面ＳＡＦには、実施の形態１と同様に、複数のバンプ電極が形成されている。図１３（Ｂ）に示すように、半導体チップＣＨは、その主面ＳＡＦが、配線基板ＳＩＰ−Ｂの第１主面ＳＡＦ１と対向するように搭載され、半導体チップＣＨの主面に形成されたバンプ電極と配線基板ＳＩＰ−Ｂの第１主面ＳＡＦ１に配置された第１外部端子との間が、バンプＢＰによって接続される。この実施の形態２においては、半導体チップＣＨは、第２主面ＳＡＦ２側から見たとき、半導体チップＣＨの中心部ＣＣＰと、配線基板ＳＩＰ−Ｂの中心部ＳＣＰとが一致せずに、半導体チップＣＨは、空白領域Ｎ−ＳＢを横断して、領域ＳＡＦ２−ＳＢ、空白領域Ｎ−ＳＢおよび第２外部端子群領域のそれぞれと重なるように搭載されている。

図１３（Ｂ）に示すように、配線基板ＳＩＰ−Ｂは、その第２主面ＳＡＦ２が、ユーザー基板ＵＲ−Ｂの第１主面ＳＡＦＵ１（第３主面）と対向するように搭載され、第２主面ＳＡＦ２に配置された第２外部端子が、バンプＢＧによって、ユーザー基板ＵＲ−Ｂの第１主面ＳＡＦＵ１に形成されている外部端子に接続される。ユーザー基板ＵＲ−Ｂの第２主面ＳＡＦＵ２（第４主面）において、空白領域Ｎ−ＳＢの直下に相当する領域は、ユーザーの部品ＵＥＬが搭載されている。ユーザー基板ＵＲ−Ｂも含めて、第２主面ＳＡＦＵ２側から見た場合、ユーザー部品ＵＥＬは、空白領域Ｎ−ＳＢ内に配置されていることになる。

配線基板ＳＩＰ−Ｂの第２主面ＳＡＦ２が、空白領域Ｎ−ＳＢを有していることにより、この空白領域Ｎ−ＳＢと対向するユーザー基板ＵＲ−Ｂの第１主面の領域には、バンプＢＧによって接続されるべき外部端子を設けなくて済む。そのため、ユーザー基板ＵＲ−Ｂの第２主面ＳＡＦＵ２において、空白領域Ｎ−ＳＢの直下に対応する領域には、ユーザーが任意に部品を搭載することが可能となり、ユーザーの自由度を向上することができる。例えば、ユーサー部品として、抵抗素子を搭載し、この抵抗素子によって形成された基準信号が、図７で説明した第２外部端子領域ＲＦＦ−ＳＢ１内の第２外部端子ＳＢ２供給される。

図１４は、実施の形態２に係わる配線基板ＳＩＰ−Ｂの平面図である。この図においても、第２主面ＳＡＦ２側から、配線基板ＳＩＰ−Ｂを見たときの平面が示されている。また、配線基板ＳＩＰ−Ｂを透過して、第１主面ＳＡＦ１に搭載された半導体チップＣＨが破線で示されている。図１４に示した平面図は、図８に示した平面図と類似しているので、ここでは相違点のみを説明する。

実施の形態２においては、第２外部端子領域に配置された第２外部端子のうち、空白領域Ｎ−ＳＢに隣接した１行に配置されている第２外部端子ＳＢ２が、デジタル電源電圧を供給するためのデジタル電源用の第２外部端子として用いられる。図１４では、デジタル電源用の第２外部端子が、太い縦線で埋められた○印と、太い横線で埋められた○印とによって示されている。特に制限されないが、太い縦線で埋められた○印で示されている第２外部端子ＳＢ２−Ｇは、デジタル用の接地電圧Ｖｓｄを供給するために用いられ、太い横線で埋められた○印で示されている第２外部端子ＳＢ２−Ｖは、デジタル用の電源電圧Ｖｄｄを供給するために用いられる。

また、このデジタル用の第２外部端子ＳＢ２−Ｇ、ＳＢ２−Ｖの行を挟んで、空白領域の反対側に、アナログ電源用の第２外部端子を備えた第２外部端子領域ＶＡ−ＳＢが配置されている。

半導体チップＣＨは、空白領域Ｎ−ＳＢを横断し、辺ＥＤが、第２外部端子ＳＢ２−Ｇ、ＳＢ２−Ｖの行と第２外部端子領域ＶＡ−ＳＢとの間に配置されるように、配線基板ＳＩＰ−Ｂの第１主面ＳＡＦ１に搭載されている。すなわち、第２主面ＳＡＦ２から見たとき、半導体チップＣＨの一部は、第２外部端子ＳＢ２−Ｇ、ＳＢ２−Ｖの行と重なり、第２外部端子領域ＶＡ−ＳＢとは重ならないように搭載されている。このようにすることにより、第２外部端子ＳＢ２−Ｇ、ＳＢ２−Ｖから、半導体チップＣＨへデジタル用の電源電圧（電源電圧Ｖｄｄおよび接地電圧Ｖｓｄ）を供給する電源配線と、第２外部端子領域ＶＡ−ＳＢ内に配置されたアナログ電源用の第２外部端子から半導体チップＣＨへアナログ電源電圧を供給する電源配線とを短くすることが可能となり、誤動作の低減を図ることが可能となる。ここでのデジタル用の電源電圧は、例えばマイクロプロセッサＣＰＵを構成する論理回路の電源として供給され、アナログ電源電圧は、高速なインタフェース回路へ供給される。

図１４では、デジタル用の第２外部端子ＳＢ２−Ｇ、ＳＢ２−Ｖが、１行の場合を説明したが、勿論複数の行であってもよい。また、行ではなく、列であってもよいことは言うまでもない。

配線基板ＳＩＰ−Ｂの中心部ＳＣＰと半導体チップＣＨの中心部ＣＣＰとを一致させない例を説明したが、これに限定されるものではない。例えば、中心部ＳＣＰは、領域ＳＡＦ２−ＳＢの中心部であってもよい。また、例として、中心部に第２外部端子が存在する場合を説明したが、これに限定されるものではない。

実施の形態１および２によれば、第２主面ＳＡＦ２から見たとき、アナログ電源電圧用第２外部端子を、半導体チップの近傍に配置することが可能となり、電源配線のインダクタンスを、１０ｎＨから、例えば４ｎＨへ低減することが可能となる。これにより、例えば配線基板ＳＩＰ−Ｂの配線層における配線の太さを細くすることも可能となり、配線層における配線の高密化を図り、半導体装置ＳＩＰの小型化、価格の低減を図ることも可能となる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

ＣＨ、ＣＨ１〜ＣＨ５ 半導体チップ
ＳＡＦ 主面
ＳＡＦ１ 第１主面
ＳＡＦ２ 第２主面
ＳＢ１、ＳＢ１−Ａ１〜Ａｎ、ＳＢ１−Ｉ１〜ＳＢ−Ｉｎ 第１外部端子
ＳＢ２、ＳＢ２−Ｉ１、ＳＢ２−Ｉ２、ＳＢ２−Ａ１〜ＳＢ２−Ａｎ 第２外部端子
ＳＩＰ 半導体装置
ＳＩＰ−Ｂ 配線基板

Claims (15)

1. 第１電源電圧により動作し、第１信号を出力する第１回路と、前記第１電源電圧とは異なる第２電源電圧により動作し、第２信号を出力する第２回路とを備え、前記第１電源電圧、前記第２電源電圧、前記第１信号および前記第２信号が、それぞれ供給されるべきバンプ電極を含む複数のバンプ電極が、その主面に形成された半導体チップと、
   前記半導体チップの前記主面に対向し、前記主面よりも面積が大きい第１主面と、配線層と、前記配線層を挟んで、前記第１主面と対向し、前記半導体チップの主面よりも面積の大きい第２主面と、前記第１主面に設けられた複数の第１外部端子と、前記配線層内の配線によって、前記複数の第１外部端子に接続され、前記第２主面に設けられた複数の第２外部端子とを備え、前記複数のバンプ電極が、前記複数の第１外部端子に接続されるように、前記半導体チップは、その主面が前記第１主面に対向するように搭載された配線基板と、
   を備え、
   前記第２主面から見たとき、前記第１電源電圧が供給される第２外部端子および前記第２電源電圧が供給される第２外部端子は、前記第１信号が供給される第２外部端子および前記第２信号が供給される第２外部端子よりも、前記半導体チップに近い位置に配置された第２外部端子であり、
   前記第２主面から見たとき、前記第２電源電圧が供給される第２外部端子は、前記第１信号が供給される第２外部端子および前記第２信号が供給される第２外部端子のいずれよりも、前記第１電源電圧が供給される第２外部端子に近い第２外部端子である、半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第１信号は、第１データ転送速度で変化する信号であり、前記第２信号は、前記第１データ転送速度よりも早い第２データ転送速度で変化する信号であり、
   前記第２主面から見たとき、前記第１電源電圧が供給される第２外部端子は、前記第２電源電圧が供給される第２外部端子よりも、前記半導体チップの近くに配置された第２外部端子である、半導体装置。
3. 請求項２に記載の半導体装置において、
   前記半導体チップは、前記第１電源電圧および前記第２電源電圧とは異なる第３電源電圧により動作し、第３信号を出力する第３回路を備え、
   前記第２主面から見たとき、前記第３電源電圧を供給する第２外部端子は、前記第１電源電圧が供給される第２外部端子および前記第２電源電圧が供給される第２外部端子よりも、前記半導体チップから遠くに配置された第２外部端子である、半導体装置。
4. 請求項３に記載の半導体装置において、
   前記第３信号は、前記第１データ転送速度よりも遅いデータ転送速度で変化し、
   前記第２主面から見たとき、前記第３電源電圧が供給される第２外部端子は、前記第２電源電圧が供給される第２外部端子よりも、前記半導体チップから遠くに配置された第２外部端子である、半導体装置。
5. 請求項４に記載の半導体装置において、
   前記第１信号は、ＵＳＢ規格２．０に従った信号であり、前記第２信号は、ＵＳＢ規格３．０に従った信号であり、前記第３信号は、ＵＳＢ規格１．１に従った信号である、半導体装置。
6. 請求項５に記載の半導体装置において、
   前記半導体チップの主面は、４辺を有し、前記第１回路、前記第２回路および前記第３回路は、前記半導体チップの辺に沿って配置されている、半導体装置。
7. 請求項６に記載の半導体装置において、
   前記第１信号、前記第２信号および前記第３信号のそれぞれは、差動信号である、半導体装置。
8. 請求項１に記載の半導体装置において、
   前記半導体チップは、その主面の中心部が、前記配線基板の第１主面の中心部とは、異なるように、前記配線基板に搭載されている、半導体装置。
9. 請求項８に記載の半導体装置において、
   前記半導体チップは、前記複数のバンプ電極のうちの所定のバンプ電極からの電源電圧により動作する論理回路を備え、
   前記第２主面は、第１領域と、前記第１領域を囲むように配置された第２領域と、前記第２領域によって、前記第１領域から分離された第３領域とを備え、
   前記第２主面から見たとき、前記複数の第２外部端子は、前記第１領域に２次元的に配置された複数の第２外部端子と、前記第３領域に２次元的に配置された複数の第２外部端子とを備え、
   前記半導体チップは、前記第２主面から見たとき、前記第２領域を横断して、前記第１領域および前記第３領域のそれぞれの一部に重なるように、前記配線基板に搭載され、
   前記第２主面から見たとき、前記第３領域において、前記半導体チップと重なる領域に配置されている複数の第２外部端子には、前記論理回路へ供給される電源電圧が供給される、半導体装置。
10. 請求項９に記載の半導体装置において、
    前記第１電源電圧が供給される第２外部端子および前記第２電源電圧が供給される第２外部端子は、前記第３領域に配置された第２外部端子であって、前記論理回路へ供給される電源電圧が供給される第２外部端子とは異なる第２外部端子である、半導体装置。
11. 請求項１０に記載の半導体装置において、
    前記第２領域には、第２外部端子が配置されていない、半導体装置。
12. 請求項１１に記載の半導体装置において、
    ユーザ基板をさらに備え、
    前記ユーザ基板は、前記配線基板の前記第２主面と対向する第３主面と前記第３主面の反対側の第４主面とを備え、前記第３主面に設けられた複数の外部端子が、前記複数の第２外部端子に接続されるように前記配線基板は、前記ユーザ基板に搭載され、前記第４主面において、前記第４主面から見たとき、前記第２領域に対向する前記第４主面の領域に、電子部品が搭載される、半導体装置。
13. 請求項１０に記載の半導体装置において、
    前記論理回路へ供給される電源電圧は、デジタル電源電圧であり、
    前記第１回路および第２回路は、差動回路を備え、前記第１電源電圧および第２電源電圧は、前記差動回路を動作させるアナログ電源電圧である、半導体装置。
14. 請求項１に記載の半導体装置において、
    前記半導体チップは、前記複数のバンプ電極のうちの所定のバンプ電極からの電源電圧により動作する論理回路を備え、
    前記第２主面は、第１領域と、前記第１領域を囲むように配置された第２領域と、前記第２領域によって、前記第１領域から分離された第３領域とを備え、
    前記第２主面から見たとき、前記複数の第２外部端子は、前記第１領域に２次元的に配置された複数の第２外部端子と、前記第３領域に２次元的に配置された複数の第２外部端子とを備え、
    前記半導体チップは、前記第２主面から見たとき、その主面の中心部が、前記第１領域の中心部とは異なるように、配線基板に搭載され、前記第２主面から見たとき、前記半導体チップは、前記第２領域を横断して、前記第１領域および前記第３領域のそれぞれの一部に重なり、
    前記論理回路へ供給される電源電圧は、前記第２主面から見たとき、前記第３領域において、前記半導体チップと重なっている領域に配置されている複数の第２外部端子と、前記第１領域に配置された第２外部端子とを介して供給される、半導体装置。
15. 請求項１４に記載の半導体装置において、
    前記第１電源電圧が供給される第２外部端子および前記第２電源電圧が供給される第２外部端子は、前記第３領域に配置される第２外部端子であって、前記論理回路へ供給される電源電圧が供給される第２外部端子とは異なる第２外部端子である、半導体装置。