JP6114577B2 - 半導体装置 - Google Patents
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Description
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
図1は本実施の形態の半導体装置の斜視図、図2は、図1に示す半導体装置の下面図である。また、図3は、図1に示す放熱板を取り除いた状態で配線基板上の半導体装置の内部構造を示す透視平面図である。また、図4は図1のA−A線に沿った断面図である。なお、図1〜図4では、見易さのため、端子数を少なくして示している。また、図4では、見易さのため、図2に示す例よりも半田ボール4の数を少なくして示している。端子(ボンディングパッド2PD、ランド2LD、半田ボール4)の数は、図1〜図4に示す態様には限定されない。例えば、ボンディングパッド2PD、ランド2LD、半田ボール4などの端子数が、それぞれ100個〜10,000個程度の半導体装置に適用することができる。
まず、本実施の形態の半導体装置1の概要構成について、図1〜図4を用いて説明する。本実施の形態の半導体装置1は、配線基板2、および配線基板2上に搭載された半導体チップ3(図4参照)を備えている。
次に、図1〜図4に示す配線基板2の詳細について説明する。図5は、図4に示す配線基板のチップ搭載面側(第1層目)の配線層のレイアウトを示す平面図である。また、図6は、図5に示す配線基板の一部を拡大して示す拡大平面図である。また、図7は図5に示す配線基板の他の一部を拡大して示す拡大平面図である。また、図8は図7のA−A線に沿った拡大断面図である。また、図9は、ストリップラインの配線構造例を示す拡大断面図である。また図10は、マイクロストリップラインの配線構造例を示す拡大断面図である。また、図11は、図5に示す配線層の一つ下層(第2層目)の配線層のレイアウトを示す平面図である。また、図12は、図11に示す配線層の一部を拡大して示す拡大平面図である。また、図13は、図11に示す配線層の他の一部を拡大して示す拡大平面図である。また、図14は、図11に示す配線層の一つ下層(第3層目)の配線層のレイアウトを示す平面図である。また、図15は、図14に示す配線層の一部を拡大して示す拡大平面図である。また、図16は図15のA−A線に沿った拡大断面図である。また、図17は図14に示す配線層(第4層目)の一つ下層の配線層のレイアウトを示す平面図である。また、図18は図17に示す配線層の一つ下層(第5層目)の配線層のレイアウトを示す平面図である。また、図19は図4に示す配線基板の実装面側(第6層目)の配線層のレイアウトを示す平面図である。
図5に示すように、配線基板2のチップ搭載面である上面2aを持つ配線層(第1配線層)WL1は、複数のボンディングパッド2PDを備えている。複数のボンディングパッド2PDには、上記第1の伝送速度で第1信号電流が流れる複数のボンディングパッド(第2ボンディングパッド)2PDaが含まれる。また、複数のボンディングパッド2PDには、上記第1の伝送速度よりも早い、上記第2の伝送速度で第2信号電流が流れる複数のボンディングパッド(第1ボンディングパッド)2PDbが含まれる。本実施の形態では、複数のボンディングパッド2PDbには、例えば、10Gbps〜25Gbps程度の伝送速度で、差動信号が伝送される。また、図示は省略するが、複数のボンディングパッド2PDには、図4に示す半導体チップ3に形成された回路に、電源電位または基準電位を供給する複数のボンディングパッド(電源用ボンディングパッド)2PDが含まれる。また、複数のボンディングパッド2PDには、信号伝送経路のリファレンス用の基準電位が供給されるボンディングパッド2PDが含まれる。
次に、図11に示す第2層目の配線層(第2配線層)WL2は、複数のビア配線2V1と電気的に接続されている複数の配線(第2層配線)2d2、および複数の配線2d2と電気的に接続されている複数のビア配線2V2を備えている。複数のビア配線2V2には、図12に示すように、配線層WL1(図6参照)に形成された複数のビア配線2V1aと電気的に接続されている複数のビア配線2V2aが含まれる。複数のビア配線2V2aは、上記した低速伝送経路を構成する。また、複数のビア配線2V2には、図13に示すように、複数の配線2d2(配線2d2b)を介して複数のビア配線2V1bとそれぞれ電気的に接続される、複数のビア配線2V2bが含まれる。複数の配線2d2bおよび複数のビア配線2V2bは、上記した高速伝送経路を構成する。
次に、図14に示す第3層目の配線層(第3配線層)WL3は、複数のビア配線2V2と電気的に接続されている複数のスルーホールランド(第1スルーホールランド)2TL1を備えている。複数のスルーホールランド2TL1には、図14に示すように、配線層WL2(図12参照)に形成された複数のビア配線2V2aと電気的に接続されている複数のスルーホールランド2TL1aが含まれる。複数のスルーホールランド2TL1aは、上記した低速伝送経路を構成する。また、複数のスルーホールランド2TL1には、図15に示すように、配線層WL2(図13参照)に形成された複数のビア配線2V2bと電気的に接続されている複数のスルーホールランド2TL1bが含まれる。複数のスルーホールランド2TL1bは、上記した高速伝送経路を構成する。図15および図16に示すように、複数のスルーホールランド2TL1bには、高速伝送経路を構成するスルーホール配線2TWbが、それぞれ接続されている。
図16に示すように、配線層WL3は、絶縁層2CRの上面2Ca上に形成されている。絶縁層2CRは、配線層WL3が形成されている上面(第1面)2Ca、上面2Caの反対側に位置する下面(第2面)2Cbを有している。また、絶縁層2CRは、上面2Caまたは下面2Cbのうち、一方から他方に向かって貫通するように形成されている複数のスルーホール2TH(図15参照)を有している。また、絶縁層2CRは、スルーホール2THの内壁のそれぞれを覆うように形成されるスルーホール配線2TWを有している。スルーホール配線2TWは、絶縁層2CRの上面2Caに形成されたスルーホールランド2TL1、および絶縁層2CRの下面2Cbに形成されたスルーホールランド2TL2と一体に形成されている。
次に、絶縁層2CRの下面2Cbには、第4層目の配線層(第4配線層)WL4が形成されている。図17に示すように、配線層WL4は、複数のスルーホールランド(第2スルーホールランド)2TL2を備えている。複数のスルーホールランド2TL2のそれぞれは、図16に例示するスルーホール2THと一体に形成されている。複数のスルーホールランド2TL2には、図14に示す複数のスルーホールランド2TL1aと電気的に接続されている複数のスルーホールランド2TL2aが含まれる。複数のスルーホールランド2TL2aは、上記した低速伝送経路を構成する。また、複数のスルーホールランド2TL2には、図14に示す複数のスルーホールランド2TL1bと電気的に接続されている複数のスルーホールランド2TL2bが含まれる。複数のスルーホールランド2TL2bは、上記した高速伝送経路を構成する。
次に、配線層WL4のさらに下層には、図18に示す第5層目の配線層(第5配線層)WL5が形成されている。第5層目の配線層WL5は、図17に示す複数のスルーホールランド2TL2と電気的に接続されている複数のビア配線(第3ビア配線)2V3、および複数のビア配線2V3と電気的に接続されている複数の配線(第5層配線)2d3を備えている。複数のビア配線2V3には、図17に示す配線層WL4に形成された複数のスルーホールランド2TL2aと電気的に接続されている複数のビア配線2V3aが含まれる。また、複数の配線2d3には、複数のビア配線2V3aと電気的に接続されている複数の配線2d3aが含まれる。複数の配線2d3aおよび複数のビア配線2V3aは、上記した低速伝送経路を構成する。
次に、配線層WL5のさらに下層には、図19に示す第6層目の配線層(第6配線層)WL6が形成されている。第6層目の配線層WL6は、図18に示す複数のビア配線2V3と電気的に接続されている複数のビア配線(第4ビア配線)2V4、および複数のビア配線2V4と電気的に接続されている複数のランド2LDを備えている。複数のビア配線2V4には、図18に示す配線層WL5に形成された複数のビア配線2V3aと電気的に接続されている複数のビア配線2V4aが含まれる。複数のビア配線2V4aおよびビア配線2V4aと電気的に接続される複数のランド2LDaは、上記した低速伝送経路を構成する。
次に、高速伝送経路のインピーダンス整合について、更に詳しく説明する。図21は、図16に示す高速伝送経路の接続構造を模式的に示す説明図である。また、図22は、図21に対する検討例を示す説明図である。また、図23は、図15に示す拡大平面における第1層目の配線層の導体のパターニングを示す拡大平面図である。また、図24は、図15に示す拡大平面における第2層目の配線層の導体のパターニングを示す拡大平面図である。また、図25は図21に対する他の検討例を示す説明図である。
上記では、スルーホールランド2TL1bの周辺に形成される寄生容量について説明した。しかし、高速伝送経路におけるインピーダンス整合を容易に行う観点からは、絶縁層2CRの実装面側(図16に示す下面2Cb側)に形成される寄生容量も低減することが好ましい。以下では、絶縁層2CRの実装面側(図16に示す下面2Cb側)に形成される寄生容量も低減する構成について詳しく説明する。
次に、図21に示す配線基板2の構成を適用することによるノイズ耐性の改善効果について本願発明者が検討した結果について説明する。図29は、図21に示す配線基板と図22に示す配線基板について、電気的特性の評価を行った結果を示す説明図である。図29に示す評価では、図21に示す配線基板2の構成、および図22に示す配線基板2Aの構成について、それぞれ差動インピーダンスZdiff[Ω]、差動反射特性Sdd11[dB]、および差動伝送特性Sdd21[dB]について評価を行った。
上記では図16では、スルーホールランド2TL1、2TL2がランド2LD上に配置されている場合の実施態様について説明した。本実施の形態に対する変形例としては、全ての高速伝送経路を、例えば図11に示す配線層WL2においてランド2LD(図19参照)上まで引き回すこともできる。この場合、図18に示す配線層WL5は省力することができる。
次に、図1〜図40を用いて説明した半導体装置1の製造方法(組立工程)について、図41に示すフロー図を用いて説明する。図41は、図1〜図40を用いて説明した半導体装置の組立工程のフローを示す説明図である。なお、以下の製造方法の説明においては、予め製品サイズに形成された配線基板2を準備して、一つの半導体装置1を製造する方法について説明する。しかし、変形例としては、複数の製品形成領域に区画された、所謂、多数個取り基板を準備して、複数の製品形成領域のそれぞれについて組立を行ったあと、製品形成領域毎に分割して複数の半導体装置を取得する、多数個取り方式にも適用できる。このため、図41では、多数個取り方式の時に適用する個片化工程について、括弧書きで記載している。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
2、2A、2B 配線基板
2a 上面(面、主面、第1面、チップ搭載面)
2b 下面(面、主面、第2面、実装面)
2Ca 上面(第1面)
2Cb 下面(第2面)
2CR 絶縁層(コア材、コア絶縁層)
2d 配線
2d1、2d1a 配線(第1層配線)
2d2、2d2b 配線(第2層配線)
2d3、2d3a、2d3b 配線(第5層配線)
2e 絶縁層
2e1 絶縁層(第1絶縁層、ソルダレジスト膜)
2e2 絶縁層(第2絶縁層)
2e3 絶縁層(第3絶縁層)
2e4 絶縁層(第4絶縁層)
2e5 絶縁層(第5絶縁層)
2e6 絶縁層(第6絶縁層、ソルダレジスト膜)
2ek1、2ek2 開口部(ソルダレジスト開口部)
2FL 導体パターン
2K1、2K1a、2K1b 開口部
2K1c 開口部(第1開口部)
2K2、2K2a 開口部
2K2b 開口部(第2開口部)
2K3、2K4、2K5 開口部
2K4A 開口部(第3開口部)
2K4B 開口部(第5開口部)
2K5A 開口部(第4開口部)
2K6B 開口部(第6開口部)
2LD、2LDa、2LDb ランド
2Lg 基準電位用ランド
2Lv 電源電位用ランド
2Li 入力用ランド
2Lo 出力用ランド
2PD ボンディングパッド(ボンディングリード、半導体チップ接続用端子)
2PDa ボンディングパッド(第2ボンディングパッド)
2PDb ボンディングパッド(第1ボンディングパッド)
2Pg 基準電位用ボンディングパッド
2Pr ボンディングパッド
2Pv 電源電位用ボンディングパッド
2Pi 入力用ボンディングパッド
2Po 出力用ボンディングパッド
2PL 導体プレーン
2PL1 導体プレーン(第1導体プレーン)
2PL2 導体プレーン(第2導体プレーン)
2PL3 導体プレーン(第3導体プレーン)
2PL4 導体プレーン(第4導体プレーン)
2PL5 導体プレーン(第5導体プレーン)
2PL6 導体プレーン(第6導体プレーン)
2PLg 基準電位用導体プレーン
2PLv 電源電位用導体プレーン
2s 側面
2s1、2s2、2s3、2s4 辺
2TH スルーホール
2TL1 スルーホールランド(第1スルーホールランド)
2TL1a、2TL1b スルーホールランド
2TL2 スルーホールランド(第2スルーホールランド)
2TL2a、2TL2b スルーホールランド
2TW、2TWb、2TWb1、2TWb2、2TWr、2TWr1、2TWr2 スルーホール配線
2V1、2V1a、2V1b ビア配線(第1ビア配線)
2V2、2V2a、2V2b ビア配線(第2ビア配線)
2V2r、2V4r ビア配線
2V3、2V3a、2V3b ビア配線(第3ビア配線)
2V4、2V4a、2V4b ビア配線(第4ビア配線)
3 半導体チップ
3a 表面(主面、上面)
3b 裏面(主面、下面)
3BP 突起電極
3PD パッド(ボンディングパッド)
3s 側面
4、4b1、4b2、4r1、4r2 半田ボール(半田材、外部端子、電極、外部電極)
5 アンダフィル樹脂(絶縁性樹脂)
6 放熱板(ヒートスプレッダ)
7 接着材(放熱樹脂)
8 支持枠(スティフナリング)
10 実装基板
Cp、Ct 寄生容量
WL1 配線層(第1配線層)
WL2 配線層(第2配線層)
WL3 配線層(第3配線層)
WL4 配線層(第4配線層)
WL5 配線層(第5配線層)
WL6 配線層(第6配線層)
Sdd11 差動反射特性
Sdd21 差動伝送特性
Zdiff 差動インピーダンス
Claims (18)
- 複数の電極パッドが形成された表面、および前記表面の反対側に位置する裏面を有する半導体チップと、
前記半導体チップが搭載されているチップ搭載面、前記チップ搭載面の反対側に位置する実装面、前記チップ搭載面に配置され、前記半導体チップの前記複数の電極パッドと電気的に接続されている複数のボンディングパッド、前記実装面に配置され、前記複数のボンディングパッドと電気的に接続される複数の第1ランド、および前記複数のボンディングパッドと前記複数の第1ランドを電気的に接続する複数層の配線層を有する配線基板と、
を有し、
前記配線基板は、
前記複数のボンディングパッドと電気的に接続される複数の第1ビア配線、前記複数の第1ビア配線の周囲に、前記複数の第1ビア配線と離間して設けられている第1導体プレーン、および前記複数の第1ビア配線および前記第1導体プレーンを覆う第1絶縁層を備える第1配線層と、
前記複数の第1ビア配線と電気的に接続されている複数の第2層配線、前記複数の第2層配線と電気的に接続されている複数の第2ビア配線、前記複数の第2層配線および前記複数の第2ビア配線の周囲に、前記複数の第2層配線および前記複数の第2ビア配線と離間して設けられている第2導体プレーン、および、前記複数の第2層配線、前記複数の第2ビア配線、および前記第2導体プレーンを覆う第2絶縁層を備え、前記第1配線層よりも前記実装面側に位置している第2配線層と、
前記複数の第2ビア配線と電気的に接続されている複数の第1スルーホールランド、前記複数の第1スルーホールランドの周囲に、前記複数の第1スルーホールランドと離間して設けられている第3導体プレーン、および、前記複数の第1スルーホールランドおよび前記第3導体プレーンを覆う第3絶縁層を備え、前記第2配線層よりも前記実装面側に位置している第3配線層と、
前記第3配線層が形成されている第1面、前記第1面の反対側に位置する第2面、前記第1または第2面のうち、一方から他方に向かって貫通するように形成されている複数のスルーホール、および、前記複数のスルーホールの内壁のそれぞれを覆うように形成され、かつ、前記複数の第1スルーホールランドのそれぞれと一体に形成されている複数のスルーホール配線、を備えているコア絶縁層と、
を有し、
前記配線基板の厚さ方向の断面視において、前記複数の第2層配線は前記第1配線層の前記第1導体プレーンと前記第3配線層の前記第3導体プレーンに挟まれており、
前記第1配線層の前記第1導体プレーンには、前記第3配線層の前記複数の第1スルーホールランドと厚さ方向に重なる位置に、前記複数の第1スルーホールランドのそれぞれの平面積よりも大きい開口面積を有し、前記第1絶縁層が開口部内全体に埋め込まれている複数の第1開口部が形成されており、
前記第2配線層の前記第2導体プレーンには、前記第1配線層の前記複数の第1開口部のそれぞれと厚さ方向に重なる位置に、前記複数の第1スルーホールランドのそれぞれの平面積よりも大きい開口面積を有している複数の第2開口部が形成されており、
平面視において、前記複数の第2ビア配線のそれぞれは、前記複数の第1および第2開口部内に形成され、かつ、前記複数の第2ビア配線のそれぞれは、前記第1配線層の前記第1導体プレーンと重ならず、
前記複数の第2ビア配線のそれぞれは、平面視において前記複数の第1スルーホールランドに重なり、かつ、前記複数のスルーホールには重ならない半導体装置。 - 請求項1において、
前記配線基板は、
前記コア絶縁層の前記第2面に形成され、かつ前記複数のスルーホール配線のそれぞれと一体に形成される複数の第2スルーホールランド、前記複数の第2スルーホールランドの周囲に、前記複数の第2スルーホールランドと離間して設けられている第4導体プレーン、および、前記複数の第2スルーホールランドおよび前記第4導体プレーンを覆う第4絶縁層を備え、前記コア絶縁層よりも前記実装面側に位置している第4配線層と、
前記複数の第2スルーホールランドと電気的に接続されている複数の第3ビア配線、前記複数の第3ビア配線の周囲に、前記複数の第3ビア配線と離間して設けられている第5導体プレーン、および、前記複数の第3ビア配線および前記第5導体プレーンを覆う第5絶縁層を備え、前記第4配線層よりも前記実装面側に位置している第5配線層と、
前記複数の第3ビア配線と電気的に接続されている複数の第4ビア配線、前記複数の第4ビア配線と電気的に接続されている前記複数の第1ランド、前記複数の第1ランドおよび前記複数の第4ビア配線の周囲に、前記複数の第1ランドおよび前記複数の第4ビア配線と離間して設けられている第6導体プレーン、および前記複数の第4ビア配線および前記第6導体プレーンを覆う第6絶縁層を備える第6配線層と、
を有し、
前記複数の第1ランドのそれぞれの平面積は、前記複数の第2スルーホールランドのそれぞれの平面積よりも大きく、
前記第4配線層の前記第4導体プレーンには、前記第6配線層の前記複数の第1ランドと厚さ方向に重なる位置に、前記複数の第1ランドのそれぞれの平面積よりも大きい開口面積を有する複数の第3開口部が形成されており、
前記第5配線層の前記第5導体プレーンには、前記第4配線層の前記複数の第3開口部のそれぞれと厚さ方向に重なる位置に、前記複数の第1ランドのそれぞれの平面積よりも大きい開口面積を有する複数の第4開口部が形成されており、
平面視において、前記複数の第4ビア配線のそれぞれは、前記複数の第3および第4開口部内に形成され、かつ、前記複数の第4ビア配線のそれぞれは、前記第4配線層の前記第4導体プレーンおよび前記第5配線層の前記第5導体プレーンと重ならない半導体装置。 - 請求項2において、
前記第1配線層に形成される前記複数の第1開口部のそれぞれの開口面積は、
前記第5配線層に形成される前記複数の第4開口部のそれぞれの開口面積よりも小さい半導体装置。 - 請求項3において、
前記第4配線層に形成された前記複数の第2スルーホールランドと、前記第6絶縁層に形成された前記複数の第1ランドとは、厚さ方向に重なっている半導体装置。 - 請求項4において、
前記第1配線層に形成される前記複数の第1開口部のそれぞれの開口面積は、
前記第4配線層に形成される前記複数の第3開口部のそれぞれの開口面積よりも小さい半導体装置。 - 請求項5において、
前記第1配線層に形成される前記複数の第1開口部、前記第2配線層に形成される前記複数の第2開口部のそれぞれの開口形状および開口面積は同じであり、
平面視において、前記複数の第1開口部の輪郭と前記複数の第2開口部の輪郭は重なる半導体装置。 - 請求項6において、
前記第4配線層に形成される前記複数の第3開口部、前記第5配線層に形成される前記複数の第4開口部のそれぞれの開口形状および開口面積は同じであり、
平面視において、前記複数の第3開口部の輪郭と前記複数の第4開口部の輪郭は重なる半導体装置。 - 請求項3において、
前記第4配線層に形成された前記複数の第2スルーホールランドと、前記第6絶縁層に形成された前記複数の第1ランドとは、厚さ方向に重なっていない半導体装置。 - 請求項8において、
前記第5配線層には、前記複数の第3ビア配線と電気的に接続されている複数の第5層配線が形成されており、
前記第6配線層の前記複数の第4ビア配線は、前記複数の第5層配線のそれぞれを介して前記複数の第3ビア配線と電気的に接続されており、
前記配線基板の厚さ方向の断面視において、前記複数の第5層配線は前記第4配線層の前記第4導体プレーンと前記第6配線層の前記第6導体プレーンに挟まれている半導体装置。 - 請求項9において、
前記第4配線層に形成される前記複数の第3開口部のそれぞれの開口面積は、
前記第5配線層に形成される前記複数の第4開口部のそれぞれの開口面積よりも小さい半導体装置。 - 請求項10において、
前記第5配線層の前記第5導体プレーンには、前記第4配線層の前記複数の第2スルーホールランドと厚さ方向に重なる位置に、前記複数の第2スルーホールランドのそれぞれの平面積よりも大きい開口面積を有し、前記第5絶縁層が開口部内全体に埋め込まれている複数の第5開口部が形成されており、
前記第6配線層の前記第6導体プレーンには、前記第5配線層の前記複数の第5開口部のそれぞれと厚さ方向に重なる位置に、前記複数の第2スルーホールランドのそれぞれの平面積よりも大きい開口面積を有している複数の第6開口部が形成されており、
平面視において、前記複数の第3ビア配線のそれぞれは、前記複数の第5および第6開口部内に形成され、かつ、前記複数の第3ビア配線のそれぞれは、前記第4配線層の前記第4導体プレーンおよび前記第5配線層の前記第5導体プレーンと重ならない半導体装置。 - 請求項8において、
前記配線基板の前記チップ搭載面側において、前記複数のボンディングパッドは、前記配線基板の前記複数の第2層配線を介して前記半導体チップへの入力信号が伝送される複数の入力用ボンディングパッドと、前記配線基板の前記複数の第2層配線に対して前記半導体チップからの出力信号が伝送される複数の出力用ボンディングパッドと、の対がそれぞれまとまって配置されており、
前記配線基板の前記実装面において、前記複数の第1ランドのうち、前記複数の入力用ボンディングパッドと電気的に接続される複数の入力用ランドと、前記複数の出力用ボンディングパッドと電気的に接続される複数の出力用ランドとは、異なる位置にそれぞれまとまって配置されている半導体装置。 - 請求項1において、
前記複数の第1ランドの平面積は、前記複数の第1スルーホールランドの平面積よりも大きく、
前記複数の第1開口部、および前記複数の第2開口部の開口面積は、前記複数の第1ランドの平面積よりも小さい半導体装置。 - 請求項1において、
前記複数の第2層配線のそれぞれは、差動信号が流れる一対の信号配線から成る半導体装置。 - 請求項1において、
前記第1配線層には、前記複数のボンディングパッドのうちの第2ボンディングパッドと電気的に接続され、かつ、前記複数の第2層配線とは電気的に分離されている第1層配線が形成されており、
前記複数の第2層配線に流れる電気信号の伝送速度は、前記第1層配線に流れる電気信号の伝送速度よりも大きい半導体装置。 - 請求項1において、
前記第1配線層には、前記複数のボンディングパッドのうちの第2ボンディングパッドと電気的に接続され、かつ、前記複数の第2層配線とは電気的に分離されている第1層配線が形成されており、
平面視において、前記第1層配線と前記複数の第2層配線は重ならないように配置されている半導体装置。 - 請求項1において、
前記第1、第2および第3導体プレーンには、接地電位が供給されている半導体装置。 - 複数の電極パッドが形成された表面、および前記表面の反対側に位置する裏面を有する半導体チップと、
前記半導体チップが搭載されているチップ搭載面、前記チップ搭載面の反対側に位置する実装面、前記チップ搭載面に配置され、前記半導体チップの前記複数の電極パッドと電気的に接続されている複数のボンディングパッド、前記実装面に配置され、前記複数のボンディングパッドと電気的に接続される複数の第1ランド、および前記複数のボンディングパッドと前記複数の第1ランドを電気的に接続する複数層の配線層を有する配線基板と、
を有し、
前記配線基板は、
前記複数の第1ランド、前記複数の第1ランドと電気的に接続される複数の第1ビア配線、前記複数の第1ランドおよび前記複数の第1ビア配線の周囲に、前記複数の第1ランドおよび前記複数の第1ビア配線と離間して設けられている第1導体プレーン、および前記複数の第1ビア配線および前記第1導体プレーンを覆う第1絶縁層を備える第1配線層と、
前記複数の第1ビア配線と電気的に接続されている複数の第2層配線、前記複数の第2層配線と電気的に接続されている複数の第2ビア配線、前記複数の第2層配線および前記複数の第2ビア配線の周囲に、前記複数の第2層配線および前記複数の第2ビア配線と離間して設けられている第2導体プレーン、および、前記複数の第2層配線、前記複数の第2ビア配線、および前記第2導体プレーンを覆う第2絶縁層を備え、前記第1配線層よりも前記チップ搭載面側に位置している第2配線層と、
前記複数の第2ビア配線と電気的に接続されている複数の第1スルーホールランド、前記複数の第1スルーホールランドの周囲に、前記複数の第1スルーホールランドと離間して設けられている第3導体プレーン、および、前記複数の第1スルーホールランドおよび前記第3導体プレーンを覆う第3絶縁層を備え、前記第2配線層よりも前記チップ搭載面側に位置している第3配線層と、
前記第3配線層が形成されている第1面、前記第1面の反対側に位置する第2面、前記第1または第2面のうち、一方から他方に向かって貫通するように形成されている複数のスルーホール、および、前記複数のスルーホールの内壁のそれぞれを覆うように形成され、かつ、前記複数の第1スルーホールランドのそれぞれと一体に形成されている複数のスルーホール配線、を備えている第4絶縁層と、
を有し、
前記配線基板の厚さ方向の断面視において、前記複数の第2層配線は前記第1配線層の前記第1導体プレーンと前記第3配線層の前記第3導体プレーンに挟まれており、
平面視において、前記複数の第1スルーホールランドと前記複数の第1ランドは、それぞれ厚さ方向に重ならない位置に配置され、
前記第2配線層の前記第2導体プレーンには、前記第3配線層の前記複数の第1スルーホールランドと厚さ方向に重なる位置に、前記複数の第1スルーホールランドのそれぞれの平面積よりも大きい開口面積を有している複数の第1開口部が形成されており、
前記第1配線層の前記第1導体プレーンには、前記第2配線層の前記複数の第1開口部のそれぞれと厚さ方向に重なる位置に、前記複数の第1スルーホールランドのそれぞれの平面積よりも大きい開口面積を有し、第1絶縁層が開口部内全体に埋め込まれている複数の第2開口部が形成されており、
平面視において、前記複数の第2ビア配線のそれぞれは、前記複数の第1および第2開口部内に形成され、かつ、前記複数の第2ビア配線のそれぞれは、前記第1配線層の前記第1導体プレーンおよび前記第2配線層の前記第2導体プレーンと重ならず、
前記複数の第2ビア配線のそれぞれは、平面視において前記複数の第1スルーホールランドに重なり、かつ、前記複数のスルーホールには重ならない半導体装置。
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