JP2024041144A - 信号処理基板、画像形成装置 - Google Patents

Abstract

【課題】２種類の電源パターンを含む複数の配線パターンの配置の工夫によって信号処理基板の小型化とノイズ低減とを実現すること。【解決手段】複数の信号伝送パターン７５は、６つの配線層のうちの第１層Ｌ１、第３層Ｌ３、第４層Ｌ４および第６層Ｌ６に形成される。第１接地パターン７１は、第２層Ｌ２に形成される。第２接地パターン７２は、第５層Ｌ５に形成されている。第１電源パターン７３は、前記第４層Ｌ４、前記第５層Ｌ５および前記第６層Ｌ６のうちのいずれか１つに形成される。第２電源パターン７４は、前記第４層Ｌ４、前記第５層Ｌ５および前記第６層Ｌ６のうちのいずれか１つに形成されている。【選択図】図２

Description

本発明は、６層基板を有する信号処理基板および画像形成装置に関する。

プリンター、複写機または複合機などの画像形成装置は、プリント装置および信号処理基板を備える。前記プリント装置を制御するプロセッサーを含む素子が前記信号処理基板に実装されている。

例えば、前記信号処理基板は、積層基板と、前記積層基板に実装されたプロセッシングユニットおよびメモリー素子とを備える。複数の配線パターンが、前記積層基板における複数の配線層に形成されている。

前記複数の配線パターンは、前記プロセッシングユニットおよび前記メモリー素子の一方または両方と電気的に接続されている。前記信号処理基板の小型化および高密度化の要請により、前記積層基板の多層化が進んでいる。

例えば、前記信号処理基板の前記積層基板が、４層基板または６層基板であることが知られている（例えば、特許文献１参照）。

特開２０１２－１６４７９４号公報

ところで、前記画像形成装置の前記信号処理基板は、通常モードまたは省電力モードで動作する。前記通常モードにおいて、前記プロセッシングユニットへ電力が供給され、前記省電力モードにおいて、前記プロセッシングユニットへの電力供給が停止される。

従って、前記画像形成装置の前記信号処理基板において、２種類の電源パターンが必要である。前記２種類の電源パターンの一方は、前記省電力モードにおいて通電を停止される。

前記信号処理基板が２種類の電源パターンを含む場合において、前記複数の配線パターンの配置の工夫による前記信号処理基板の小型化とノイズ低減とが求められている。

本発明の目的は、２種類の電源パターンを含む複数の配線パターンの配置の工夫によって小型化とノイズ低減とを実現できる信号処理基板および画像形成装置を提供することにある。

本発明の一の局面に係る信号処理基板は、６層基板と、第１半導体素子および第２半導体素子と、複数の信号伝送パターンと、第１接地パターンと、第２接地パターンと、第１電源パターンと、第２電源パターンと、を備える。前記６層基板は、６つの配線層が積層された基板である。前記第１半導体素子および前記第２半導体素子は、前記６つの配線層のうちの第１層の外面に実装されている。前記複数の信号伝送パターンは、前記６つの配線層のうちの前記第１層、第３層、第４層および第６層に形成され、前記第１半導体素子および前記第２半導体素子の一方または両方に電気的に接続されている。前記第１接地パターンは、前記６つの配線層のうちの第２層に形成され、前記第１半導体素子および前記第２半導体素子に電気的に接続されている。前記第２接地パターンは、前記６つの配線層のうちの第５層に形成され、前記第１半導体素子および前記第２半導体素子に電気的に接続されている。前記第１電源パターンは、前記６つの配線層のうちの前記第４層、前記第５層および前記第６層のうちのいずれか１つに形成され、前記第１半導体素子に電気的に接続されている。前記第２電源パターンは、前記６つの配線層のうちの前記第４層、前記第５層および前記第６層のうちのいずれか１つに形成され、前記第２半導体素子に電気的に接続されている。

本発明の他の局面に係る画像形成装置は、シートに画像を形成するプリント装置と、メモリー素子と前記プリント装置を制御するプロセッサーとが実装された前記信号処理基板と、を備える。

本発明によれば、２種類の電源パターンを含む複数の配線パターンの配置の工夫によって小型化とノイズ低減とを実現できる信号処理基板および画像形成装置を提供することが可能になる。

図１は、実施形態に係る信号処理基板を備える画像形成装置の構成を示すブロック図である。 図２は、実施形態に係る信号処理基板の６つの配線層における複数の配線パターンの振り分けを示す図である。 図３は、実施形態に係る信号処理基板の第１層の配線レイアウトを模式的に示す図である。 図４は、実施形態に係る信号処理基板の第２層の配線レイアウトを模式的に示す図である。 図５は、実施形態に係る信号処理基板の第３層の配線レイアウトを模式的に示す図である。 図６は、実施形態に係る信号処理基板の第４層の配線レイアウトを模式的に示す図である。 図７は、実施形態に係る信号処理基板の第５層の配線レイアウトを模式的に示す図である。 図８は、実施形態に係る信号処理基板の第６層の配線レイアウトを模式的に示す図である。

以下、図面を参照しながら、本発明の実施形態について説明する。なお、以下の実施形態は、本発明を具体化した一例であって、本発明の技術的範囲を限定するものではない。

実施形態に係る信号処理基板６は、画像形成装置１０の制御基板である。画像形成装置１０において、信号処理基板６は、プロセッシングユニット６１ａが実装された基板である。

プロセッシングユニット６１ａは、プリント装置１を制御するプロセッサー６１０を含む。プロセッシングユニット６１ａは、ＳｏＣ（System-On-a-Chip）またはＣＰＵ（Central Processing Unit）などである。

［画像形成装置１０の構成］
画像形成装置１０は、ネットワーク８０を介して１つ以上のホスト装置８と通信可能である（図１参照）。

画像形成装置１０は、ホスト装置８からプリント要求を受信したときにプリント処理を実行する。前記プリント処理は、シート９に画像を形成する処理である。例えば、画像形成装置１０は、プリンター、複写機、ファクシミリ装置または複合機である。

画像形成装置１０は、プリント装置１、操作ユニット２、起動スイッチ３、二次記憶装置４、通信装置５および信号処理基板６を備える。

プリント装置１は、前記プリント処理を実行する。例えば、プリント装置１は、電子写真方式またはインクジェット方式で前記プリント処理を実行する。プリント装置１は、プリント部の一例である。

操作ユニット２は、例えばタッチパネルユニットなどのヒューマンインターフェイス装置である。操作ユニット２は、操作部２ａおよび表示部２ｂを含む。操作部２ａは、人の操作を受け付ける装置である。表示部２ｂは、情報を表示可能なパネル表示装置である。

二次記憶装置４は、コンピューター読み取り可能な不揮発性の記憶装置である。例えば、フラッシュメモリーまたはハードディスクドライブの一方または両方が、二次記憶装置４として採用される。

通信装置５は、ネットワーク８０を介して１つ以上のホスト装置８と通信する。信号処理基板６は、通信装置５を介してホスト装置８からの処理要求の受信およびホスト装置８への応答の送信を行う。

信号処理基板６のプロセッサー６１０は、二次記憶装置４に記憶されたコンピュータープログラムを実行することにより、各種の制御およびデータ処理を実行する。例えば、プロセッサー６１０は、プリント装置１および表示部２ｂを制御する。

図２に示されるように、信号処理基板６は、６層基板６０、プロセッシングユニット６１ａおよびメモリー素子６１ｂを備える。例えば、メモリー素子６１ｂは、ＤＲＡＭ（Dynamic Random Access Memory）である。

プロセッシングユニット６１ａおよびメモリー素子６１ｂは、６層基板６０に実装されている。６層基板６０は、６つの配線層Ｌ１～Ｌ６が積層された積層基板である。

複数の配線パターン７が、６つの配線層Ｌ１～Ｌ６に形成されている。６層基板５０が採用されることは、信号処理基板６の小型化に寄与する。

複数の配線パターン７は、プロセッシングユニット６１ａおよびメモリー素子６１ｂの一方または両方と電気的に接続されている。

ところで、信号処理基板６は、通常モードまたは省電力モードで動作する。前記通常モードにおいて、プロセッシングユニット６１ａへ電力が供給され、前記省電力モードにおいて、プロセッシングユニット６１ａへの電力供給が停止される。

信号処理基板６は、前記通常モードで動作するときにプリント装置１を制御可能である。信号処理基板６の消費電力は、信号処理基板６が前記通常モードで動作する場合よりも信号処理基板６が前記省電力モードで動作する場合の方が小さい。

信号処理基板６は、待機条件が成立したときに前記通常モードから前記省電力モードへ移行する。例えば、前記待機条件は、前記プリント要求が受信されない状態が予め定められた時間継続するという条件である。

信号処理基板６は、前記省電力モードで動作している状況下でホスト装置８から通信装置５を通じて前記プリント要求を受信したときに、前記省電力モードから前記通常モードへ復帰する。

さらに信号処理基板６は、前記省電力モードで動作している状況下で起動スイッチ３により操作が検知されたときに、前記省電力モードから前記通常モードへ復帰する。

起動スイッチ３は、ユーザーによる操作を検知する操作スイッチである。起動スイッチ３は、信号処理基板６を前記省電力モードから前記通常モードへ移行させるための操作を検知する。

画像形成装置１０の信号処理基板６において、２種類の電源パターンが必要である。前記２種類の電源パターンの一方は、前記省電力モードにおいて通電を停止される。

信号処理基板６が２種類の電源パターンを含む場合において、複数の配線パターン７の配置の工夫による信号処理基板６の小型化とノイズ低減とが求められている。

信号処理基板６は、小型化とノイズ低減とを実現するための構成を備える。以下、その構成について説明する。

［信号処理基板６の構成］
信号処理基板６の６層基板６０において、６つの配線層Ｌ１～Ｌ６は、第１層Ｌ１、第２層Ｌ２、第３層Ｌ３、第４層Ｌ４、第５層Ｌ５および第６層Ｌ６を含む（図２参照）。

プロセッシングユニット６１ａおよびメモリー素子６１ｂは、６層基板６０の第１層Ｌ１の外面に実装されている（図２，３参照）。プロセッシングユニット６１ａは第１半導体素子の一例である。メモリー素子６１ｂは第２半導体素子の一例である。

図２～８において、第１方向Ｄ１は、プロセッシングユニット６１ａおよびメモリー素子６１ｂの配列方向である。プロセッシングユニット６１ａおよびメモリー素子６１ｂは、第１方向Ｄ１において間隔を開けて配置されている。

図２～８において、第２方向Ｄ２は、第１方向Ｄ１に直交する方向である。第１方向Ｄ１および第２方向Ｄ２は、６層基板６０の表面に沿う方向である。

本実施形態において、プロセッシングユニット６１ａおよびメモリー素子６１ｂは、それぞれ第２方向Ｄ２を長手方向とする矩形状である（図３参照）。

メモリー素子６１ｂの第２方向Ｄ２の長さは、プロセッシングユニット６１ａの第２方向Ｄ２の長さよりも短い。メモリー素子６１ｂは、第２方向Ｄ２において、プロセッシングユニット６１ａが占める領域内に配置されている。

図２～８において、第３方向Ｄ３は、６つの配線層Ｌ１～Ｌ６の積層方向である。即ち、第３方向Ｄ３は、６層基板６０の厚み方向である。第３方向Ｄ３は、第１方向Ｄ１および第２方向Ｄ２に直交する方向である。

図４～８において、第３方向Ｄ３に沿って６層基板６０を見たときのプロセッシングユニット６１ａおよびメモリー素子６１ｂの位置が仮想線（二点鎖線）で示されている。

複数の配線パターン７は、第１接地パターン７１、第２接地パターン７２、第１電源パターン７３、第２電源パターン７４および複数の信号伝送パターン７５を含む。

複数の信号伝送パターン７５は、第１層Ｌ１、第３層Ｌ３、第４層Ｌ４および第６層Ｌ６に形成されている（図２，３，５，６，８参照）。複数の信号伝送パターン７５は、プロセッシングユニット６１ａおよびメモリー素子６１ｂの一方または両方の信号端子に電気的に接続されている。

複数の信号伝送パターン７５は、第１層Ｌ１に形成された第１信号伝送パターン７５ａと、第３層Ｌ３に形成された第２信号伝送パターン７５ｂと、第４層Ｌ４に形成された第３信号伝送パターン７５ｃと、第６層Ｌ６に形成された第４信号伝送パターン７５ｄと、を含む（図３，５，６，８参照）。

第１層Ｌ１の第１信号伝送パターン７５ａは、第１方向Ｄ１において、第３方向Ｄ３に沿って見てプロセッシングユニット６１ａの一部とメモリー素子６１ｂの一部とに亘って形成されている（図３参照）。

また、第１信号伝送パターン７５ａは、第２方向Ｄ２において、第３方向Ｄ３に沿って見てプロセッシングユニット６１ａおよびメモリー素子６１ｂ各々が占める領域内に形成されている（図３参照）。

第３層Ｌ３の第２信号伝送パターン７５ｂは、第２方向Ｄ２に並んで形成された長信号パターン７５１および短信号パターン７５２を含む（図５参照）。

長信号パターン７５１は、第１方向Ｄ１において、第３方向Ｄ３に沿って見てプロセッシングユニット６１ａの一部とメモリー素子６１ｂの一部とに亘って形成されている（図５参照）。長信号パターン７５１は、第３層Ｌ３以外の層のパターンと接続されていない。

また、長信号パターン７５１は、第２方向Ｄ２において、第３方向Ｄ３に沿って見てプロセッシングユニット６１ａが占める領域内に形成されている（図５参照）。

短信号パターン７５２は、第１方向Ｄ１において、第３方向Ｄ３に沿って見てメモリー素子６１ｂの一部と重なる領域に形成されている（図５参照）。短信号パターン７５２は、不図示の貫通電極によって第６層Ｌ６の第４信号伝送パターン７５ｄと接続されている。

また、短信号パターン７５２は、第２方向Ｄ２において、第３方向Ｄ３に沿って見てプロセッシングユニット６１ａが占める領域内に形成されている（図５参照）。

第４層Ｌ４の第３信号伝送パターン７５ｃは、第２方向Ｄ２に並んで形成された長信号パターン７５３および短信号パターン７５４を含む（図６参照）。

長信号パターン７５３は、第１方向Ｄ１において、第３方向Ｄ３に沿って見てプロセッシングユニット６１ａの一部とメモリー素子６１ｂの一部とに亘って形成されている（図６参照）。長信号パターン７５３は、第４層Ｌ４以外の層のパターンと接続されていない。

また、長信号パターン７５３は、第２方向Ｄ２において、第３方向Ｄ３に沿って見てプロセッシングユニット６１ａが占める領域内に形成されている（図６参照）。

短信号パターン７５４は、第１方向Ｄ１において、第３方向Ｄ３に沿って見てメモリー素子６１ｂの一部と重なる領域に形成されている（図６参照）。短信号パターン７５４は、不図示の貫通電極によって第６層Ｌ６の第４信号伝送パターン７５ｄと接続されている。

また、短信号パターン７５４は、第２方向Ｄ２において、第３方向Ｄ３に沿って見てプロセッシングユニット６１ａが占める領域内に形成されている（図６参照）。

第６層Ｌ６の第４信号伝送パターン７５ｄは、第１方向Ｄ１において、第３方向Ｄ３に沿って見てプロセッシングユニット６１ａの一部と重なり、メモリー素子６１ｂと重ならない領域に形成されている（図８参照）。

また、第４信号伝送パターン７５ｄは、第２方向Ｄ２において、第３方向Ｄ３に沿って見てプロセッシングユニット６１ａが占める領域内に形成されている（図８参照）。

第１接地パターン７１は、第２層Ｌ２に形成されている（図２，４参照）。第１接地パターン７１は、プロセッシングユニット６１ａおよびメモリー素子６１ｂそれぞれの接地端子に電気的に接続されている。第１接地パターン７１は、貫通電極７６によってプロセッシングユニット６１ａおよびメモリー素子６１ｂと接続されている（図２参照）。

第１接地パターン７１は、第３方向Ｄ３に沿って見てプロセッシングユニット６１ａおよびメモリー素子６１ｂを包含する領域に形成されている（図４参照）。

第２接地パターン７２は、第５層Ｌ５に形成されている（図２，７参照）。第２接地パターン７２は、プロセッシングユニット６１ａおよびメモリー素子６１ｂそれぞれの接地端子に電気的に接続されている。第２接地パターン７２は、貫通電極７７によってプロセッシングユニット６１ａおよびメモリー素子６１ｂと接続されている（図２参照）。

第２接地パターン７２は、第１方向Ｄ１において、第３方向Ｄ３に沿って見てプロセッシングユニット６１ａの一部とメモリー素子６１ｂの一部とに亘って形成されている（図７参照）。

第２接地パターン７２は、第２方向Ｄ２において、第３方向Ｄ３に沿って見てプロセッシングユニット６１ａおよびメモリー素子６１ｂの各々が占める領域よりも広い領域に形成されている（図７参照）。

第１電源パターン７３は、第５層Ｌ５に形成されている（図２，７参照）。第１電源パターン７３は、プロセッシングユニット６１ａの電源端子に電気的に接続されている。第１電源パターン７３は、貫通電極７８によってプロセッシングユニット６１ａと接続されている（図２参照）。

第１電源パターン７３は、第１方向Ｄ１において、第３方向Ｄ３に沿って見てプロセッシングユニット６１ａが占める領域内に形成されている（図７参照）。第１電源パターン７３および第２接地パターン７２は、第１方向Ｄ１において隣接して形成されている。

第１電源パターン７３は、第２方向Ｄ２において、第３方向Ｄ３に沿って見てプロセッシングユニット６１ａが占める領域よりも広い領域に形成されている（図７参照）。

第２電源パターン７４は、第６層Ｌ６に形成されている。第２電源パターン７４は、メモリー素子６１ｂの電源端子に電気的に接続されている（図８参照）。第２電源パターン７４は、貫通電極７９によってメモリー素子６１ｂと接続されている（図２参照）。

第２電源パターン７４は、第３方向Ｄ３に沿って見てメモリー素子６１ｂを包含する領域に形成されている（図８参照）。第２電源パターン７４および第４信号伝送パターン７５ｄは、第１方向Ｄ１において隣接して形成されている。

６層基板５０が採用されることは、信号処理基板６の小型化に寄与する。

信号処理基板６において、第１電源パターン７３への電力供給は、前記省電力モードにおいて遮断される。一方、第２電源パターン７４への電力供給は、前記通常モードおよび前記省電力モードのいずれにおいても維持される。

第１電源パターン７３および第２電源パターン７４は、それぞれ接続先が異なるため、比較的狭い領域に形成される（図７，８参照）。そのため、第１電源パターン７３および第２電源パターン７４は、複数の信号伝送パターン７５のリターンパスとして機能しない。

一方、第２層Ｌ２の第１接地パターン７１は、第１層Ｌ１の第１信号伝送パターン７５ａおよび第３層Ｌ３の第２信号伝送パターン７５ｂのリターンパスとして機能する。

さらに、第５層Ｌ５の第２接地パターン７２は、第４層Ｌ４の第３信号伝送パターン７５ｃおよび第６層Ｌ６の第４信号伝送パターン７５ｄのリターンパスとして機能する。

第１接地パターン７１、第２接地パターン７２および複数の信号伝送パターン７５が、図２に示されるように配置されることにより、信号処理基板６におけるノイズが低減される。

また、６つの配線層Ｌ１～Ｌ６のうち第１層Ｌ１および第３層Ｌ３は、プロセッシングユニット６１ａおよびメモリー素子６１ｂに比較的近い層である。そのため、クロック信号などの高周波数の信号は、主に第１信号伝送パターン７５ａおよび第２信号伝送パターン７５ｂに割り当てられる。

そのため、第１層Ｌ１または第３層Ｌ３において、第１電源パターン７３および第２電源パターン７４を配置するスペースを確保することは難しい。

従って、第１電源パターン７３が、第４層Ｌ４、第５層Ｌ５および第６層Ｌ６のうちのいずれか１つに形成されることが好ましい。同様に、第２電源パターン７４が、第４層Ｌ４、第５層Ｌ５および第６層Ｌ６のうちのいずれか１つに形成されることが好ましい。

一般に、コンデンサなどを含むその他部品６１ｃが、第６層Ｌ６の外面における、第３方向Ｄ３に沿って見てプロセッシングユニット６１ａと重なる領域に実装されることが多い（図２，８参照）。

その他部品６１ｃが第６層Ｌ６の外面に実装される場合、第６層Ｌ６において、プロセッシングユニット６１ａに対応する第１電源パターン７３を配置するスペースを確保することは難しい。この場合、第１電源パターン７３が、第４層Ｌ４または第５層Ｌ５に形成されることが好ましい。

また、信号処理基板６において、第１電源パターン７３および第２電源パターン７４は異なる層に形成されている。これにより、第３信号伝送パターン７５ｃ、第２接地パターン７２および第４信号伝送パターン７５ｄのいずれかの配置スペースが不足することが回避される。

１ ：プリント装置
６ ：信号処理基板
７ ：配線パターン
１０ ：画像形成装置
６１ａ ：プロセッシングユニット
６１ｂ ：メモリー素子
６１ｃ ：他部品
７１ ：第１接地パターン
７２ ：第２接地パターン
７３ ：第１電源パターン
７４ ：第２電源パターン
７５ ：信号伝送パターン
６１０ ：プロセッサー

Claims (4)

1. ６つの配線層が積層された６層基板と、
   前記６つの配線層のうちの第１層の外面に実装された第１半導体素子および第２半導体素子と、
   前記６つの配線層のうちの前記第１層、第３層、第４層および第６層に形成され、前記第１半導体素子および前記第２半導体素子の一方または両方に電気的に接続された複数の信号伝送パターンと、
   前記６つの配線層のうちの第２層に形成され、前記第１半導体素子および前記第２半導体素子に電気的に接続された第１接地パターンと、
   前記６つの配線層のうちの第５層に形成され、前記第１半導体素子および前記第２半導体素子に電気的に接続された第２接地パターンと、
   前記６つの配線層のうちの前記第４層、前記第５層および前記第６層のうちのいずれか１つに形成され、前記第１半導体素子に電気的に接続された第１電源パターンと、
   前記６つの配線層のうちの前記第４層、前記第５層および前記第６層のうちのいずれか１つに形成され、前記第２半導体素子に電気的に接続された第２電源パターンと、を備える信号処理基板。
2. 前記第１半導体素子はプロセッサーを含む素子であり、
   前記第２半導体素子はメモリー素子である、請求項１に記載の信号処理基板。
3. 前記第６層の外面における、前記６つの配線層の積層方向に沿って見て前記第１半導体素子と重なる領域に実装されたその他部品をさらに備え、
   前記第１電源パターンは、前記第４層または前記第５層に形成されている、請求項２に記載の信号処理基板。
4. シートに画像を形成するプリント装置と、
   メモリー素子と前記プリント装置を制御するプロセッサーを含む素子とが実装された請求項２に記載の信号処理基板と、を備える画像形成装置。