JP2012164794A - 積層配線基板 - Google Patents

Abstract

【課題】特性を規格内に収めながら、層数と基板面積を同時に削減可能な多層配線構造を提案する。
【解決手段】複数の配線層は、積層方向の一方側から他方側に向かって順に、電源層Ｌ４、グランド層Ｌ３、第１信号配線層Ｌ２、第２信号配線層Ｌ１の４層を層間に絶縁層を介して配置させた４層配線部を有する。第１および第２信号配線層Ｌ２，Ｌ１は、一方にデータ信号（ＤＱ）配線を含み、他方にクロック信号（ＣＬＫ）配線を含み、これらは、少なくとも両方の配線が平行な箇所において、積層方向からみて重ならないように配置されている。
【選択図】図１

Description

本発明は、ＤＤＲ（Double Data Rate）−ＳＤＲＡＭ（Synchronous DRAM）等の半導体集積回路を実装することに適した積層配線基板に関する。

高速クロック信号で動作する、少なくとも１つの半導体デバイス（集積回路；ＩＣ）を、その制御を行うコントローラＩＣ等の他の電子部品とともに実装した積層配線基板が知られる。
特に携帯電子機器に搭載される（プリント）配線基板は、小型、高密度実装が要求され、この要求に応じて多層化が進んでいる。

例えば小型携帯機器に搭載される多層マザー基板、あるいは、電子部品の一種としてマザー基板に実装されるパッケージ基板において、４，６，８層あるいはそれ以上の層の配線基板を重ねて一つの積層配線基板が実現される。各配線基板は樹脂等の基板やテープ（絶縁層）に銅箔等の導電層が形成されたものである。導電層をパターニングすることで配線が形成される。配線層間の導通は貫通ビア、その他の手法で実現される。貫通ビアを機械的に形成して銅めっき等で配線層の導通をとる手法と、各層に導通手段を設け、層をビルドアップすると配線層の導通が取られる手法がある。
このような積層配線基板は、複数の配線層が、層間に導電層を介在させて積層された多層構造を有する。

積層配線基板には、電源と接続されるパターンである電源パターンが設けられた電源層、グランドに接続されるパターンであるグランドパターンが設けられたグランド層などの層が設けられる。そして、例えば６層の積層配線基板においては、内層、つまり積層配線基板の内側にある層として、１つの電源層と、１または２つのグランド層とが設けられることが多い。信号配線のパターンが設けられた信号配線層は、通常、絶縁層を介してグランド層と重ねて配置される。
小型化（専有面積および厚みの縮小）のため、これらの配線層が高密度実装されて積層配線基板が形成される。

このため、高速動作するＩＣを実装するための積層配線基板において、特に電源配線層に対し信号配線層の距離が遠くなるという問題がある。例えばＤＤＲ−ＳＤＲＡＭの場合、高密度実装のため、ＤＤＲ（２倍速）で駆動される信号のパターンが設けられる信号配線層を、電源配線層から十分に近い距離で内層や、より外側の外層に配置することが困難である。また、電源配線層とグランド層の距離が離れることで、電源部分の容量性結合、誘導性結合が小さくなる。そのため、高速信号を扱う回路に対し、電源電圧やグランド電位を供給する経路のインピーダンスが大きくなる。

このようなインピーダンスの増大により、例えばＤＤＲメモリーインターフェイス基板などの積層配線基板において、高速動作するＬＳＩの同時スイッチングノイズ（ＳＳＯ）等が、電源やグランドに重畳されやすくなる。その結果、信号電位遷移の時間的な変動（ジッター）あるいは信号間干渉（クロストーク）が大きくなり、ＬＳＩの特性低下が生じる。

電源配線やグランド配線のインピーダンス増大を抑止するため、配線層の配置に関して幾つかの積層配線基板構造が提案されている（特許文献１〜３参照）。

特許文献１（特開２００２−２９９８４０号公報）には、配線層と絶縁層からなる符号Ｌ１〜Ｌ７で示す層を７層設けた積層配線基板が開示されている（引用文献１の図１等参照）。例えば、引用文献１の図１においては、最下層がＬ７であり、記号「Ｌ」の参照数字が大きくなるにしたがって上層側に層が重ねられ、最上層がＬ１となっている。最下層Ｌ７の裏面にも配線層を形成している。

特許文献１の配線層配置は、第５層Ｌ５を電源電圧が供給される電源配線層としており、その上層側の隣の第４層Ｌ４にグランド層を設けている。また、第２層Ｌ２と第７層Ｌ７もグランド層となっている。信号線配線層は、グランド層に隣接する第１層Ｌ１、第３層Ｌ３、第６層Ｌ６としている。

このような配線層の積層配置によれば、電源配線層である第５層Ｌ５の隣（上層側）の第４層Ｌ４にグランド層を配置することで、両配線層の容量性結合、誘導性結合を大きくしている。このため、各配線層のインピーダンスが小さくなるとともに、両配線層はノイズ等により電位的変動しにくくなる。

特許文献２（特開２００３−２１８５４１号公報）には、電源配線層１４をグランド層１３ａ,１３ｂによって両側から挟みこむ構造が開示されている（引用文献２の図１参照）。このため、電源配線層とグランド層は、インピーダンスの低減によるノイズ耐性が上記引用文献１より強固となっている。

特許文献３（特開２００８−２３５３６４号公報）において、本願の発明者は、絶縁層を挟んで電源層Ｌ３,Ｌ４を２層配置した積層配線基板構造を既に提案している（引用文献３の図２参照）。グランド層Ｌ２,Ｌ５は、２層配置の電源層Ｌ３,Ｌ４両側に、それぞれ絶縁層を挟んで２つ設けている。また、信号配線層は、最上層のＬ１と最下層のＬ６に設けている。

特開２００２−２９９８４０号公報 特開２００３−２１８５４１号公報 特開２００８−２３５３６４号公報

上記引用文献１に記載の構造は、信号配線層の隣（上層側または下層側）に必ずグランド層が配置されるため、グランド層数が多く、薄型化が困難である。また表面に実装されるＬＳＩに接続される信号線が、深さ（積層方向の距離）が大きく異なる複数の層に設けられ、このため遅延設計等が容易とは言えない。

上記引用文献３に記載の構造は、ＤＤＲ（２倍速）で駆動される信号配線が、通常、表面側の１層（Ｌ１層）にしか配置できないため、配線面積が増え、または配線が困難なケースが生じやすい。つまり、通常の片面実装の場合、ＬＳＩが実装される側の最上層Ｌ１側に高速な信号線が配置できるが、表面から遠い最下層Ｌ６は、低速の信号線用にしか用いることができない。

このように、ＬＳＩの高速化が進むにつれて、上記引用文献に記載の技術では、高密度基板でＤＤＲの規格（ＪＥＤＥＣ）内に特性を収めながら、層数と基板面積を同時に削減することが技術的に難しくなっている。

なお、上記引用文献２は、放射性の電磁障害（ＥＭＩ）対策のために、電源線を基板端面まで含めてグランド層で囲むための構造であり、高速な信号線の配置構造は考慮されていない。

本発明は、実装される高速ＬＳＩやモジュール全体の特性を規格内に収めながら、層数と基板面積を同時に削減可能な多層配線構造を提案することで、上記の既存技術の不利益を解消するものである。

本開示は、２つの信号線配線層を重ねて配置し、その際に、特にクロックとデータの配線配置を最適化することで、配線間の信号クロストーク、電源線やグランド線のインピーダンス増大の抑止を達成可能な積層配線基板構造を提案する。

本開示に関わる積層配線基板は、複数の配線層が層間に絶縁層を介在させて積層され、前記複数の配線層は、積層方向の一方側から他方側に向かって順に、電源電圧が供給される電源層、接地電位が供給されるグランド層、第１信号配線層、第２信号配線層の４層を層間に絶縁層を介して配置させた４層配線部を有し、前記第１信号配線層と前記第２信号配線層は、一方の信号配線層にデータ信号配線を含み、他方の信号配線層にクロック信号配線を含み、前記データ信号配線と前記クロック信号配線は、少なくとも両方の配線が平行なラインとして配置された箇所において、前記積層方向からみて重ならないように配置されている。

上記構成によれば、グランド層と電源配線層とが層間に絶縁層を介して隣接しているため、両配線層はインピーダンスの低減によってノイズ耐性が強固である。
また、第１信号配線層からグランド層までの距離に比べ、第２信号配線層からグランド層までの距離が大きく、第２信号配線層からグランド層までの間に、第１信号配線層が配置されている。ここで、第１信号配線層と第２信号配線層は、その一方にデータ信号配線を含み、他方にクロック信号配線を含む。本開示では、データ信号配線とクロック信号配線が平行なラインとして配置された箇所においては、両配線が積層方向からみて重ならないように、第１信号配線層と第２信号配線層が形成されている。このため、例えば第２信号配線層の配線幅を、第１信号配線層の配線幅に比べ、例えば距離の相違に応じて太くすることで、グランド層に対する第１および第２信号配線の容量的結合、誘導的結合をより揃え、あるいは、それぞれが必要な結合力となるように設計することが容易である。また、第１および第２信号線間のクロストークも抑えられる。さらに、電源配線層とグランド層が１層ずつでも信号配線層は２層とれるため、高速デバイス規格を満足しつつ多層配線構造自体の薄型化、配線スペースの確保による面積削減が達成できる。

本発明によれば、実装される高速ＬＳＩやモジュール全体の特性を規格内に収めながら、層数と基板面積を同時に削減可能な多層配線構造を実現できる。

第１の本実施形態に関わる積層配線基板の概略的な配線構造図である。 第１の本実施形態の比較例（第１比較例）に関わる積層配線基板の概略的な配線構造図である。 第２の実施形態に関わる積層配線基板の概略的な配線構造図である。 第２の本実施形態の比較例（第２比較例）に関わる積層配線基板の概略的な配線構造図である。 第３の実施形態に関わるメモリモジュールの回路ブロック図である。 重なりを防止し、または極力重ならないようにする信号線同士の組み合わせ例を示す模式斜視図である。 重なりを防止し、または極力重ならないようにする信号線同士の他の組み合わせ例を示す模式斜視図である。 重なりを防止し、または極力重ならないようにする信号線同士の他の組み合わせ例を示す模式斜視図である。 重なりを防止し、または極力重ならないようにする信号線同士の他の組み合わせ例を示す模式斜視図である。 重なりを防止し、または極力重ならないようにする信号線同士の他の組み合わせ例を示す模式斜視図である。

本技術の実施形態を、ＤＤＲ−ＳＤＲＡＭの実装基板を例として図面を参照し、以下の順に説明する。
なお、本技術が適用される積層配線基板は、ＤＤＲ−ＳＤＲＡＭを他の電子部品とともにモジュール化するモジュール基板としてもよい。あるいは、本技術を、ＤＤＲ−ＳＤＲＡＭをパッケージ化するパッケージ基板、ＤＤＲ−ＳＤＲＡＭをコントローラ等とともに実装するマザー基板にも適用してもよい。また、デバイスはＤＤＲ−ＳＤＲＡＭに限定されないが、ＤＤＲ−ＳＤＲＡＭ等の高速信号線を何本も高密度配置して使用するデバイスへの適用が好適である。デバイスの他の例としては、複数コアのＣＰＵ実装、小型、薄型化の要求が強いＩＣカード等の例を挙げることができる。

以下、説明の大まかな順序を示す。
１．第１の実施の形態：
第１，第２信号線配線層、グランド層、電源配線層の４層配線部の実施形態。
２．第２の実施の形態：
上記４層配線部にさらに、第２グランド層と第３信号配線層を加えた５層配線構造の実施形態。
３．第３の実施の形態：
上記第２の実施形態をＤＤＲ−ＳＤＲＡＭに適用した場合の、信号線の重なり要件を示す実施形態。

＜１．第１の実施の形態＞
［配線層構造］
図１に、本実施形態に関わる積層配線基板の概略的な配線構造図を示す。図１は、４層の配線層のみ示すが、各配線層間には図示を省略した絶縁層が介在する。
図１に示すように、当該積層配線基板１は、上層側から符号Ｌ１，Ｌ２，Ｌ３，Ｌ４により示す４つの配線層と各層間の３つの絶縁層（不図示）で構成されており、この構造が「４層配線部」に該当する。
具体的には、最上層から、第２信号配線層Ｌ１、第１信号配線層Ｌ２、グランド層Ｌ３、電源配線層Ｌ４が積層されている。

最下層の電源配線層Ｌ４は、例えば１．８Ｖの電源電圧ＶＤＤが供給される電源線パターンを含む配線層である。
その上のグランド層Ｌ３は、接地電位ＧＮＤで保持される接地パターンを含む配線層である。

第１信号配線層Ｌ２は、データ信号線を含む配線層である。例えば後述のＤＤＲ−ＳＤＲＡＭの場合は、データ信号線は、データ信号（ＤＱ）を伝送する配線に該当する。
最上層の第２信号配線層Ｌ１は、クロック信号（ＣＬＫ）を伝送するクロック信号線のパターンを含む配線層である。
なお、図１では、後述するＤＤＲ−ＳＤＲＡＭの実施形態との対比で理解を容易にするため、ＤＤＲ−ＳＤＲＡＭで用いる信号名も付記している。但し、前述したように、本実施形態はＤＤＲ−ＳＤＲＡＭにのみ適用可能なものではない。図１に示す「４層配線部は、高速信号線を２層で配置する必要があるＤＤＲ−ＳＤＲＡＭ以外のデバイスの積層配線基板に広く適用可能である。

各配線層間の不図示の絶縁層には貫通ビア等の接続部（不図示）が適宜設けられている。接続部の接続対象である２つの配線層間に他の配線層が介在する場合、ショート防止のため、その他の配線層は、接続部を避けて配線される。また、グランド層Ｌ３と電源配線層Ｌ４は、必ずしも配線パターンでなくともよく、広い面積の導電層として形成し、あるいは、広い面積の導電層と配線パターンの組み合わせで形成してもよい。導電層の上下を貫いて接続部を通す場合、電気的ショートを回避するために導電層に開口部が設けられ、その開口部の中を貫通ビア等の導電層が通る構造等となっている。

第２信号配線層Ｌ１の表面側が、デバイス（半導体集積回路）の実装面である。デバイスの実装面側に、第２信号配線層Ｌ１が設けられ、その直ぐ下の層に第１信号配線層Ｌ２が設けられている。このため、デバイスに入出力される高速なクロック信号（ＣＬＫ）や高速データ信号（例えばＤＱ）を伝送する配線は、デバイスとの接続が容易であり遅延設計等を精度よく行える利点がある。
ここでクロック信号（ＣＬＫ）の配線を実装面側の第２信号配線層Ｌ１に設け、データ信号の配線をその下の第１信号配線層Ｌ２に設けているが、その逆でもよい。つまり、第１信号配線層Ｌ２にクロック信号（ＣＬＫ）を割り当て、第２信号配線層Ｌ１にデータ信号を割り当ててもよい。

また、この４層配線部は両面実装への展開も可能である。
具体的には、電源配線層Ｌ４を積層配線基板の中心内層として、図１に示す符号Ｌ３，Ｌ２，Ｌ１の各層を、電源配線層Ｌ４を中心として下側に折り返した７層配線構造としてもよい。その場合、層間に薄い絶縁層を介在させて電源配線層Ｌ４を２層ダブルで隣接配置させて合計８層の構造としてもよい。これにより、表面および裏面の両面に高速デバイスの実装が可能となる。
なお、裏面側の信号配線層を１層とする場合は、次の第２の実施形態と類似するため、その説明は後述する。

片面あるいは両面に実装される半導体デバイスは、半導体チップをベアで実装する場合と、パッケージ状態で実装する場合のどちらでもよい。また、ベア実装とパッケージ実装が混在していてもよい。通常、マザー基板の場合は、パッケージ化されたデバイスの実装が主流である。但し、ＩＣカード等の小型、薄型化の要求が強い場合はマザー基板に、面配置されたバンプ等の端子を介してベアチップを直接実装するか、インターポーザと呼ばれるチップ大の基板を介してチップが実装される。ここで「マザー基板」とはその電子機器のメイン基板のことを言う。
一方、マザー基板に実装される小型基板（パッケージ基板またはモジュール基板）として、半導体デバイスを複数実装した、本実施形態の積層配線基板を用いることができる。この場合もチップ実装かパッケージ実装かを問わないし、デバイス数も任意である。但し、本実施形態のように２層の信号配線層を設けることは、多ピンを有するＬＳＩを複数実装するような場合に適する。また、次に説明する配線間の配置の要件は、比較的高い周波数で駆動される配線が高密度実装される場合に適する。

［信号線配置の要件］
本実施形態では、第１信号配線層Ｌ２に含まれる高速信号線のパターンと、第２信号配線層Ｌ１に含まれる高速信号線のパターンが、少なくとも、その両者が平行なラインとして配置された箇所で積層方向からみて重なることを極力避けるように配置することを要件とする。
２つの配線層に含まれる高速信号線（クロック信号線とデータ信号線）同士が、交差する箇所では、容量的、誘導的な結合は局所的である。ただし、平行配置の箇所ではその結合の強さが相対的に大きく、特性変動の主な要因の一つとなる。そのため、本実施形態では、上記要件を平行配置箇所に課すことで、高速信号同士のクロストークを極力抑制する。

また、各高速信号線は、それぞれ、下層のグランド層Ｌ３と容量的、誘導的に結合する。この結合箇所では、結合経路に他の信号線が配置され、その電位が変動すると結合状態が変動し、これがノイズの要因となる。したがって、本実施形態では、当該２つの高速信号線（クロック信号線とデータ信号線）は、実装面からみて平行ライン箇所で重ならないことが最も望ましい。但し、接続部を回避するため迂回する一部の箇所等で局所的に、実装面からみて配線が重なることは許容される。また、動作周波数にもよるが、線幅の一部が重なっても特性的に問題なければ、一部重なりも許容される。

クロック信号線とデータ線の組み合わせ以外でも、信号線である以上電位変動するため、平行ライン箇所で信号線同士が極力重ならないことが望ましい。
なお、クロック信号線またはデータ線と他の信号線との配置関係、他の信号線同士の配置関係については、次の第２の実施形態において、具体的な信号線名を挙げて説明するため、ここでは省略する。

［信号線幅の要件］
上記信号線配置の要件に加えて、信号線幅にも要件を課すことが望ましい。
その要件とは、『上記積層方向からみた重なりを極力防止した２つの隣接層にまたがる２つの信号配線について、グランド層Ｌ３より遠い側の信号配線幅を、近い側の信号配線幅より太くする』ことである。
この要件に従えば、図１のように第２信号配線層Ｌ１がクロック信号（ＣＬＫ）を有し、第１信号配線層Ｌ２がデータ線を有する場合、クロック信号（ＣＬＫ）をデータ信号線（例えばＤＱ線）より太くするとよい。
この太さの差は、例えば、グランド層Ｌ３からの距離の差に応じて決めるとよい。あるいは、各配線層でインピーダンスの値が、それぞれ決められた最適範囲に入るように太さを設定するとよい。例えば、後述するＤＤＲ−ＳＤＲＡＭの場合、第１信号配線層Ｌ２のクロック信号（ＣＬＫ）の太さが、そのインピーダンスが５０Ω以上、７０Ω以下の範囲に入るように設定する。

［第１比較例］
図２に、高速信号線層ごとに隣接してグランド層を設けた第１比較例を示す。
図２に示す積層配線基板１Ａは、第５層Ｌ５が電線層、電源層と結合するグランド層が第４層Ｌ４に設けられている。また、高速信号配線層には必ず隣接してグランド層を設ける設計思想から、クロック信号（ＣＬＫ）の配線を含む第２信号配線層Ｌ１の次にグランド層Ｌ２が配置されている。同様な設計思想から、次の層（上から３番目の層）に、データ信号（例えばＤＱ信号）の配線を含む第１信号配線層Ｌ３が配置され、かつ、その１つ下の上から４番目の層にグランド層Ｌ４が配置されている。
なお、低速用に信号線を付加する場合は、図示のように第６層Ｌ６に設けられる。

図２と図１を比較する場合、最下層の低速用の信号配線層Ｌ６は考慮しないとしても、図２の方が、グランド層が１層多く、その分、薄型化が阻害されている。

本実施形態によれば、以上の構成において、さらに信号線配置の要件を満たすと、４層といった最小限の層数で２層に信号線層を割り当てても、信号間のクロストークが抑制される。また、複数の半導体集積回路が出力等の配線の電位遷移（信号スイッチ）を同時に行っても、電源線およびグランド線のインピーダンスが小さいためノイズが速やかに除去され、所望の特性が得られる。さらに、２層の信号線層を有し、しかも実装面側の外層であるため、高速信号線を高密度実装できる。その結果、最小の４層構造で薄型な上、積層配線基板の面積縮小が可能であり、ＬＳＩの高速性能を阻害しない優れた小型の積層配線基板を実現することが可能となる。

＜２．第２の実施の形態＞
図３に、第２実施形態に関わる積層配線基板の概略的な配線構造図を示す。図３は、６層の配線層のみ示すが、各配線層間には図示を省略した絶縁層が介在する。
図３に示すように、当該積層配線基板１は、上層側から符号Ｌ１，Ｌ２，Ｌ３，Ｌ４により示す４つの配線層と各層間の３つの絶縁層（不図示）で構成されており、この構造が「４層配線部」に該当する。
具体的には、最上層から第２信号配線層Ｌ１、第１信号配線層Ｌ２、グランド層Ｌ３、電源配線層Ｌ４が積層されている。

以上の構成は、前述した第１の実施形態と同様であり、前述した「信号線配置の要件」、さらに追加可能な「信号線幅の要件」の適用が可能である。４つの層Ｌ１〜Ｌ４の４層についての構成は、第１の実施形態と同様であるため、ここでの説明を省略する。

本実施形態では、さらに２つの配線層を追加している。
図２に示すように、電源層Ｌ４の１つ下層側に、もう１つのグランド層Ｌ５（第２グランド層）が配置されている。グランド層Ｌ５と電源層Ｌ４の間の絶縁層（不図示）は、グランド層Ｌ３と電源層Ｌ４の間の絶縁層と同様、極力薄くすることが望ましい。これにより電源層とグランド層の結合の強化が図られ、それだけインピーダンスを下げることが可能である。
また、グランド層Ｌ５の更に下層に、絶縁層（不図示）を挟んで第３信号配線層Ｌ６が配置されている。本実施形態では、この第３信号配線層Ｌ６が裏面配線層となっている。
第３信号配線層Ｌ６の配線層幅も、第１信号配線層Ｌ２よりは太くしてインピーダンスを５０Ω以上、７０Ω以下とすることが望ましい。

上記した第１の実施形態では、上方の２層を高速信号線用に割り当てた場合、低速信号線の配置余地がなくなることがある。また、配置余地があっても、低速信号線において高速信号線の急激で頻繁な電位遷移の影響を受けたくない場合は、本実施形態のように、裏面側に第３信号配線層Ｌ６を設け、これを低速信号線用として用いるとよい。この場合、第３信号配線層Ｌ６のグランド層としてグランド層Ｌ５を隣接して設けている。
なお、低速信号線は、多少のインピーダンスの増大、つまり表面側のＬＳＩ等からの貫通ビアを経由した接続抵抗、接続インダクタンスがあっても特性への影響が小さいので、このように実装面から遠い裏面側に配置可能である。なお、両面実装の場合は、裏面側に低速信号線を用いるＩＣ、ＬＳＩ等の配置が可能である。何れにしても、高速信号線の割り当てを主実装面に近い上層側の外層とし、低速信号線の割り当てを主実装面から遠い下層側の外層にしている。

［第２比較例］
図４に、高速信号線層ごとに隣接してグランド層を設けた第２比較例を示す。
図４に示す積層配線基板２Ａは、第５層Ｌ５が電線層、電源層と結合するグランド層がＬ４に設けられている。また、高速信号配線層には必ず隣接してグランド層を設ける設計思想から、クロック信号（ＣＬＫ）の配線を含む第２信号配線層Ｌ１の次にグランド層Ｌ２が配置されている。同様な設計思想から、次の層（上から３番目の層）に、データ信号（例えばＤＱ信号）の配線を含む第１信号配線層Ｌ３が配置され、かつ、その１つ下の上から４番目の層にグランド層Ｌ４が配置されている。
なお、低速用に信号線を２層付加する場合は、図示のように第６層Ｌ６と第８層Ｌ８に信号線が設けられ、その間の第７層がグランド層となっている。

図４と図２を比較する場合、低速用の信号配線層Ｌ６は１層のみ考慮するため、図４の方が、少なくともグランド層が１層多く、その分、薄型化が阻害されている。

本実施形態においても、第１の実施形態と同様な効果が得られる。
第１の実施形態と同じ４層配線部の効果としては、信号線配置の要件を満たすと、４層と最小限の層数で２層に信号線層を割り当てても、信号間のクロストークが抑制される。また、複数の半導体集積回路が出力等の配線の電位遷移（信号スイッチ）を同時に行っても、電源線およびグランド線のインピーダンスが小さいためノイズが速やかに除去され、所望の特性が得られる。さらに、２層の信号線層を有し、しかも実装面側の外層であるため、高速信号線を高密度実装できる。その結果、最小の４層構造で薄型な上、積層配線基板の面積縮小が可能であり、ＬＳＩの高速性能を阻害しない優れた小型の積層配線基板を実現することが可能となる。
この効果に加え、第２の実施形態では、裏面側にグランド層Ｌ５と第３信号配線層Ｌ６を更に積層している。そのため、より低速な信号線配置の必要がある場合に、高速信号線の配置の邪魔をすることなく、薄型化、小型化を維持したまま信号線の追加配置が可能である。

なお、以上の第１および第２の実施形態において、データ駆動周波数が１０〜２００ＭＨｚ（ビットレート換算では、最大４００Ｍｂｐｓ）の場合に、上記ノイズ抑圧や特性改善の効果が得られやすい。また、アドレス駆動周波数が１０〜１００ＭＨｚ（ビットレート換算では、最大２００Ｍｂｐｓ）の場合に、上記ノイズ抑圧や特性改善の効果が得られやすい。したがって、本技術は、ＤＤＲ−ＳＤＲＡＭ等の高速データ転送を行うデバイスへの適用が望ましい。

＜３．第３の実施の形態＞
［回路ブロック］
本実施形態では、上記第１または第２の実施形態の具体的なデバイスへの適用と、具体的な信号線間の配置、特に重なり具合の要件等をより詳細に規定する。

図５に、２つのＤＤＲ−ＳＤＲＡＭ（以下、単にＤＤＲメモリと呼ぶ）が、コントローラ等の制御ＩＣとともに１つのメモリインターポーザ基板に集約されるメモリモジュールの回路ブロック図を示す。
図５に図解するメモリモジュール３は、第１のＤＤＲメモリ３１と、第２のＤＤＲメモリ３２と、メモリコントローラ３３と、他のＩＣ３４を有して構成される。
メモリコントローラ３３からは、第１のＤＤＲメモリ３１と第２のＤＤＲメモリ３２のそれぞれに対して、クロック信号（ＣＬＫ）、データ信号（ＤＱ）、データストローブ信号（ＤＱＳ）、アドレス信号（ＡＤＤＲ）およびコマンド（ＣＭＤ）が出力される。また、メモリコントローラ３３から他のＩＣ３４に、クロック信号（ＣＬＫ）、データ信号（ＤＱ）あるいはデータストローブ信号（ＤＱＳ）より低速（駆動周波数が低い）低速制御信号（ＳＩＧ）が出力される。

本実施形態では、低速制御信号（ＳＩＧ）を入力する他のＩＣ３４を省略してもよい。他のＩＣ３４が省略される場合は、図１に示す第１の実施形態に関わる積層配線基板の構造を採用でき、図５のように他のＩＣ３４を有する場合は図３に示す第２の実施形態に関わる積層配線基板の構造を採用できる。

［高速信号配線の重ね合わせルール］
次に、図５に示す各種信号線を例として、具体的な信号線間の重ね合わせのルールを説明する。
図５に示すクロック信号（ＣＬＫ）、アドレス信号（ＡＤＤＲ）、コマンド（ＣＭＤ）が、図３に示す最上層の第２信号配線層Ｌ１に割り当てられている。また、図５に示すデータ信号（ＤＱ）とデータストローブ信号（ＤＱＳ）が、図３に示す上から２番目の第１信号配線層Ｌ２に割り当てられている。

図６〜図１０に、重なりを防止し、または極力重ならないようにする信号線同士の組み合わせ例を示す。これらの図は、上下層で平行配置される箇所のみ模式的に配線の位置関係を示すものである。図５から分かるように、メモリコントローラ３３からの出力側と、第１のＤＤＲメモリ３１および第２のＤＤＲメモリ３２への入力側で多くの信号線を平行ラインとして配置すると配線距離が最短にできる。このため、配線の平行ラインとしての配置箇所で信号線間の容量的、誘導的結合を極力抑制することが、全体の特性低下防止に有効である。

図６に、第２信号配線層Ｌ１にクロック信号（ＣＬＫ）線Ｓ１１が配置され、第１信号配線層Ｌ２にデータ信号（ＤＱ）線Ｓ２１が配置され、それらが上下層で結合しやすい配線箇所を示す。
第１信号配線層Ｌ２に複数のデータ信号（ＤＱ）線Ｓ２１が、離間距離ｄ２をおいて一定間隔で配置されている。また、上記データ信号（ＤＱ）線Ｓ２１の離間部分と、厚さｔ１の絶縁層を介して対向するように第２信号配線層Ｌ１のクロック信号（ＣＬＫ）線Ｓ１１が配置されている。クロック信号（ＣＬＫ）線Ｓ１１がデータ信号（ＤＱ）線Ｓ２１と重ならないという上記信号線配置の要件を満たすためには、クロック信号（ＣＬＫ）線Ｓ１１の配線幅を、上記離間距離ｄ２以下とすることが望ましい。
本開示技術（第１〜第３の実施形態）では、上記信号線配置の要件は必須であるが、上記信号線幅の要件は必須でない。
上記信号線配置の要件を満たし、かつ、上記信号線幅の要件も満たすと、さらに望ましい。この望ましい形態においては、相対的に太いクロック信号（ＣＬＫ）線Ｓ１１の線幅以上の距離で、相対的に細いデータ信号（ＤＱ）線Ｓ２１同士を離す必要がある。よって、データ信号（ＤＱ）線Ｓ２１は、そのライン幅（配線幅）に比べて、スペース幅（離間幅）が十分に大きなものとなる。
なお、極力高密度配置する際に、設計上では重ならなくても、製造バラツキ等で一部が重なることは許容される。本発明で「配線が重ならない」とは、そのような製造バラツキによる僅かな重なりは許容されることを含む意味である。

以上のようにして、データ信号（ＤＱ）線Ｓ２１の離間距離ｄ２と配線幅、クロック信号（ＣＬＫ）線Ｓ１１の離間距離ｄ１と配線幅が決められる。また、下層側のデータ信号（ＤＱ）線Ｓ２１は直ぐ下のグランド層Ｌ３と強く結合するが、距離が遠いクロック信号（ＣＬＫ）線Ｓ１１とグランド層Ｌ３との結合の制御が重要となる。そのため、配線層を埋め込む必要がない上層側の絶縁層の厚さｔ１が適切に設定される。
なお、特性に余裕があれば、その限度で一部を意図的に重ねてもよい。以下、少なくとも、クロック信号（ＣＬＫ）とデータ信号（ＤＱ）は重ならないことを前提とする。

図７に、第２信号配線層Ｌ１にクロック信号（ＣＬＫ）線Ｓ１１が配置され、第１信号配線層Ｌ２にデータストローブ信号（ＤＱＳ）線Ｓ２２が配置され、それらが上下層で結合しやすい配線箇所を示す。
第１信号配線層Ｌ２に複数のデータストローブ信号（ＤＱＳ）線Ｓ２２が、離間距離ｄ２をおいて一定間隔で配置されている。これに対し、第２信号配線層Ｌ１のクロック信号（ＣＬＫ）線Ｓ１１が、望ましくは、上記離間距離ｄ２以下の配線幅を有する。これに加え、上記データストローブ信号（ＤＱＳ）線Ｓ２２の離間部分と、厚さｔ１の絶縁層を介して対向するように第２信号配線層Ｌ１のクロック信号（ＣＬＫ）線Ｓ１１が配置されている。これにより、望ましくは、クロック信号（ＣＬＫ）とデータストローブ信号（ＤＱＳ）の両配線が重ならないようになっている。但し、図６の重なり防止が優先されるため、一部重なる場合が生じる。その場合でも、極力重ならないようにすることが必要である。

以上の要件を満たすために、データストローブ信号（ＤＱＳ）線Ｓ２２の離間距離ｄ２と配線幅、クロック信号（ＣＬＫ）線Ｓ１１の離間距離ｄ１と配線幅が決められる。また、下層側のデータストローブ信号（ＤＱＳ）の線Ｓ２２は直ぐ下のグランド層Ｌ３と強く結合するが、距離が遠いクロック信号（ＣＬＫ）線Ｓ１１とグランド層Ｌ３との結合の制御が重要となる。そのため、配線層を埋め込む必要がない上層側の絶縁層の厚さｔ１が適切に設定される。

図８に、第２信号配線層Ｌ１にアドレス信号（ＡＤＤＲ）線Ｓ１２が配置され、第１信号配線層Ｌ２にデータ信号（ＤＱ）線Ｓ２１が配置され、それらが上下層で結合しやすい配線箇所を示す。
第１信号配線層Ｌ２に複数のデータ信号（ＤＱ）線Ｓ２１が、離間距離ｄ２をおいて一定間隔で配置されている。これに対し、第２信号配線層Ｌ１のアドレス信号（ＡＤＤＲ）線Ｓ１２が、望ましくは、上記離間距離ｄ２以下の配線幅を有する。これに加え、上記データ信号（ＤＱ）線Ｓ２１の離間部分と、厚さｔ１の絶縁層を介して対向するように第２信号配線層Ｌ１のアドレス信号（ＡＤＤＲ）線Ｓ１２が配置されている。これにより、望ましくは、アドレス信号（ＡＤＤＲ）とデータ信号（ＤＱ）の両配線が重ならないようになっている。但し、図６の重なり防止が最優先され、次に図７の重なり防止が優先されるため、多くの場合、一部重なる場合が生じる。その場合でも、極力重ならないようにすることが必要である。

以上の要件を満たすために、データ信号（ＤＱ）線Ｓ２１の離間距離ｄ２と配線幅、アドレス信号（ＡＤＤＲ）線Ｓ１２の離間距離ｄ１と配線幅が決められる。また、下層側のデータ信号（ＤＱ）線Ｓ２１は直ぐ下のグランド層Ｌ３と強く結合するが、距離が遠いアドレス信号（ＡＤＤＲ）線Ｓ１２とグランド層Ｌ３との結合の制御が重要となる。そのため、配線層を埋め込む必要がない上層側の絶縁層の厚さｔ１が適切に設定される。但し、アドレス信号（ＡＤＤＲ）は高速信号でないため、図６が第１優先、図７が第２優先で、この厚さｔ１が決められる。

図９に、第２信号配線層Ｌ１にアドレス信号（ＡＤＤＲ）線Ｓ１２が配置され、第１信号配線層Ｌ２にデータストローブ信号（ＤＱＳ）線Ｓ２２が配置され、それらが上下層で結合しやすい配線箇所を示す。
第１信号配線層Ｌ２に複数のデータストローブ信号（ＤＱＳ）線Ｓ２２が、離間距離ｄ２をおいて一定間隔で配置されている。これに対し、第２信号配線層Ｌ１のアドレス信号（ＡＤＤＲ）線Ｓ１２が、望ましくは、上記離間距離ｄ２以下の配線幅を有する。これに加え、上記データストローブ信号（ＤＱＳ）線Ｓ２２の離間部分と、厚さｔ１の絶縁層を介して対向するように第２信号配線層Ｌ１のアドレス信号（ＡＤＤＲ）線Ｓ１２が配置されている。これにより、望ましくは、アドレス信号（ＡＤＤＲ）とデータ信号（ＤＱ）の両配線が重ならないようになっている。但し、図６の重なり防止が最優先され、次に図７の重なり防止が優先され、さらにその次に図８の重なり防止が優先されるため、多くの場合、一部重なる場合が生じる。その場合でも、極力重ならないようにすることが必要である。

以上の要件を満たすために、データストローブ信号（ＤＱＳ）線Ｓ２２の離間距離ｄ２と配線幅、アドレス信号（ＡＤＤＲ）線Ｓ１２の離間距離ｄ１と配線幅が決められる。また、下層側のデータストローブ信号（ＤＱＳ）線Ｓ２２は直ぐ下のグランド層Ｌ３と強く結合するが、距離が遠いアドレス信号（ＡＤＤＲ）線Ｓ１２とグランド層Ｌ３との結合の制御が重要となる。そのため、配線層を埋め込む必要がない上層側の絶縁層の厚さｔ１が適切に設定される。但し、アドレス信号（ＡＤＤＲ）は高速信号でないため、図６が第１優先、図７が第２優先、図８が第３優先で、この厚さｔ１が決められる。

図１０に、第２信号配線層Ｌ１にコマンド（ＣＭＤ）線Ｓ１３が配置され、第１信号配線層Ｌ２にデータ信号（ＤＱ）線Ｓ２１が配置され、それらが上下層で結合しやすい配線箇所を示す。
第１信号配線層Ｌ２に複数のデータ信号（ＤＱ）線Ｓ２１が、離間距離ｄ２をおいて一定間隔で配置されている。これに対し、第２信号配線層Ｌ１のコマンド（ＣＭＤ）線Ｓ１３が、望ましくは、上記離間距離ｄ２以下の配線幅を有する。これに加え、上記データ信号（ＤＱ）線Ｓ２１の離間部分と、厚さｔ１の絶縁層を介して対向するように第２信号配線層Ｌ１のコマンド（ＣＭＤ）線Ｓ１３が配置されている。これにより、望ましくは、アドレス信号（ＡＤＤＲ）とデータ信号（ＤＱ）の両配線が重ならないようになっている。但し、図６の重なり防止が最優先され、次に図７の重なり防止が優先され、さらにその次に図８の重なり防止が優先され、さらにその次に図９の重なり防止が優先されるため、多くの場合、一部重なる場合が生じる。その場合でも、極力重ならないようにすることが必要である。

以上の要件を満たすために、データ信号（ＤＱ）線Ｓ２１の離間距離ｄ２と配線幅、コマンド（ＣＭＤ）線Ｓ１３の離間距離ｄ１と配線幅が決められる。また、下層側のデータ信号（ＤＱ）線Ｓ２１は直ぐ下のグランド層Ｌ３と強く結合するが、距離が遠いコマンド（ＣＭＤ）線Ｓ１３とグランド層Ｌ３との結合の制御が重要となる。そのため、配線層を埋め込む必要がない上層側の絶縁層の厚さｔ１が適切に設定される。但し、アドレス信号（ＡＤＤＲ）は高速信号でないため、図６が第１優先、図７が第２優先、図８が第３優先、図９が第４優先で、この厚さｔ１が決められる。

以上のように、本実施形態では、上記第２の実施形態の具体例を示した。
そして、具体的配線名と重なり具合を極力小さくする最良の優先順位を規定した。

つぎに、積層方向における配線同士の距離の望ましい範囲について述べる。
その説明の前に、まず、配線同士の距離を「層間厚」と定義する。例えば図６において、第１信号配線層Ｌ２の厚さとデータ信号（ＤＱ）線Ｓ２１の厚さとを等しくすることが可能であり、その場合、絶縁層の厚さｔ１が「層間厚」となる。一方、図６に示すように、データ信号（ＤＱ）線Ｓ２１と厚さｔ１の絶縁層との間に薄い絶縁層（厚さ；α）が介在する場合は、（ｔ１＋α）が層間厚となる。この定義は、信号線名を適宜置き換えて、他の図７〜図１０においても同様に適用される。
図６〜図１０において、グランド層Ｌ３と第１信号配線層Ｌ２との間に不図示の絶縁層が介在する。グランド層Ｌ３と第１信号配線層Ｌ２間の「層間厚」も、同様に、薄い絶縁層がさらに介在するか否かにかかわらず、グランド層Ｌ３の導電層表面から信号線（例えば、図６ではデータ信号（ＤＱ）線Ｓ２１）の下面までの距離をいう。

積層方向における配線同士の距離は、クロック信号またはデータ信号の駆動周波数（以下、データ駆動周波数）次第で、その望ましい範囲が変わってくる。これに加えて、積層方向における配線同士の距離について、特に図８，図９の場合は、アドレスの駆動周波数次第で、その望ましい範囲が変わってくる。
ここで、データ駆動周波数を、１０〜２００ＭＨｚ（ビットレート換算では、最大４００Ｍｂｐｓ）とする。また、アドレス駆動周波数を、１０〜１００ＭＨｚ（ビットレート換算では、最大２００Ｍｂｐｓ）とする。

これらの周波数の条件下で、グランド層Ｌ３の接地電位で保持される導電層最上面から第１信号配線層Ｌ２におけるデータ信号（ＤＱ）線Ｓ２１またはデータストローブ信号（ＤＱＳ）の下面までの距離は、６５〜１００μｍが望ましい。言い換えると、グランド層Ｌ３から第１信号配線層Ｌ２までの層間厚は、６５〜１００μｍが望ましい。
また、上記周波数の条件下で、グランド層Ｌ３の接地電位で保持される導電層最上面から第２信号配線層Ｌ１におけるクロック信号（ＣＬＫ）線、アドレス信号（ＡＤＤＲ）線またはコマンド（ＣＭＤ）線の下面までの距離は、１５０〜１９０μｍが望ましい。この場合の距離は、上記グランド層Ｌ３から第１信号配線層Ｌ２までの層間厚および第１信号配線層Ｌ２の配線厚に依存する。上記範囲の下限（１５０μｍ）は、グランド層Ｌ３から第１信号配線層Ｌ２までの層間厚と、第１および第２信号配線層Ｌ２，Ｌ１間の層間厚をそれぞれ６５μｍとし、第１信号配線層Ｌ２の配線厚を２０μｍとした場合に相当する。上記範囲の上限（１９０μｍ）は、各層間厚を６５μｍより大きくし、また、第１信号配線層Ｌ２の配線厚を２０μｍより大きくすることで得られる。

つぎに、図６〜図１０が適用される優先順位について述べる。
上記説明では、図６が第１優先、図７が第２優先であることは必須であるが、図８と図９は優先度が逆でもよい。図１０は優先度が最も低い。
また、以上は、ＤＤＲ−ＳＤＲＡＭを例とする優先度の決め方であるが、最も駆動周波数が高い信号線、例えばクロック信号（ＣＬＫ）に対する重なり具合を極力防止する配線は、駆動周波数が高くジッター変動を起こしやすい配線が優先される。このとき駆動周波数が同じ配線があれば、最終的に出力されるデータ線が優先されてデータ信号の品位を高く保つ。

以上は、単一のグランド層に対し、２つの信号配線層が配置されるマイクロストリップ構造で説明したが、図１において第２信号配線層Ｌ１の上面側、つまり第１信号配線層Ｌ２と反対の側に、もう１層、グランド層Ｌ０を追加し、２つの信号配線層をグランド層Ｌ０とＬ３で挟むようにした、ストリップ構造への変更も可能である。この場合、例えばグランド層Ｌ０の上層側、または、電源層Ｌ４の下層側に、絶縁層を介して素子の実装配線層を設けるとよい。
同様に、図３においては、第２信号配線層Ｌ１の上面側、つまり第１信号配線層Ｌ２と反対の側に、もう１層、グランド層Ｌ０を追加してストリップ構造としてもよい。なお、第３信号配線層Ｌ６側は、図３のままでもよいし、第３信号配線層Ｌ６の下層側に、絶縁層を介して、さらにグランド層Ｌ７を追加してもよい。

本実施形態によれば、このような基準で配線の重なりを極力抑えながら、配線の高密度実装を行うため、必要最小限の基板面積に少ない層数で高速信号線を含む配線の割り当てが可能となる。
これにより、ＤＤＲメモリーインターフェイス基板など高速ＩＦＬＳＩモジュールにおいて、複数の高速ＩＣの同時駆動による同時スイッチングノイズ（ＳＳＯ）が電源やグランドに重畳され、それらのコモン層を介して高速信号にジッターが生じることを防止し、あるいは高速信号線間のクロストークが抑制できる。
また、基板層数を削減してコスト圧縮を図ることができる。さらに、配線密度向上により基板サイズを削減してコスト圧縮を図ることができる。

１，２…実施形態に関わる積層配線基板、１Ａ，２Ａ…比較例に関わる積層配線基板、Ｌ１…第２信号配線層、Ｌ２…第１信号配線層、Ｌ３…グランド層、Ｌ４…電源層、Ｌ５…第２グランド層、Ｌ６…第３信号配線層、３…メモリモジュール、３１…第１のＤＤＲメモリ、３２…第２のＤＤＲメモリ、３３…メモリコントローラ、３４…他のＩＣ、ＣＬＫ…クロック信号、ＤＱ…データ信号、ＤＱＳ…データストローブ信号、ＡＤＤＲ…アドレス信号、ＣＭＤ…コマンド、ＳＩＧ…低速制御信号

Claims (8)

1. 複数の配線層が層間に絶縁層を介在させて積層され、
   前記複数の配線層は、積層方向の一方側から他方側に向かって順に、電源電圧が供給される電源層、接地電位が供給されるグランド層、第１信号配線層、第２信号配線層の４層を層間に絶縁層を介して配置させた４層配線部を有し、
   前記第１信号配線層と前記第２信号配線層は、一方の信号配線層にデータ信号配線を含み、他方の信号配線層にクロック信号配線を含み、
   前記データ信号配線と前記クロック信号配線は、少なくとも両方の配線が平行なラインとして配置された箇所において、前記積層方向からみて重ならないように配置されている
   積層配線基板。
2. 前記グランド層から相対的に遠い前記第２信号配線層の信号配線幅が、前記グランド層から相対的に近い前記第１信号配線層の信号配線幅より大きい
   請求項１に記載の積層配線基板。
3. 前記電源層の前記グランド層と反対側に、電源層から近い側から順に、絶縁層、第２グランド層、絶縁層および第３信号配線層が配置されている
   請求項２に記載の積層配線基板。
4. 前記第３信号配線層の信号配線幅が、前記第１信号配線層の信号配線幅より大きい
   請求項３に記載の積層配線基板。
5. 当該積層配線基板は、前記第２信号配線層の表面に１つ以上のメモリ、および、メモリコントローラの合計２つ以上の集積回路が実装されたメモリーインターフェイス基板である、
   請求項１または２に記載の積層配線基板。
6. 当該積層配線基板は、前記第２信号配線層の表面に１つ以上のメモリ、メモリコントローラ、他の回路の合計３つ以上の集積回路が実装されたメモリーインターフェイス基板であり、
   前記第３信号配線層は、前記他の回路の信号配線を含む
   請求項３または４に記載の積層配線基板。
7. 前記メモリの集積回路は、２倍速データ転送シンクロナスＤＲＡＭ（ＤＤＲ−ＳＤＲＡＭ）であり、
   前記第１信号配線層に、前記ＤＤＲ−ＳＤＲＡＭのデータ信号およびデータストローブ信号の各配線を含み、
   前記第２信号配線層に、前記ＤＤＲ−ＳＤＲＡＭのクロック信号、アドレス信号）およびコマンドの各配線を含み、
   前記データ信号、前記データストローブ信号の少なくとも一方の配線と前記クロック信号の配線とは、配線が平行な箇所で前記積層方向からみて重ならない
   請求項５または６に記載の積層配線基板。
8. 前記データ信号および前記データストローブ信号の少なくとも一方の配線と前記クロック信号の配線との第１配線ペア、前記データ信号の配線とコマンドの配線との第２配線ペアは、各ペア内の２つの配線の幅の少なくとも一部が、配線が平行な箇所で前記積層方向からみて重なることが許容され、
   前記第２配線ペアでの配線の重なり具合が、前記第１配線ペアでの配線の重なり具合より大きい
   請求項７に記載の積層配線基板。

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