JP2006237385A - 半導体装置 - Google Patents

Abstract

【課題】 実装基板に複数の半導体デバイスを搭載した半導体装置において配線インピーダンスを下げ、短配線化する。
【解決手段】 実装基板（２）に、クロック信号に同期動作される複数個の半導体メモリデバイス(４，５)と、前記半導体メモリデバイスをアクセス制御する半導体データ処理デバイス（３）とを有する。データ及びデータストローブ系統の配線（ＲＴｄｑ／ｄｑｓ）がコマンド・アドレス系統の配線（ＲＴｃｍｄ／ａｄｄ）よりも短くなるように、半導体データ処理デバイスのメモリアクセス端子に対す半導体メモリデバイスのデータ系端子の配置が決定されている。データ及びデータストローブ系統の配線（ＲＴｄｑ／ｄｑｓ）は半導体メモリデバイスの間の領域を利用して敷設される。コマンド・アドレス系統の配線（ＲＴｃｍｄ／ａｄｄ）は実装基板の側方を迂回する。
【選択図】 図２

Description

本発明は、実装基板に複数の半導体デバイスが実装されてパッケージングされた半導体装置に関し、例えばＪＥＤＥＣ標準（ＪＥＤＥＣ ＳＴＡＮＤＡＲＤ：ＪＥＳＤ７９）に準拠したダブルデータレート（ＤＤＲ）のシンクロナスＤＲＡＭ（ＳＤＲＡＭ）チップとマイクロコンピュータチップを搭載したマルチチップモジュール若しくはＳＩＰ（System In Package）としての半導体装置に適用して有効な技術に関する。

ＳＤＲＡＭの複数ビットの外部データ端子はデータ入出力タイミングがクロック信号に同期され、マイクロコンピュータは前記ＳＤＲＡＭから出力される前記クロック信号（データストローブ信号：ＤＱＳ）に同期して前記ＳＤＲＡＭから出力されるデータを取り込む。ＳＤＲＡＭのデータ入出力レートはシングルデータレートと、その倍のダブルデータレートがある。シングルデータレートはデータストローブ信号の周期単位でデータを入出力するのに対し、ダブルデータレートではデータストローブ信号の立ち上がりと立下りの各々に同期してデータを入出力する。したがって、シングルデータレートに対してダブルデータレートではタイミングマージンが減少する。このため、特に、転送レートが倍となるデータ入出力用のデータ端子（ＤＱ）及びデータストローブ信号入出力用のデータストローブ端子（ＤＱＳ）に接続するモジュール内配線に対してシグナルインテグリティー（ＳＩ：signal integrity）の向上を図ることが誤動作防止に必要である。

前記シグナルインテグリティーの向上に着目したものではないが、特許文献１には一つの実装基板にマイクロプロセッサとＤＤＲ−ＳＤＲＡＭを搭載した半導体装置について記載がある。

特開２００３−２０４０３０号公報

本発明者はパッケージサイズが小型化された半導体装置におけるシグナルインテグリティーの向上について検討した。信号品質を高めるには、通常、配線インピーダンスとドライバの出力インピーダンスを合わせることによって反射波を低減し（送端終端）、あるいは、配線インピーダンスに合った抵抗をレシーバ側に接続して反射波を低減（受端終端）する方法を採用することができる。配線のインピーダンスはドライバの出力インピーダンスに比べて低いので、一般的にはドライバ近傍に抵抗（シリーズ抵抗）を付加して送端終端を行うことでインピーダンスマッチングをはかり、反射波を低減することが可能である。

しかしながら、ＳＩＰのようなマルチチップモジュール形態の半導体装置では内蔵半導体デバイスの実装面積が小さいことから、送端終端用の前記シリーズ抵抗を併せて実装基板上に配置することは困難である。一方、受端終端するには、ＤＤＲインタフェースでは、終端電位として１／２Ｖｃｃｑ（Ｖｃｃｑは、ＤＤＲインタフェース電源電圧）を用いることが標準とされている。そのためには、比較的大きな電流供給能力を有する終端電源生成用のレギュレータ、インダクタ、コンデンサをマザーボードに実装することが必要である。それらの部品サイズは大きく、システム全体のサイズ拡大につながる。さらに、それら回路にはＤＣ電流も流れ続けるので、消費電流及び発熱が増大する。これらにより、ＤＤＲ−ＳＤＲＡＭなどの半導体デバイスを搭載するＳＩＰ形態の半導体装置における信号品質を高めるのに、内蔵デバイスの信号配線に対する送端終端及び受端終端の処理を避けることの有用性が本発明者によって明らかにされた。

本発明の目的は、実装基板に複数の半導体デバイスを搭載した半導体装置における信号品質を向上させることにある。

本発明の別の目的は、実装基板に複数の半導体デバイスを搭載した半導体装置において配線インピーダンスを下げ、かつ、短配線化することにある。

本発明の更に別の目的は、実装基板に複数の半導体デバイスを搭載した半導体装置において送端終端のための抵抗の搭載と受端終端のための終端電位の印加との双方を避けて信号品質を向上させることができる半導体装置を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

〔１〕《半導体データ処理デバイスに対する半導体メモリデバイスのデータ系統用端子の配列》
本発明の代表的な一つの半導体装置（１）は、半導体実装基板（２）の一方の面に搭載された複数の半導体デバイス（３〜５）を有する。前記実装基板は、他方の面に形成された複数の基板端子(１２)と、前記基板端子を前記半導体デバイスに接続するための配線層（Ｌ１〜Ｌ６）とを有する。前記半導体デバイスは前記実装基板の配線層に接続される複数のデバイス端子(１０，１１)を有する。前記複数の半導体デバイスとして、クロック信号に同期動作される複数個の半導体メモリデバイス(４，５)と、前記複数個の半導体メモリデバイスをアクセス制御する半導体データ処理デバイス（３）とを有する。前記半導体メモリデバイスは、前記デバイス端子(１１)としてデータ入出力端子（ＤＱ０〜ＤＱ１５）、データストローブ端子(ＵＤＱＳ,ＬＤＱＳ)、アドレス入力端子（Ａ０〜Ａ１３）、及びクロック入力端子（ＣＫ，／ＣＫ）を有する。前記実装基板上において前記半導体メモリデバイスは、前記データ入出力端子及び前記データストローブ端子の方が前記アドレス入力端子よりも前記半導体データ処理デバイス寄りとなるように配置されている。上記により、前記半導体メモリデバイスのデータ入出力端子及び前記データストローブ端子を半導体データ処理デバイスの対応デバイス端子に接続する配線（３０〜３３）を短配線化し、信号品質が向上する。

本発明の代表的な一つの具体的な形態として、前記半導体メモリデバイスはＪＥＤＥＣ標準の端子配列を有するパッケージにダブルデータレートのシンクロナスＤＲＡＭチップが収納された構造を有し、前記半導体データ処理デバイスはチップサイズパッケージにマイクロコンピュータチップが収納された構造を有する。ダブルデータレートのシンクロナスＤＲＡＭチップはシングルデータレートに比べてデータ系のタイミングマージンが厳しいので、信号品質の向上は誤動作防止に必須である。ベアチップではなくＪＥＤＥＣ標準に準拠した端子配列を有するパッケージの半導体メモリデバイスを採用するので、半導体製造メーカによってベアチップの端子配列が異なるような半導体メモリデバイスの何れを採用してもその端子配列の点では実装基板上の配線レイアウト等をその都度修正することを要しない。一般に半導体データ処理デバイスはカスタムメイドであるのに対して半導体メモリデバイスは汎用品であることが多くその供給メーカは多数に及ぶからである。

〔２〕《半導体メモリデバイスに対するデータ系配線の配置》
本発明の代表的な一つの具体的な形態として、前記実装基板の配線層は、実装された複数個の半導体メモリデバイスの間の領域を利用して形成したストローブ信号配線(３２，３３)を有する。前記ストローブ信号配線は前記複数の半導体メモリデバイスのデータストローブ端子を前記半導体データ処理デバイスの対応端子に接続するための配線である。実装された複数個の半導体メモリデバイスの間にストローブ信号配線を集中的に配置することによって、ストローブ信号配線を他の信号配線から分離し易くなるので、その他の信号とのクロストークの低減が容易になる。この点において信号品質が向上する。

本発明の代表的な別の一つの具体的な形態として、データストローブ信号配線はデータ信号配線(３０，３１)からに分離されている。データ信号配線は前記複数の半導体メモリデバイスのデータ入出力端子を前記半導体データ処理デバイスの対応端子に接続するための信号配線である。データストローブ信号はデータの取り込みタイミングなどを規定するタイミング信号であるから、データ信号配線とデータストローブ信号配線を分離することにより、データ変化によってデータストローブ信号波形が歪むことを容易に抑制することが可能になる。例えばＤＤＲ−ＳＤＲＡＭにおいて、半導体データ処理デバイスはデータストローブ信号を立ち上がり変化させてから複数ビットの書き込みデータを出力しても、前記データストローブ信号はデータ信号との間でもクロストークノイズやカップリングノイズの影響を受け難くなる。この点において信号品質が向上する。

〔３〕《半導体メモリデバイスに対するクロック配線の配置》
本発明の代表的な別の一つの具体的な形態として、前記実装基板の配線層は、実装された複数個の半導体メモリデバイスの間の領域を利用して形成したクロック信号配線(３４)を有する。前記クロック信号配線は、前記複数の半導体メモリデバイスのクロック端子を前記半導体データ処理デバイスの対応端子に接続するための配線である。そして前記クロック信号配線は前記半導体データ処理デバイスを基点に途中に分岐(３５，３６)を有して各々の半導体メモリデバイスに至る等長化経路を形成する。実装された複数個の半導体メモリデバイスの間にクロック信号配線を集中的に配置することによって、クロック信号配線を他の信号配線から分離し易くなるので、その他の信号とのクロストークの低減が容易になる。更に、クロック信号配線の両側に半導体メモリデバイスが位置することになるから、半導体メモリデバイスの同期動作に用いるクロック配線の等長化が容易になる。この点においても信号品質が向上する。

更に具体的な形態として、前記クロック信号配線は前記データ信号配線及びストローブ信号配線と分離して配置されている。前記データ信号配線及びストローブ信号配線との間のクロストークノイズやカップリングノイズの影響も低減することができる。

更に具体的な形態として、前記クロック信号配線(ＣＫＬ)は差動対によって構成される。同相ノイズのキャンセル作用によって対ノイズ性が向上する。

更に具体的な形態として、前記基板端子(１２)として前記クロック信号配線の分岐点に接続する差動終端抵抗接(３７)の続用の一対の基板端子(１２Ａ,１２Ｂ)を有する。差動クロックに対してはその他の信号以上に信号品質を要求されるのが常であり、これを考慮して差動クロックのクロック配線に対しては終端処理を採用する。

このとき、前記差動終端抵抗接続用の一対の基板端子は隣接配置するのがよい。差動終端用のクロック配線経路に対する等長化、短配線化も容易になる。

〔４〕《多層配線基板における主な信号配線の割り振り》
更に具体的な形態として、前記実装基板はコア層（８）とその表裏に形成されたビルドアップ層(９，１６)とを有し、前記コア層はその表裏に電源プレーンの形成層（Ｌ４）とグランドプレーンの形成層（Ｌ３）を有する。前記コア層に対して前記半導体デバイスが実装される側のビルドアップ層の配線層(Ｌ１，Ｌ２)を用いて前記半導体メモリデバイスと半導体データ処理デバイスとを接続する主な信号配線が形成される。前記コア層に対して前記基板端子が形成される側のビルドアップ層の配線層（Ｌ５，Ｌ６）を用いて前記分岐点を前記差動終端抵抗接続用の基板端子に接続する信号配線が形成される。半導体メモリデバイスと半導体データ処理デバイスとを接続する信号配線の引き回し長さが短くなる。これは配線インピーダンスを下げ、短配線化に資する。

〔５〕《マザーボードの電源プレーン構造を考慮した電源端子の配置》
本発明の代表的な一つの具体的な形態として、前記基板端子として、前記半導体データ処理デバイスにコア回路用電源を供給するコア用電源端子（１２ｃｏｒ）と、前記半導体データ処理デバイスに外部インタフェース用電源を供給するインタフェース用電源端子（１２ｉｏ）と、前記半導体データ処理デバイス及び前記半導体メモリデバイスにメモリ電源を供給するメモリ電源端子（１２ｄｄｒ）と、グランド端子（１２ｇｎｄ）とを有する。前記コア用電源端子は前記半導体データ処理デバイス寄りに配置される。前記メモリ電源端子は前記半導体メモリデバイス寄りに配置される。前記インタフェース用電源端子は信号端子及びグランド端子と共に実装基板の周囲に分散配置される。

前記信号端子は多数故に分散配置せざるを得ないが、信号経路の寄生インダクタンスを小さくするという点より前記インタフェース用電源端子は信号端子及びグランド端子と共に配置されるのがよい。このとき、前記コア用電源端子を前記半導体データ処理デバイス寄りに配置し、前記メモリ電源端子を前記半導体メモリデバイス寄りに配置すれば、基板端子が複数列周回配置されたボールグリッドアレイ様であっても、半導体装置を実装するマザーボードにおいてインタフェース用電源プレーンを最低限２分割して、コア用電源プレーンとメモリ用電源プレーンとを取り囲むように形成できる。マザーボードにおいてコア用電源プレーンとメモリ用電源プレーンの各々への電源引き出しは、分割したインタフェース用電源プレーンの間の領域を用いればよい。

〔６〕《半導体メモリデバイスと半導体データ処理デバイスにおけるメモリ電源端子の個別化》
更に具体的な形態として、前記メモリ電源端子として、前記半導体メモリデバイスのメモリ動作に用いる第１のメモリ電源を前記半導体メモリデバイスに供給する第１のメモリ電源端子（１２ｄｄｒ＿ｒａｍ）と、前記半導体メモリデバイスに対するインタフェース制御に用いる第２のメモリ電源を前記半導体データ処理デバイスに供給する第２のメモリ電源端子（１２ｄｄｒ＿ｍｃｕ）とを別々に設けてもよい。半導体装置をマザーボードに搭載する前に半導体メモリデバイスを半導体データ処理デバイスとは単独にテストできるように考慮すると、メモリ電源を分けるのが確実だからである。要するに、半導体メモリデバイスを単独テストするとき、半導体データ処理デバイスをスタンバイ状態若しくは動作不可能な状態にしても当該メモリインタフェース回路部分の出力が高出力インピーダンス状にされない構成を考慮したものである。

マザーボードに実装された状態では第１のメモリ電源端子と第２のメモリ電源端子はマザーボード上で共通の電源配線若しくは電源プレーンに接続される。

更に具体的な形態として、前記実装基板は、前記第１のメモリ電源端子に接続する第１のメモリ電源プレーン(７３)と、前記第２のメモリ電源端子に接続する第２のメモリ電源プレーン(７０)とを別々に有する。前記第１のメモリ電源プレーンと前記第２のメモリ電源プレーンとは相互に別層の配線層（Ｌ５，Ｌ４）に形成され、実装基板の隣接層で重なる配置を有する。第１のメモリ電源端子と第２のメモリ電源端子が分離されているとき、半導体データ処理デバイスと半導体メモリデバイスとの間で信号が充放電されると、その充放電電流のうち電源配線に流れる帰還電流の経路は半導体装置上において第１のメモリ電源端子と第２のメモリ電源端子とによって分断され、マザーボード上の電源配線若しくは電源プレーンを介して帰還されなければならないから、電源系のインピーダンス増加を招くことになる。これを極力抑制する手段の一つが、前記第１のメモリ電源端子に接続する第１のメモリ電源プレーンと、前記第２のメモリ電源端子に接続する第２のメモリ電源プレーンとを別々に形成して重ねることである。半導体データ処理デバイスと半導体メモリデバイス間での信号入出力に伴って第１のメモリ電源プレーンに流れる電流と第２のメモリ電源プレーンに流れる電流の向きは逆に成るから、双方の電源プレーンをカップリングさせることによって電源系の実効インダクタンスを減らすことができる。

更に具体的な形態として、前記第１のメモリ電源端子と第２のメモリ電源端子を相互に隣接配置するのが望ましい。これにより、第１のメモリ電源端子と第２のメモリ電源端子を結ぶマザーボード上での電源系経路を短くすることができ、この点においても電源系のインダクタンスを低減することができる。

更に具体的な形態として、前記第２のメモリ電源プレーンは、前記半導体メモリデバイスのデータ入出力端子、データストローブ端子及びクロック入力端子と前記半導体処理デバイスのそれら端子に対応するデバイス端子とを接続するための信号配線（３０〜３４）に、実装基板の表裏方向で重なる配置を有する。これにより、半導体データ処理デバイスのメモリ制御に要する信号線と、メモリ制御に要する回路の電源プレーンとがカップリングされることになり、第２のメモリ電源プレーンにおける実効インダクタンスを低減することができる。特にＤＤＲ−ＳＤＲＡＭの場合にはデータやストローブ信号の動作周波数が高いので実効インダクタンスの低減は重要である。

更に具体的な形態として、前記実装基板はコア層とその表裏に形成されたビルドアップ層とを有し、前記コア層に対して前記半導体デバイスが実装される側のビルドアップ層の配線層（Ｌ２，Ｌ１）を用いて前記半導体メモリデバイスと半導体データ処理デバイスとを接続する信号配線が形成される。前記コア層はその表裏方向に別層で電源プレーンとグランドプレーンを有する。前記第２の電源プレーンは前記コア層の電源プレーンの形成層Ｌ４の一部に形成されている。第１の電源プレーンは電源プレーン形成層の表裏方向隣のビルドアップ層の配線層(Ｌ５)を用いて形成される。半導体データ処理デバイスのメモリ制御に要する信号線と、メモリ制御に要する回路の電源プレーンとを十分にカップリングさせることが可能になる。

〔７〕《参照電位の信号品質向上》
本発明の更に具体的な形態では、前記基板端子として、前記半導体メモリデバイスに参照電位を供給するための第１の参照電位端子（１２ｖｒｅｆ１，１２ｖｒｅｆ２）と、前記半導体データ処理デバイスに参照電位を供給するための第２の参照電位端子（１２ｖｒｅｆ）とを別々に有する。前記実装基板は前記メモリ電源端子に接続するメモリ電源プレーン(７０)を有し、前記第１の参照電位端子及び第２の参照電位端子は、前記メモリ電源プレーンに実装基板の表裏方向で重なる配置を有する。第１の参照電位端子と第２の参照電位端子を個別化することにより半導体装置内部における参照電位配線の引き回しを短くすることができる。また、ＤＤＲ−ＳＤＲＡＭの仕様では前記第１の参照電位及び第２の参照電位は前記メモリ電源の半分のレベルであることが規定されている。したがって、前記第１の参照電位端子及び第２の参照電位端子を前記メモリ電源プレーンとカップリングさせることにより双方の参照電位はメモリ電源に対してレベルが揺れ難くなる。

本発明の更に具体的な形態として、前記第１の参照電位端子及び第２の参照電位端子はメモリ電源端子（１２ｄｄｒ＿ｒａｍ，１２ｄｄｒ＿ｍｃｕ）及びグランド端子（１２ｇｎｄ）に隣接配置される。これにより、信号と電源とグランドとのカップリングを得ることができるので、参照電位の不所望な揺れの抑制に資することができる。

本発明の更に具体的な形態として、前記基板端子は複数列を同心状に周回させた配置を有し、このとき、前記第１の参照電位端子及び第２の参照電位端子は周回配置された基板端子配列の最内周に位置される。前述のインタフェース用電源端子を信号端子と共に周囲に分散し、メモリ電源端子を半導体メモリデバイス寄りに配置する構成を前提とすれば、前記信号と電源とグランドとのカップリングが得易くなる。

マザーボード上に抵抗素子と高周波ノイズをカットするコンデンサを実装し、メモリ電源を抵抗分圧して前記参照電位を形成すればよい。

〔８〕《ＰＬＬ回路又はＤＬＬ回路における電源ノイズ抑制》
本発明の更に具体的な形態として、前記半導体データ処理デバイスは、ＰＬＬ（Phase-Locked Loop）回路又はＤＬＬ（Delay-Locked Loop）回路を有すると共に、そのデバイス端子として前記ＰＬＬ回路又はＤＬＬ回路に専用の電源用デバイス端子（１０ｄｌｌｖｃｃ）とグランド用デバイス端子（１０ｄｌｌｇｎｄ）を有する。前記実装基板は基板端子として、前記ＰＬＬ回路又はＤＬＬ回路（９０）に専用の基板用電源端子（１２ｄｌｌｖｃｃ）と基板用グランド端子（１２ｄｌｌｇｎｄ）を有する。前記実装基板の表裏方向に垂直な平面内において、前記電源用デバイス端子の近傍に前記電源用基板端子が位置し、前記グランド用デバイス端子の近傍に前記グランド用基板端子が位置する。上記より、半導体装置内におけるＰＬＬ回路又はＤＬＬ回路専用の電源系配線並びにグランド系配線を最短にすることが可能になる。専用の電源端子から前記ＰＬＬ回路又はＤＬＬ回路に流れ込んだ電流はそれ専用のグランド端子に戻って来るので、上記のように電源系配線並びにグランド系配線が最短になれば、前記ＰＬＬ回路又はＤＬＬ回路に専用の電源配線とグランド配線を経由するループの面積が小さくなり、前記ＰＬＬ回路又はＤＬＬ回路に専用の電源系にはノイズが入り込み難くなる。電源ノイズによってその回路特性に影響を受け易い前記ＰＬＬ回路又はＤＬＬ回路の誤動作の虞を未然に防止することができる。

更に具体的な形態として、前記電源用基板端子と前記グランド用基板端子とを隣接させる。これにより、前記ＰＬＬ回路又はＤＬＬ回路に専用の電源配線とグランド配線の対を形成することが容易になり、クロストークノイズに対する耐性も向上する。

〔９〕《テスト用基板端子の配置》
本発明の代表的な別の一つの具体的な形態として、前記基板端子は、複数列を同心状に周回させた周回端子群と、前記周回端子群に囲まれた中央端子群とを有する。前記中央端子群の一部と前記周回端子群の内周部側端子の一部とには、前記半導体メモリデバイスのデバイス端子に接続するテスト専用端子（１００〜１０５）が割り当てられている。マザーボード上の配線パターンは半導体装置の基板端子の配列に合わせて形成される。従って、前記周回端子群の内側並びに中央端子群に接続される配線パターンは前記周回端子群の外側に接続される配線パターンを避けて延在させなければならない。これにより、テスト専用端子を前記周回端子群の内側並びに中央端子群に割り当てることにより、マザーボード上の実装用配線の構造を簡素化するのに資することができる。

〔１０〕《クロックイネーブル信号用のデバイス端子の個別化》
更に具体的な形態として、前記半導体メモリデバイスのデバイス端子として、前記クロック入力端子に入力される信号の有効性を示すためのクロックイネーブル信号の入力端子（１２ｃｋｅｉ）を有する。前記半導体データ処理デバイスのデバイス端子として、前記クロックイネーブル信号を出力するための出力端子（１２ｃｋｅｏ）を有する。前記基板端子として、前記クロックイネーブル信号の入力端子に接続する端子と前記クロックイネーブル信号の出力端子に接続する端子とを別々に持つ。これにより、マザーボードに実装する前に半導体装置をデバイステストするとき、クロックイネーブル信号をディスエーブルレベルにすることにより、半導体メモリデバイスを任意にスタンバイ状態若しくは動作不可能な状態にして、半導体データ処理デバイスの単独テストが可能になる。

更に具体的な形態として、前記クロックイネーブル信号の入力端子に接続する基板端子と前記クロックイネーブル信号の出力端子に接続する基板端子とが隣接配置される。テスティングのために分離したクロックイネーブル信号の入出力用端子をマザーボード上で接続するのが容易になる。

〔１１〕本発明の代表的な別の一つの半導体装置は、実装基板と、その実装基板の一方の面に搭載された複数の半導体デバイスを有する。前記実装基板は、他方の面に形成された複数の基板端子と、前記基板端子を前記半導体デバイスに接続するための配線層とを有する。前記半導体デバイスは前記実装基板の配線層に接続される複数のデバイス端子を有する。前記複数の半導体デバイスとして、クロック信号に同期動作される複数個の半導体メモリデバイスと、前記複数個の半導体メモリデバイスをアクセス制御する半導体データ処理デバイスとを有する。前記基板端子として、前記半導体データ処理デバイスにコア回路用電源を供給するコア用電源端子と、前記半導体データ処理デバイスに外部インタフェース用電源を供給するインタフェース用電源端子と、前記半導体データ処理デバイス及び前記半導体メモリデバイスにメモリ電源を供給するメモリ電源端子と、グランド端子とを有する。前記コア用電源端子は前記半導体データ処理デバイス寄りに配置され、前記メモリ電源端子は前記半導体メモリデバイス寄りに配置され、前記インタフェース用電源端子は信号端子と共に周囲に分散されている。

〔１２〕本発明の代表的な更に別の一つの半導体装置は、実装基板と、その実装基板の一方の面に搭載された複数の半導体デバイスを有する。前記実装基板は、他方の面に形成された複数の基板端子と、前記基板端子を前記半導体デバイスに接続するための配線層とを有する。前記半導体デバイスは前記実装基板の配線層に接続される複数のデバイス端子を有する。前記複数の半導体デバイスとして、クロック信号に同期動作される複数個の半導体メモリデバイスと、前記複数個の半導体メモリデバイスをアクセス制御する半導体データ処理デバイスとを有する。前記基板端子として、前記半導体データ処理デバイス及び前記半導体メモリデバイスにメモリ電源を供給するメモリ電源端子と、グランド端子と、前記半導体メモリデバイスに参照電位を供給する第１の参照電位端子と、前記半導体データ処理デバイスに参照電位を供給する第２の参照電位端子とを有する。前記実装基板は前記メモリ電源端子に接続するメモリ電源プレーンを有し、前記第１の参照電位端子及び第２の参照電位端子は、前記メモリ電源プレーンに実装基板の表裏方向で重なる配置を備える。

〔１３〕本発明の代表的な更に別の一つの半導体装置は、実装基板と、その実装基板の一方の面に搭載された複数の半導体デバイスを有する。前記実装基板は、他方の面に形成された複数の基板端子と、前記基板端子を前記半導体デバイスに接続するための配線層とを有する。前記半導体デバイスは前記実装基板の配線層に接続される複数のデバイス端子を有する。前記複数の半導体デバイスとして、クロック信号に同期動作される複数個の半導体メモリデバイスと、前記複数個の半導体メモリデバイスをアクセス制御する半導体データ処理デバイスとを有する。前記半導体データ処理デバイスは、ＰＬＬ回路又はＤＬＬ回路を有すると共に、そのデバイス端子として前記ＰＬＬ回路又はＤＬＬ回路に専用の電源用デバイス端子とグランド用デバイス端子を備える。前記実装基板は基板端子として、前記ＰＬＬ回路又はＤＬＬ回路に専用の基板用電源端子と基板用グランド端子を有する。前記実装基板の表裏方向に垂直な平面内において、前記電源用デバイス端子の近傍に前記電源用基板端子が位置し、前記グランド用デバイス端子の近傍に前記グランド用基板端子が位置する。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、実装基板に複数の半導体デバイスを搭載した半導体装置における信号品質を向上させることができる。

また、実装基板に複数の半導体デバイスを搭載した半導体装置において配線インピーダンスを下げ、かつ、短配線化することができる。

また、実装基板に複数の半導体デバイスを搭載した半導体装置において送端終端のための抵抗の搭載と受端終端のための終端電位の印加との双方を避けて信号品質を向上させることが可能になる。

《半導体装置の縦断面構造》
図１には本発明に係る半導体装置の縦断面図が例示される。半導体装置１は、実装基板２の一面に、半導体データ処理デバイスとして１個のマイクロコンピュータ(ＭＣＵ)３と、複数個の半導体メモリデバイスとして２個のＤＤＲ−ＳＤＲＡＭ４（５）とを有する。マイクロコンピュータ(ＭＣＵ)３とＤＤＲ−ＳＤＲＡＭ４（５）は、基板２との隙間がアンダーフィル樹脂６で充填されている。この半導体装置はシステム・イン・パッケージのマルチチップモジュールとして位置付けられる。

ＭＣＵ３は、パッケージ基板にフェースダウンで実装される。ＤＤＲ−ＳＤＲＡＭ４（５）は、ＪＥＤＥＣ標準（ＪＥＳＤ７９）の端子配列を有するボールグリッドアレイのパッケージにＤＤＲのＳＤＲＡＭチップが封止されて構成される。ベアチップではなくＪＥＤＥＣ標準に準拠した端子配列を有するパッケージのＤＤＲ−ＳＤＲＡＭを採用するので、半導体製造メーカによってベアチップの端子配列が異なるＳＤＲＡＭの何れを採用しても、パッケージの外部端子配列は常にＪＥＤＥＣ標準を満足するから、端子配列の点では実装基板上の配線レイアウト等をその都度修正することを要しない。一般にＭＣＵはカスタムメイドであるのに対してＤＤＲ−ＳＤＲＡＭは汎用品であることが多くその供給メーカは多数に及ぶからである。

実装基板２はコア層８とその表裏に形成されたビルドアップ層９、１６とを有し、多層配線の樹脂基板として構成される。コア層８は例えば０．８ｍｍ程度の厚みを有する。ビルドアップ層９は例えば３０〜４０μｍ程度の厚みを有し、コア層８の側より配線層Ｌ３、Ｌ２、Ｌ１が形成されている。ビルドアップ層１６は例えば３０〜４０μｍ程度の厚みを有し、コア層８の側より配線層Ｌ４、Ｌ５、Ｌ６が形成されている。配線層Ｌ１、Ｌ２は、主にＭＣＵ３のデバイスバンプ電極１０と、ＤＤＲ−ＳＤＲＡＭ４(５)のデバイスバンプ電極１１とを接続するための配線の形成に利用される。配線層Ｌ３は主にグランドプレーンの形成に利用される。配線層Ｌ４は主に電源プレーンの形成に利用される。配線層Ｌ５、Ｌ６は、配線層Ｌ１〜Ｌ４に形成される信号配線、グランドプレーン及び電源プレーンを実装基板の外部接続端子である基板バンプ電極１２に接続するための配線の形成に利用される。デバイスバンプ電極１０、１１は半導体デバイスのデバイス端子の一例であり、基板バンプ電極１２は実装基板２の基板端子の一例である。図において１３は代表的に示されたスルーホールでありコア層８を貫通する。１４はビアであり、ビアホール若しくはスルーホールの内面に導電性メッキを施した導電部を総称し、その上下の配線層若しくは金属パターンを導通させる。

《データ系統用のデバイス端子の配列》
図２には半導体デバイスの平面なレイアウト構成が例示される。図において実装基板２の上方の中央部にＭＣＵ３がフェースダウンで実装され、実装基板２の下方に２個のＤＤＲ−ＳＤＲＡＭ４，５が離間して実装される。図に示されるデバイスバンプ電極１０，１１の位置は例えば上から見たときの透過位置を示すものである。

ＭＣＵ３は、特に図示はしないが、命令をフェッチして実行する中央処理装置（ＣＰＵ）、中央処理装置が実行するプログラムを格納したプログラムメモリ、中央処理装置のワークＲＡＭ、ＤＤＲ−ＳＤＲＡＭに対するインタフェース制御を行うＳＤＲＡＭインタフェースコントローラ、及びクロック発生回路を有する。前記クロック発生回路はＤＬＬ回路を有する。ＤＬＬ回路は外部から供給されるシステムクロック信号に対する同期ループ制御を行ってクロック信号を生成する。生成されたクロック信号はマイクロコンピュータの内部回路におけるクロック同期動作の基準とされる。前記ＳＤＲＡＭインタフェースコントローラの機能はバスステートコントローラで実現する場合もある。

図３にはＪＥＤＥＣ標準に従うＤＤＲ−ＳＤＲＡＭの外部端子配列が例示される。図に示される端子位置は上から見たときの透過位置を示している。ここでは並列データ入出力ビット数が１６ビット（×１６）の例を示している。ＤＱ０〜ＤＱ１５がデータ入出力端子、ＬＤＱＳはＤＱ０〜ＤＱ７の８ビットデータに対するデータストローブ信号の入力端子（データストローブ端子）、ＵＤＱＳはＤＱ８〜ＤＱ１５の８ビットデータに対するデータストローブ信号の入力端子（データストローブ端子）、Ａ０〜Ａ１３がアドレス入力端子、ＢＡ０，ＢＡ１がバンクアドレス入力端子である。／ＲＡＳ、／ＣＡＳ、／ＷＥはコマンド入力端子、／ＣＳはチップ選択端子、ＣＫ，／ＣＫは差動のクロック入力端子、ＣＫＥはクロックイネーブル端子、ＬＤＭはＤＱ０〜ＤＱ７の８ビットデータに対するデータマスク信号の入力端子（データマスク端子）、ＵＤＭはＤＱ８〜ＤＱ１５の８ビットデータに対するデータマスク信号の入力端子（データマスク端子）である。ＶＤＤ，ＶＤＤＱはメモリ電源端子、ＶＳＳ、ＶＳＳＱはグランド端子である。ＶＤＤＱ、ＶＳＳＱはＤＤＲ−ＳＤＲＡＭのデータ入出力系及びデータストローブの入出力系回路の電源とグランドに専用化される。ＶＤＤ、ＶＳＳはＤＤＲ−ＳＤＲＡＭのその他の回路の電源とグランドの外部端子とされる。ここではＶＤＤＱとＶＤＤの同レベルを供給し、ＶＳＳＱとＶＳＳに同レベルを供給して動作させるものとする。ＶＲＥＦは参照電位の入力端子であり、ＳＳＴＬ（Stub Series Terminated Transceiver Logic）における外部インタフェース用の判定レベルが与えられる。ＮＣは非接続端子である。

ＤＤＲ−ＳＤＲＡＭの構成は既に公知であるからここでは詳細な説明は省略するが、内部の動作は端子ＣＫ，／ＣＫからの差動クロックに同期される。クロックイネーブル端子ＣＫＥがイネーブルレベルにされることによって入力した差動クロックが有効とされ、入力バッファ及び出力ドライバ回路が動作可能にされる。端子／ＲＡＳ、／ＣＡＳ、／ＷＥからの入力は端子／ＣＳがイネーブルにされるまでマスクされる。リード動作では端子ＬＤＱＳ、ＵＤＱＳからストローブ信号が出力され、ストローブ信号のクロックエッジに同期してリードデータが端子ＤＱ０〜ＤＱ７、ＤＱ８〜ＤＱ１５から出力される。ライト動作では端子ＬＤＱＳ、ＵＤＱＳはストローブ信号の入力端子とされ、ライトデータが確定しているタイミングでストローブ信号ＬＤＱＳ、ＵＤＱＳがエッジ変化される。

図２に示されるＤＤＲ−ＳＤＲＡＭの端子配置は図３と同じである。図２において２０は前記ＤＤＲ−ＳＤＲＡＭ４，５の前記データ入出力端子ＤＱ０〜ＤＱ１５及び前記データストローブ端子ＬＤＱＳ、ＵＤＱＳが配置されている領域である。図２において２１は前記ＤＤＲ−ＳＤＲＡＭ４，５の前記アドレス入力端子Ａ０〜Ａ１３やコマンド入力端子／ＲＡＳ、／ＣＡＳ、／ＷＥなどがほとんど配置されている領域である。２３はＭＣＵ３においてＤＤＲ−ＳＤＲＡＭとのインタフェース用端子（ＳＤＲＡＭコントローラに接続する端子）が配置された領域である。特に、前記領域２３においてデータ入出力端子及びデータストローブ端子は２２の領域に偏って配置されている。図２より明らかなように、前記実装基板２上において前記ＤＤＲ−ＳＤＲＡＭ４，５は、前記データ入出力端子ＤＱ０〜ＤＱ１５及び前記データストローブ端子ＬＤＱＳ、ＵＤＱＳの方が前記アドレス入力端子Ａ０〜Ａ１３やコマンド入力端子／ＲＡＳ、／ＣＡＳ、／ＷＥよりも前記ＭＣＵ３寄りとなるように配置されている。前記データ入出力端子ＤＱ０〜ＤＱ１５及び前記データストローブ端子ＬＤＱＳ、ＵＤＱＳに接続するデータ系統（ＲＴｄｑ／ｄｑｓ）の配線は領域２２から左右に振り分けられて比較的短い距離で配線可能にされている。これに対して、前記アドレス入力端子Ａ０〜Ａ１３やコマンド入力端子／ＲＡＳ、／ＣＡＳ、／ＷＥに接続するアドレス・コマンド系統（ＲＴｃｍｄ／ａｄｄ）の配線は一方のＤＤＲ−ＳＤＲＡＭ５の方向に迂回してから双方のＤＤＲ−ＳＤＲＡＭ４，５を横切るように配線される。

ＤＤＲ−ＳＤＲＡＭはシングルデータレートに比べてデータ系統のタイミングマージンが厳しいので、信号品質の向上は誤動作防止に必須である。この点に対し、上記により、前記ＤＤＲ−ＳＤＲＡＭ４，５のデータ入出力端子ＤＱ０〜ＤＱ１５及び前記データストローブ端子ＬＤＱＳ、ＵＤＱＳをＭＣＵ３の対応デバイス端子に接続する配線を短配線化して配線インピーダンスを小さくすることができる。配線インピーダンスが小さくなれば、送端終端及び受端終端を行わなくてもデータ系統の配線上での信号の反射が少なくなって、データ系統の信号品質が向上する。要するに、ＳＩＰの小さな半導体装置に送端終端用のシリーズ抵抗を搭載しなくてもよくなる。更に、受端終端用の終端電源を生成する回路も廃止可能になる。更に、アドレス・コマンド系統（ＲＴｃｍｄ／ａｄｄ）の配線は一方のＤＤＲ−ＳＤＲＡＭ５の方向に迂回してから双方のＤＤＲ−ＳＤＲＡＭ４，５を横切るように配線されるから、データ系統（ＲＴｄｑ／ｄｑｓ）の配線とのクロスを少なくできる。したがって、アドレス・コマンド系統（ＲＴｃｍｄ／ａｄｄ）配線とのクロスを少なくしてデータ系統（ＲＴｄｑ）の配線を行うことが容易になる。これにより、データ系統（ＲＴｄｑ／ｄｑｓ）の配線を、インピーダンスが低いグランドプレーンに隣接する配線層Ｌ２に優先的に配線でき、信号品質は更に向上する。

上記より、例えば実装基板上のデータ系統の配線インピーダンスを６０オームから５０オーム以下に低減でき、配線長も２０ｍｍ以下にすることができた。データ系統のデバイス端子から見た出力ドライバのインピーダンスは一般的に２０〜３０オームであり、データ系統の配線インピーダンスが下がって、信号反射によるリンギングを抑制することができた。

《半導体メモリデバイスに対するデータ系統配線の配置》
図４には配線層Ｌ２においてＭＣＵ３とＤＤＲ−ＳＤＲＡＭ４，５とを接続するデータ系統の配線が例示される。３０はＭＣＵ３からＤＤＲ−ＳＤＲＡＭ４のデータ入出力端子ＤＱ０〜ＤＱ１５に至るデータ信号配線、３１はＭＣＵ３からＤＤＲ−ＳＤＲＡＭ５のデータ入出力端子ＤＱ０〜ＤＱ１５に至るデータ信号配線、３２はＭＣＵ３からＤＤＲ−ＳＤＲＡＭ４の端子ＬＤＱＳ、ＵＤＱＳ、ＬＤＭ、ＵＤＭに至る信号配線、３３はＭＣＵ３からＤＤＲ−ＳＤＲＡＭ５の端子ＬＤＱＳ、ＵＤＱＳ、ＬＤＭ、ＵＤＭに至る信号配線である。３４はＭＣＵ３からＤＤＲ−ＳＤＲＡＭ４、５のクロック端子ＣＫ，／ＣＫに至るクロック信号配線である。

図４に示されるように、前記各々の信号配線３２、３３、３４は、ＤＤＲ−ＳＤＲＡＭ４，５の間の領域を利用して形成されている。ＤＤＲ−ＳＤＲＡＭ４，５の間の領域はデータ端子ＤＱに接続するデータ信号配線３０，３１、及びアドレス・コマンド系統の配線が少なく空いている。それら信号配線３２、３３、３４をＤＤＲ−ＳＤＳＲＡＭ４，５の間の領域を利用して集中的に配置することによって、ストローブ信号配線を他の信号配線から分離し易くなるので、その他の信号とのクロストークの低減が容易になる。この点においてデータ系統の信号の品質が向上する。

更に、データストローブ信号配線はデータ信号配線から分離されている。データストローブ信号はデータの取り込みタイミングなどを規定するタイミング信号であるから、データ信号配線とデータストローブ信号配線を距離を置いて分離することにより、データ変化によってデータストローブ信号波形が歪むことを容易に抑制することが可能になる。例えばＭＣＵ３がデータストローブ信号を立ち上げた後に複数ビットの書き込みデータを出力しても、当該データストローブ信号はデータ信号との間においてもクロストークノイズやカップリングノイズの影響を受け難くなる。この点においてもデータ系統の信号の品質が向上する。

更に、ＤＤＲ−ＳＤＲＡＭ４，５とＭＣＵ３とを接続する前記配線３０、３１、３２、３３、３４はグランドプレーンの形成に利用される配線層Ｌ３に隣接する配線層Ｌ２に専ら形成される。クロストークは信号配線が電源プレーンやグランドプレーンに近いほど抑制可能になるから、この点においても信号品質を向上させることができる。

《半導体メモリデバイスに対するクロック配線の配置》
図４に例示されるようにクロック信号配線３４は差動対で構成される。３４Ｔが非反転クロック信号配線、３４Ｂは反転クロック信号配線である。図４において非反転クロック信号配線３４ＴはＬ２配線層に形成され、反転クロック信号配線３４Ｂの殆どはＬ２配線層で形成されているが途中で上層配線層Ｌ１の配線（図９の配線５３）を用いて非反転クロック信号配線３４Ｔを跨いでいる。前記クロック信号配線３４を差動対によって構成することにより同相ノイズのキャンセル作用によって対ノイズ性が向上する。ＭＣＵ３とＤＤＲ−ＳＤＲＡＭ４、５とを接続するクロック信号配線はその他の信号配線と同様にほとんどが配線層Ｌ２で形成されているが、ごく一部が他の配線層に及んでいる。

前記クロック信号配線３４Ｔ，３４Ｂは、前記ＤＤＲ−ＳＤＲＡＭ４、５のクロック端子を前記ＭＣＵ３の対応端子に接続するための配線である。そして前記クロック信号配線３４Ｔ、３４Ｂは前記ＭＣＵ３を基点に途中に分岐を有して各々のＤＤＲ−ＳＤＳＲＡＭ４、５に至る等長化経路を形成する。３５、３６が前記途中の分岐位置を示す。実装されたＤＤＲ−ＳＤＲＡＭ４、５の間にクロック信号配線３４を集中的に配置することによって、クロック信号配線３４を他の信号配線から分離し易くなるので、その他の信号とのクロストークの低減が容易になる。更に、クロック信号配線３４の分岐位置３５、３６を超えた両側にＤＤＲ−ＳＤＲＡＭ４、５が位置することになるから、ＭＣＵ３から双方のＤＤＲ−ＳＤＲＡＭ４、５に至るクロック信号配線３４の等長化が容易になる。この点において信号品質が向上する。

前記クロック信号配線３４は前記データ信号配線３０、３１及びストローブ信号配線３２、３３と分離して配置されている。前記データ信号配線３０、３１及びデータストローブ信号やデータマスクなどの信号配線３２、３３との間のクロストークノイズやカップリングノイズの影響も低減することができる。

図５にはクロック信号配線の経路を全体的に示している。ＣＫＬは配線層Ｌ２のクロック信号配線３４を含むクロック信号配線の全体を総称する。３ＢｏｕｔはＭＣＵ３におけるクロック信号の出力バッファ、４ｉｎはＤＤＲ−ＳＤＲＡＭ４におけるクロック信号の入力バッファ、５ｉｎはＤＤＲ−ＳＤＲＡＭ５におけるクロック信号の入力バッファである。クロック配線の等長化においては所定の許容誤差範囲内でＡ１＝Ａ２、Ｂ１＝Ｂ２＝Ｂ３＝Ｂ４、Ｃ１＝Ｃ２を実現するようにされている。

１２Ａ、１２Ｂは前記クロック信号配線の分岐点３５，３６に接続する差動終端抵抗接続用の一対の基板バンプ電極である。基板バンプ電極１２Ａ,１２Ｂには差動終端抵抗３７が接続されることになる。差動クロックに対してはその他の信号以上に信号品質を要求されるのが常であり、これを考慮して差動クロックのクロック配線に対しては終端処理を採用する。このとき、前記差動終端抵抗接続用の一対の基板バンプ電極１２Ａ、１２Ｂは隣接配置するのがよい。差動終端用のクロック配線経路に対する等長化、短配線化も容易になるからである。

図６には半導体装置１におけるクロック信号配線の全体的な経路と半導体デバイス３、４、５との関係が模式的に示される。その配線経路には図４に基づいて説明したようにＤＤＲ−ＳＤＲＡＭ４と５の間の領域を用いている。

図７には半導体装置１におけるクロック信号配線の全体的な経路と基板バンプ電極１２の配置との関係が模式的に示される。図４で説明したように前記差動終端抵抗接続用の一対の基板バンプ端子１２Ａ、１２Ｂは隣接され、分岐位置３５、３６から近くの位置に割り当てられている。特に、ここでは実装基板２の基板バンプ電極１２は、複数列（例えば５列）を周回させて配置した外周部のバンプ電極群と、その中央部に配置した中央部のバンプ電極群（内周部２列周回）に分離して配置されている。クロック信号用の基板バンプ端子１２Ａ、１２Ｂは、中央部のバンプ電極端子群中に配置される。

図８はマザーボードに搭載された半導体装置１の縦断面図である。同図にはマザーボード４０に実装された差動終端抵抗３７とマザーボード４０に実装された半導体装置１との接続形態が例示される。マザーボード４０はコアの表裏にグランドプレーン４１と電源プレーン４２を有し、それらの表層の配線層を有する。マザーボード４０上において、基板バンプ電極１２Ａはその直下の表層配線４３からスルーホール４４を介して裏面の表層配線４５に導通される。表層配線４５には差動終端抵抗３７の一端が結合される。特に図示はしないが、前記基板電極側の配線経路に隣接して基板バンプ電極１２Ｂの配線経路も同様に構成され、差動終端抵抗３７の他端に結合される。要するに、基板バンプ電極１２Ａ，１２Ｂから差動終端抵抗３７までは実装基板４０の殆ど厚さ方向だけの最短の経路で配線されている。

図９はクロック信号配線ＣＫＬの内の配線層Ｌ１における経路を示す平面図である。５０は配線層Ｌ１におけるクロック信号配線、５１はＤＤＲ−ＳＤＲＡＭ４のクロック入力用デバイスバンプ電極、５２はＤＤＲ−ＳＤＲＡＭ５のクロック入力用デバイスバンプ電極を意味する。５３は図４において反転クロック信号配線３４Ｂと途中で接続する配線である。

図１０はクロック信号配線ＣＫＬの内の配線層Ｌ２における経路を示す平面図である。３４は配線層Ｌ２におけるクロック信号配線である。

図１１はクロック信号配線ＣＫＬの内の配線層Ｌ５における経路を示す平面図である。５４はクロック信号配線３４の分基点位置から引き出された配線層Ｌ５におけるクロック信号配線である。

図１２は配線層Ｌ６に形成されたクロック信号配線ＣＫＬの基板バンプ電極１２Ａ，１２Ｂを示す。基板バンプ電極１２Ａ，１２Ｂはクロック信号配線５４に接続されている
以上のように、ＤＤＲ−ＳＤＲＡＭ４，５のためのクロック信号配線ＣＫＬは、差動対となっており、それに沿った配線のトポロジは図５の通り等長化されている。さらに、クロック配線ＣＫＬも、データストローブ配線、データマスク配線と同様にＳＤＲＡＭ４と５の間のスペースを利用して配置されている。これらのクロック信号配線ＣＫＬの大部分はコア８の上面のビルドアップ層９を用いて形成され、そのほとんどはグランドプレーンが形成される配線層Ｌ３に接する配線層Ｌ２を用いて形成されている。したがって、クロック信号配線ＣＫＬに対しても低インピーダンス化、低クロストークノイズ化が達成されている。

また、図９の配線５０のようにデータ系配線３１，３３とクロスする箇所では、データ系配線を優先的に配線層Ｌ２に敷設し、クロック信号配線は、配線層Ｌ１で配線している。データ系配線は各々独立の信号値を有する孤立配線として動作するから、自己インピーダンスを低くする必要がある。これに対し、クロック信号は、差動対として動作するので、差動インピーダンスを小さくすればよく、これは、グランドプレーンとの距離関係だけでなく、差動対間の距離関係も調節できるので、自由度が高く、グランドプレーンから離れた配線層Ｌ１に形成しても、データ系配線よりも影響が少ないためである。

基板バンプ電極１２Ａ，１２Ｂへの配線（図５のＣ１，Ｃ２の配線）については、両ＤＤＲ−ＳＤＲＡＭ４，５への配線の分岐点近傍で分岐して、コア層８を突き抜け、配線層Ｌ５の配線５４で配線されているから、短配線化及に資することができる。図７の平面図において、クロック配線ＣＫＬの分岐位置３５，３６は内周部バンク電極の下方に配置するので、基板バンプ電極１２Ａ，１２Ｂもその近くの内周部バンク電極に配置されている。

終端抵抗３７が接続される基板バンプ電極１２Ａ，１２Ｂは図７に例示されるように実装基板の中央部の基板バンプ電極に割り当てられている。基板バンプ電極１２Ａ，１２Ｂには終端抵抗３７を接続するだけでよく、その他のサイズの大きな別の半導体デバイスに接続する必要が無いから何ら支障はない。要するに、マザーボード上で基板バンプ電極１２Ａ，１２Ｂに接続する配線を実装基板２の搭載エリアの外側に引き出す必要がないと言うことである。

《多層配線基板における主な信号配線の割り振り》
図１で説明したように前記実装基板２はコア層８とその表裏に形成されたビルドアップ層９，１６とを有し、前記コア層８はその表裏に電源プレーンとグランドプレーンを有している。前記ＭＣＵ３及びＤＤＲ−ＳＤＲＡＭ４，５が実装される側のビルドアップ層９の配線層Ｌ１，Ｌ２を用いて前記ＭＣＵ３とＤＤＲ−ＳＤＲＡＭ４，５とを接続する信号配線が形成される。前記分岐点３５，３６を前記差動終端抵抗３７の接続用基板バンプ電極１２Ａ，１２Ｂに接続する信号配線は、前記コア層８に対して前記基板バンプ電極が形成される側のビルドアップ層１６の配線層Ｌ５，Ｌ６を用いて形成されている。これによりＭＣＵ３とＤＤＲ−ＳＤＲＡＭ４，５とを接続する信号配線の引き回し長さが短くなり、信号配線の配線インピーダンスを下げ、短配線化に資することができる。

《マザーボードの電源プレーン構造を考慮した電源端子の配置》
図１３には基板バンプ電極１２の主な機能割り当てとマザーボードの電源プレーンとが示される。図において白抜き四角形は一つの基板バンプ電極を示している。実際の基板バンプ電極は相互に接していないのは当然である。特に、黒塗り四角記号はグランド電源（ＧＮＤ）を受けるグランドバンプ電極１２ｇｎｄを意味する。グランド電位は例えば０Ｖである。黒塗り丸記号はＤＤＲ−ＳＤＲＡＭ４，５とＭＣＵ３のＤＤＲ−ＳＤＲＡＭインタフェース回路用の動作電源（ＤＤＲ用電源）を受けるＤＤＲ用電源バンプ電極１２ｄｄｒを意味する。ＤＤＲ電源は例えば２．５Ｖである。×記号はＭＣＵ３のコア用電源電（コア用電源）を受けるコア用電源バンプ電極１２ｃｏｒを意味する。コア用電源は例えば１．２５Ｖである。二重丸記号はＭＣＵ３のコア用電源以外の外部インタフェース用の電源（ＩＯ用電源）を受けるＩＯ電源バンプ電極１２ｉｏを意味する。ＩＯ電源は例えば３．３Ｖである。基板バンプ電極１２の内その他のバンプ電極は主にデータ、アドレス、制御信号に代表される各種の外部インタフェース用バンプ電極に割り当てられる。

前述の如く、基板バンプ電極１２は周回された外周部バンプ電極群と、それに取り囲まれた中央部バンプ電極群とに分離されている。前記コア用電源バンプ電極１２ｃｏｒは前記ＭＣＵ３寄りに配置されていて、主に外周部バンプ電極群の内図１３の上側の最内周部分に多く配置されている。前記ＤＤＲ用電源バンプ電極１２ｄｄｒは前記ＤＤＲ−ＳＤＲＡＭ４，５寄りに配置されていて、主に外周部バンプ電極群の内図１３の下側の最内周部分に多く配置されている。前記ＩＯ電源バンプ電極１２ｉｏは外部インタフェース用バンプ電極及びグランドバンプ電極１２ｇｎｄと共に外周部バンプ電極群に分散配置されている。アドレスやデータなどの外部インタフェース用バンプ電極は多数故に分散配置せざるを得ないが、信号経路の寄生インダクタンスを小さくするという観点から前記ＩＯ電源バンプ電極１２ｉｏは外部インタフェース用バンプ電極及びグランドバンプ電極１２ｇｎｄに接するように配置されている。このとき、基板バンプ電極１２は周回された外周部バンプ電極群と、それに取り囲まれた中央部バンプ電極群とに分離されているから、マザーボード上で外部インタフェース用バンプ電極に接続する信号配線の引き回しを少なくするという観点より、外部インタフェース用バンプ電極は極力外周部バンプ電極群に割り当てるのが得策とされる。従って、外部インタフェース用バンプ電極に接して周囲に分散配置される前記ＩＯ電源バンプ電極１２ｉｏも外周部バンプ電極群に割り当てられることになる。前記コア用電源バンプ電極１２ｃｏｒとＤＤＲ電源バンプ電極１２ｄｄｒの多くは外周部バンク電極群の最内周部に配置されているから、マザーボードから半導体装置１の各電源パッドに電源を供給するのに、マザーボードにおいてＩＯ用電源プレーンを６０Ａと６０Ｂに２分割して、コア用電源プレーン６１とＤＤＲ用電源プレーン６２とを取り囲むように形成すれば、コア用電源プレーン６１とＤＤＲ用電源プレーン６２の各々への電源引き出しを、分割したＩＯ用電源プレーン６０Ａ、６０Ｂの間の領域を用いて簡単に行うことができる。ＩＯ用電源プレーン６０Ａ、６０ＢはＩＯ電源バンプ電極１２ｉｏに接続され、コア用電源プレーン６１はコア用電源バンプ電極１２ｃｏｒに接続され、ＤＤＲ用電源プレーン６２はＤＤＲ電源バンプ電極１２ｄｄｒに接続される。

半導体装置１とマザーボード４０との間で信号のやり取りを行なうのはＩＯ電源を用いる外部インタフェース用バンプ電極である。コア用電源を必要とするのはＭＣＵ３のみであり、コア用電源バンプ電極１２ｃｏｒはＭＣＵ３の近傍でＭＣＵ３を包含するようなエリアに有ればよい。ＤＤＲ電源を必要とするのは、ＤＤＲ−ＳＤＲＡＭ４，５とＭＣＵ３のＤＤＲインタフェース回路部分のみであり、ＤＤＲ−ＳＤＲＡＭはＭＣＵ３の下側にあり、ＭＣＵ３のＤＤＲインタフェース回路部分はＤＤＲ−ＳＤＲＡＭ４，５側にあるから、ＤＤＲ用バンプ電極１２ｄｄｒはＤＤＲ−ＳＤＲＡＭ４，５寄りにあればよい。前記コア用電源バンプ電極１２ｃｏｒは半導体装置１の外のデバイスとの信号のやり取りに無関係であり、同じくＤＤＲ用電源で動作する回路も半導体装置内で閉じているから、それらバンプ電極１２ｃｏｒ、１２ｄｄｒを外周部バンプ電極群の外周に多く配置する必要は無い。殆どのＩＯ電源バンプ電極１２ｉｏをバンプ電極１２ｃｏｒ、１２ｄｄｒよりも外側に配置することにより、外部との信号インタフェース用のバンプ電極（外部インタフェース用バンプ電極）とのペアが採り易くなり、電源系のインピーダンスを下げることが可能になる。実装基板のバンプ電極配置をそのようにすることにより、マザーボードのようなシステム実装基板の電源プレーン分割を容易化でき、システム実装基板の配線層数の低減が可能になり、これによって、システムのコストを抑えることが可能になる。

《半導体メモリデバイスと半導体データ処理デバイスにおけるメモリ電源端子の個別化》
図１４にはＤＤＲ電源バンプ電極の機能割り当てが示される。図において、黒塗り四角記号はグランド電源（ＧＮＤ）を受けるグランドバンプ電極１２ｇｎｄを意味する。グランド電位は例えば０Ｖである。黒塗り丸記号はＤＤＲ−ＳＤＲＡＭ４，５用の動作電源（ＤＤＲ用ＤＲＡＭ電源）を受けるＤＤＲ用ＤＲＡＭ電源バンプ電極１２ｄｄｒ＿ｒａｍを意味する。白抜き丸記号はＭＣＵ３のＤＤＲ−ＳＤＲＡＭインタフェース用の動作電源（ＤＤＲ用ＭＣＵ電源）を受けるＤＤＲ用ＭＣＵ電源バンプ電極１２ｄｄｒ＿ｍｃｕを意味する。ＤＤＲ用ＤＲＡＭ電源及びＤＤＲ用ＭＣＵ電源は例えば共に２．５Ｖである。白抜き四角形で示される基板バンプ電極はその他機能が割り当てられた基板バンプ電極である。

ＤＤＲ用ＤＲＡＭ電源バンプ電極１２ｄｄｒ＿ｒａｍとＤＤＲ用ＭＣＵ電源バンプ電極１２ｄｄｒ＿ｍｃｕとを分けるのは、半導体装置１をマザーボードに搭載する前にＤＤＲ−ＳＤＲＡＭ４，５をＭＣＵ３とは単独にテストできるように考慮したとき、それら電源を分けるのが確実だからである。要するに、ＤＤＲ−ＳＤＲＡＭ４，５を単独テストするとき、ＭＣＵ３をスタンバイ状態若しくは動作不可能な状態にしても当該ＭＣＵ３のＤＤＲメモリインタフェース回路部分の出力が高出力インピーダンス状にされない構成であっても対処することができる。マザーボードに実装された状態ではＤＤＲ用ＤＲＡＭ電源バンプ電極１２ｄｄｒ＿ｒａｍとＤＤＲ用ＭＣＵ電源バンプ電極１２ｄｄｒ＿ｍｃｕはマザーボード上で共通の電源配線若しくは電源プレーンに接続される。要するに、双方の電源バンプ電極１２ｄｄｒ＿ｒａｍ、１２ｄｄｒ＿ｍｃｕにはマザーボードから共通の電源が供給される。

図１５には配線層Ｌ４に形成された電源プレーンが示される。７０はＤＤＲ用ＭＣＵ電源バンプ電極１２ｄｄｒ＿ｍｃｕに接続するＤＤＲ用電源プレーン、７１はＩＯ電源バンプ電極１２ｉｏに接続するＩＯ用電源プレーン、７２はコア用電源バンプ電極１２ｃｏｒに接続するコア用電源プレーンである。コア用電源プレーン７２は太い電源配線として位置付けてもよい。特に図示はしないがコア用電源プレーン７２に接続する電源プレーンが配線層ｌ６にも形成され、両者併せて電源プレーンとして機能される。

図１６には配線層Ｌ５に形成された電源配線が示される。７３はＤＤＲ用ＤＲＡＭ電源バンプ電極１２ｄｄｒ＿ｒａｍに接続するＤＤＲ−ＳＤＲＡＭ用電源配線である。図１７は図１６の配線層Ｌ５に重なる位置でその上の配線層Ｌ４を示す。図１８には図１６に示される配線層Ｌ５のパターンと図１７に示される配線層Ｌ４のパターンとを重ね合わせたパターンが示される。同図より明らかなように、ＤＤＲ用電源プレーン７３とＤＤＲ用電源プレーン７０とは実装基板２の隣接層で重なる配置を有する。

図１９にはＭＣＵ３からＤＤＲ−ＳＤＲＡＭ４に出力される信号の変化に伴う電源系の帰還電流経路が模式的に示される。ＤＤＲ用ＤＲＡＭ電源バンプ電極１２ｄｄｒ＿ｒａｍとＤＤＲ用ＭＣＵ電源バンプ電極１２ｄｄｒ＿ｍｃｕとが分離されているとき、ＭＣＵ３とＤＤＲ−ＳＤＲＡＭ４との間で信号が充放電されると、その充放電電流のうち電源配線に流れる帰還電流の経路ＶＤＰＳ１とＶＤＰＳ２は半導体装置１上においてＤＤＲ用ＤＲＡＭ電源バンプ電極１２ｄｄｒ＿ｒａｍとＤＤＲ用ＭＣＵ電源バンプ電極１２ｄｄｒ＿ｍｃｕとによって分断され、マザーボード上の電源配線若しくは電源プレーンＶＤＰＬを介して帰還されなければならない。このことが電源系のインピーダンス増加を招くことになるが、これを極力抑制するために、図１８からも明らかなように前記ＤＤＲ用ＤＲＡＭ電源バンプ電極１２ｄｄｒ＿ｒａｍが接続される電源配線７３とＤＤＲ用ＭＣＵ電源バンプ電極１２ｄｄｒ＿ｍｃｕが接続される電源プレーン７０とを別々の配線層に形成して重なるように配置してある。これにより、ＭＣＵ３とＤＤＲ−ＳＤＲＡＭ４との間の信号入出力に伴って電源プレーン７０に流れる経路ＶＤＰＳ２の電流の向きと電源配線７３に流れる経路ＶＤＰＳ１の電流の向きとは逆になるから、電源プレーン７０と電源配線７３をカップリングさせることによって電源系の実効インダクタンスを減らすことができる。

前記ＤＤＲ用ＤＲＡＭ電源バンプ電極１２ｄｄｒ＿ｒａｍとＤＤＲ用ＭＣＵ電源バンプ電極１２ｄｄｒ＿ｍｃｕは相互に隣接配置されている。これにより、前記ＤＤＲ用ＤＲＡＭ電源バンプ電極１２ｄｄｒ＿ｒａｍとＤＤＲ用ＭＣＵ電源バンプ電極１２ｄｄｒ＿ｍｃｕを結ぶマザーボード上での電源系経路を短くすることができ、この点においても電源系のインダクタンスを低減することができる。

前記電源プレーン７０は、ＤＤＲ−ＳＤＲＡＭ４、５とＭＣＵ３とを接続するデータ信号配線３０，３１、データストローブ信号及びデータマスク信号の信号配線３２，３３、及びクロック信号配線３４に、実装基板２の表裏方向で重なる配置を有する。前記信号配線３０〜３４は当然配線層Ｌ３のグランドプレーンにも重なっている。これにより、ＭＣＵ３のメモリ制御に要する信号配線３０〜３４と、メモリ制御に要する回路の電源プレーン７０とがカップリングされることになり、メモリ電源プレーン７０における実効インダクタンスを低減することができる。特にＤＤＲ−ＳＤＲＡＭ４，５の場合にはデータやストローブ信号の動作周波数が高いので実効インダクタンスの低減は誤動作防止の観点より重要である。

以上のように、ＤＲＳ−ＤＲＡＭ４，５に対する単独テストの観点より、前記ＤＤＲ用ＤＲＡＭ電源バンプ電極１２ｄｄｒ＿ｒａｍとＤＤＲ用ＭＣＵ電源バンプ電極１２ｄｄｒ＿ｍｃｕを分離したとき、ＭＣＵ３のためのＤＤＲ電源プレーン７０をＤＤＲ制御用の信号配線３０〜３４と重なる位置に配置することにより、双方がカップリングされ、これによってＭＣＵ３のＤＤＲ電源系のインダクタンスを低減できる。更に、前記ＤＤＲ用ＤＲＡＭ電源バンプ電極１２ｄｄｒ＿ｒａｍとＤＤＲ用ＭＣＵ電源バンプ電極１２ｄｄｒ＿ｍｃｕを隣接配置して双方を接続するマザーボード上での電源系経路を短くすることができる。この点においても電源系のインダクタンスを低減することができる。そして、ＤＤＲ電源プレーン７０とＤＤＲ電源プレーン７３に流れる帰還電流の向きが逆なので双方のＤＤＲ電源プレーンを重なるように配置することによってカップリングさせているので、ＭＣＵ３とＤＤＲ−ＳＤＲＡＭ４，５のＤＤＲ電源系の実効インダクタンスを減らすことができる。

《参照電位の信号品質向上》
ＤＤＳＲ−ＳＤＲＡＭの外部インタフェースには通常ＳＳＴＬ＿２（Stub Series Terminated Logic for 2.5 V）インタフェースが採用される。ＳＳＴＬ＿２では一般的にバスからの信号の分岐点（stub）とメモリとの間に直列にスタブ抵抗を挿入し伝送線路とデバイス出力との整合を採り、また、終端電圧を抵抗で終端して伝送系の反射を抑えるようにされる。マルチチップモジュール化された半導体装置１においては、今まで説明したように信号経路の短配線化、低インピーダンス化により、ＤＤＲインタフェースのための殆どの信号配線に対してスタブ抵抗の挿入や終端抵抗の外付けを行わなくても済むようにした。ＳＳＴＬ＿２におけるインタフェース信号のハイレベル、ローレベルを検出するのに参照電位を利用する。これについては半導体装置１も同じである。

ＭＣＵ３のＤＤＲインタフェース回路が用いる参照電位Ｖｒｅｆ、ＤＤＲ−ＳＤＲＡＭ４が用いる参照電位Ｖｒｅｆ１、ＤＤＲ−ＳＤＲＡＭ５が用いる参照電位Ｖｒｅｆ２は夫々に固有の基板バンプ電極１２から供給される。そのような基板バンプ電極は図２０に例示される参照電位端子１２ｖｒｅｆ、１２ｖｒｅｆ１、１２ｖｒｅｆ２とされる。前記参照電位端子１２ｖｒｅｆ、１２ｖｒｅｆ１、１２ｖｒｅｆ２は、前記メモリ電源プレーン７０に実装基板２の表裏方向で重なる配置を有する。前記参照電位端子１２ｖｒｅｆ、１２ｖｒｅｆ１、１２ｖｒｅｆ２を個別化することにより半導体装置１内部における参照電位配線の引き回しを短くすることができる。要するに、ＭＣＵ３、ＤＤＲ−ＳＤＲＡＭ４，５の各々に参照電位端子を一対一対応させるから、対応する参照電位端子を対応するデバイスの近傍に配置することが可能になるという理由から、参照電位配線の配線長を短くすることができるということである。

また、ＤＤＲ−ＳＤＲＡＭの仕様では前記参照電位Ｖｒｅｆ、Ｖｒｅｆ１、Ｖｒｅｆ２は前記メモリ電源プレーン７０のＤＤＲ用電源の半分のレベルであることが規定されている。したがって、前記参照電位端子１２ｖｒｅｆ、１２ｖｒｅｆ１、１２ｖｒｅｆ２を前記メモリ電源プレーン７０とカップリングさせることにより参照電位Ｖｒｅｆ、Ｖｒｅｆ１、Ｖｒｅｆ２はＤＤＲ用電源に対してレベルが揺れ難くなる。

図２０に示されるように参照電位端子１２ｖｒｅｆは対応するＤＤＲ用電源バンプ電極１２ｄｄｒ＿ｍｃｕとグランド用バンプ電極１２ｇｎｄに隣接され、同じく参照電位端子１２ｖｒｅｆ１、１２ｖｒｅｆ２は対応するＤＤＲ用電源バンプ電極１２ｄｄｒ＿ｒａｍとグランド用バンプ電極１２ｇｎｄに隣接される。これにより、参照電位と電源とグランドとのカップリングを得ることができるので、参照電位の不所望な揺れを抑制することができる。

図２０に例示されるように、前記前記参照電位端子１２ｖｒｅｆ、１２ｖｒｅｆ１、１２ｖｒｅｆ２は外周部の基板バンプ電極群の最内周に位置される。前述のように外部インタフェース用電源バンプ電極１２ｉｏをグランド用バンプ電極１２ｇｎｄと共に信号用のバンプ電極と一緒に外周部バンプ電極群に分散し、ＤＤＲ用電源バンプ電極１２ｄｄｒをＤＤＲ−ＳＤＲＡＭ４，５寄りに配置する構成を前提とすれば、前記参照電位と電源とグランドとのカップリングが得易くなる。

図２１にはマザーボード上に配置された参照電位Ｖｒｅｆ，Ｖｒｅｆ２の形成回路を示し、図２２にはマザーボード上に配置された参照電位Ｖｒｅｆ１の形成回路を示す。前記ＤＤＲ用ＤＲＡＭ電源とＤＤＲ用ＭＣＵ電源は同電圧（例えば２、５Ｖで）あり、マザーボードのＤＤＲ用電源プレーンから共通に供給される。図２１、図２２においてＶＣＣＱ−ＤＤＲはマザーボードのＤＤＲ用電源プレーンの電圧（例えば２．５Ｖ）である。参照電位形成回路８０、８１はグランド電位ＶＳＳに対してＤＤＲ用電源電圧ＶＣＣＱ−ＤＤＲを抵抗Ｒ１，Ｒ１を用いて１／２のレベルに分圧する抵抗分圧回路を備える。Ｃ１，Ｃ１は高周波ノイズをカットするコンデンサである。参照電位形成回路８０は参照電位Ｖｒｅｆ、Ｖｒｅｆ２を一緒に形成する。参照電位端子１２ｖｒｅｆと１２ｖｒｅｆ２を比較的近くに配置したからである。参照電位形成回路８１は参照電位Ｖｒｅｆ１の形成に専用化される。

《ＤＬＬ回路における電源ノイズ抑制》
図２３にはＤＬＬ回路のための電源端子の配置が例示される。図２３は半導体装置の一部を上から透過した様子を示している。図２３において小さな丸い図形はデバイスバンプ電極１０を示し、大きな丸い図形は基板バンプ電極１２を示す。前記ＭＣＵ３のクロック発生回路は例えばＤＬＬ回路９０を備える。ＭＣＵ３はそのデバイスバンプ電極１０として前記ＤＬＬ回路に専用のＤＬＬ用デバイス電源バンプ電極１０ｄｌｌｖｃｃとＤＬＬ用デバイスグランドバンプ電極１０ｄｌｌｇｎｄを有する。前記実装基板２は基板バンプ電極１２として、前記ＤＬＬ回路に専用のＤＬＬ用基板電源バンプ電極１２ｄｌｌｖｃｃとＤＬＬ用基板グランドバンプ電極１２ｄｌｌｇｎｄを有する。

前記実装基板２の表裏方向に垂直な平面内において、前記ＤＬＬ用デバイス電源バンプ電極１０ｄｌｌｖｃｃの近傍に前記ＤＬＬ用基板電源バンプ電極１２ｄｌｌｖｃｃが位置し、前記ＤＬＬ用デバイスグランドバンプ電極１０ｄｌｌｇｎｄの近傍に前記ＤＬＬ用基板グランドバンプ電極１２ｄｌｌｇｎｄが位置する。上記より、半導体装置１内におけるＤＬＬ回路９０に専用の電源系配線並びにグランド系配線を最短にすることが可能になる。専用の電源端子１２ｄｌｌｖｃｃ、１０ｄｌｌｖｃｃから前記ＤＬＬ回路９０に流れ込んだ電流はそれ専用のグランド端子１０ｄｌｌｇｎｄ、１２ｄｌｌｇｎｄに戻って来るので、上記のように電源系配線並びにグランド系配線が最短になれば、前記ＤＬＬ回路９０に専用の電源配線とグランド配線を経由するループの面積が小さくなり、前記ＤＬＬ回路９０に専用の電源系にはノイズが入り込み難くなる。電源ノイズによってその回路特性に影響を受け易い前記ＤＬＬ回路９０の誤動作の虞を未然に防止することができる。

更に、実装基板２の電源バンプ電極１２ｄｌｌｖｃｃとグランドバンプ電極１２ｄｌｌｇｎｄとを隣接させている。これは、ＭＣＵ３の電源バンプ電極１０ｄｌｌｖｃｃとグランドバンプ電極１０ｄｌｌｇｎｄとを隣接させることと等価である。これにより、前記ＤＬＬ回路９０に専用の電源配線とグランド配線の対を隣接させて形成することが容易になり、クロストークノイズに対する耐性も向上する。

《テスト用基板端子の配置》
図２４には実装基板２上のＤＤＲ−ＳＤＲＡＭ４，５とＭＣＵ３の主なデバイスバンプ電極の配置が例示される。図示の内容は図２の配置に対応される。二重丸記号はクロック端子ＣＫ、／ＣＫに対応される。黒丸記号はＤＤＲ−ＳＤＲＡＭ４のＤＱ、ＵＤＱＳ、ＬＤＧＳ、ＵＤＭ、ＬＤＭのデータ系端子に対応される。白丸記号はＤＤＲ−ＳＤＲＡＭ５のＤＱ、ＵＤＱＳ、ＬＤＧＳ、ＵＤＭ、ＬＤＭのデータ系端子に対応される。黒塗り三角記号はＤＤＲ−ＳＤＲＡＭ４、５の左半分に配置されたアドレス・コマンド（Ａ／Ｃ）系端子であるアドレス及びＣＫＥ端子に対応される。白塗り三角記号はＤＤＲ−ＳＤＲＡＭ４、５右半分に配置されたＡ／Ｃ端子である／ＲＡＳなどのコマンド及びアドレス端子に対応される。１１ｃｋｅはＤＤＲ−ＳＤＲＡＭ４，５におけるクロックイネーブル端子、１０ｃｋｅはＭＣＵ３におけるクロックイネーブル信号の出力端子である。

図２５には基板バンプ電極１２に対するＤＤＲ−ＳＤＲＡＭのテスト用端子の割り当てが例示される。ＭＣＵ３とＤＤＲ−ＳＤＲＡＭ４，５の実動作に必要な基本的な接続形態は図２などに基づいて説明した通りである。１００から１０５で示される領域の端子がＤＤＲ−ＳＤＲＡＭのテスト用端子である。二重丸などの記号の意味は図２４に対応される。領域１０２〜１０４に含まれる二重丸記号で示されるＣＫ、／ＣＫ及び三角記号のＣ／Ａ系端子はＤＤＲ−ＳＤＲＡＭ４，５の双方の対応端子に共通接続される。領域１０１、１０１に含まれる丸記号のデータ系端子はＤＤＲ−ＳＤＲＡＭ４，５の対応端子に個別に接続される。前記領域１００〜１０５のテスト用端子は前記バンプ電極１２のうち前記中央部基板バンプ電極群１２の一部の基板バンプ電極と前記外周部基板バンプ電極群の内周側の一部の基板バンプ電極とに割り当てられている。マザーボード上の配線パターンは半導体装置１の基板バンプ電極１２の配列に合わせて形成される。従って、実装基板２の中央部に配置された基板バンプ電極に接続されるマザーボード上の配線パターンは、実装基板２の外周部側に配置された基板バンプ電極に接続されるマザーボード上の配線パターンを避けて延在させなければならない。これにより、テスト専用端子を実装基板２の中央部側に割り当てることにより、半導体装置の基板バンプ電極に接続するマザーボード上の配線構造を簡素化するのに資することができる。

特に、テスト用の基板バンプ電極の配置は当該端子に至る配線が短くなるように、そしてテスト用端子が基板バンプ電極の中央部に集まるように考慮されている。即ち、図２４の黒塗り三角記号のＡ／Ｃ系端子は実動作のためにＤＤＲ−ＳＤＲＡＭ４とＤＤＲ−ＳＤＳＲＡＭ５との間で共通接続される端子である。このとき、ＤＤＲ−ＳＤＲＡＭ４側の領域１１３の端子を図２５の領域１０３の基板バンプ電極に接続してテスト専用端子としている。図２４と図２５を表裏に重ねてみれば明らかなように、領域１１３と領域１０３は概ね上下に重なる配置を有している。同様に、図２４の白塗り三角記号のＡ／Ｃ系端子も実動作のためにＤＤＲ−ＳＤＲＡＭ４とＤＤＲ−ＳＤＳＲＡＭ５との間で共通接続される端子であり、それに対してはＤＤＲ−ＳＤＲＡＭ４側の領域１１２の端子を図２５の領域１０２の基板バンプ電極に接続してテスト専用端子としている。領域１１２と領域１０２は概ね上下で隣接している。ＤＤＲ−ＳＤＲＡＭ４側の領域１１０の端子は図２５の領域１００の基板バンプ電極に接続してテスト専用端子としている。ＤＤＲ−ＳＤＲＡＭ５側の領域１１１の端子は図２５の領域１０１の基板バンプ電極に接続してテスト専用端子としている。

このようにしてテスト用の基板バンプ電極に至る配線が短くなる。したがって、配線層間での配線の渡りが減り、かつ各配線グループ間のクロスが減るので、実装基板上におけるテスト端子に至る配線設計が容易になる。

《クロックイネーブル信号用のデバイス端子の個別化》
図２４に示されるように前記ＤＤＲ−ＳＤＲＡＭ４，５はデバイスバンプ電極１１の一つとして前記クロック入力端子ＣＫ，／ＣＫに入力される信号の有効性を示すためのクロックイネーブル信号の入力端子１１ｃｋｅを有する。前記ＭＣＵ３はデバイスバンプ電極１０の一つとして、前記クロックイネーブル信号を出力するための出力端子１０ｃｋｅを有する。図２５に示されるように、前記基板バンプ電極１２の一つとして、前記クロックイネーブル信号の入力端子１１ｃｋｅに接続するテスト端子１２ｃｋｅｉと前記クロックイネーブル信号の出力端子１０ｃｋｅに接続するテスト端子１２ｃｋｅｏとを別々に持つ。これにより、マザーボードに実装する前に半導体装置１をデバイステストするとき、テスト端子１２ｃｋｅにクロックイネーブル信号を供給することによってＭＣＵ３を全く動作させずにＤＤＲ−ＳＤＲＡＭ４，５のデバイステストを行うことができる。テストに際して端子１２ｃｋｅｉへのクロックイネーブル信号をディスエーブルレベルにすることにより、ＤＤＲ−ＳＤＲＡＭ４，５を任意にスタンバイ状態若しくは動作不可能な状態にして、ＭＣＵ３の単独テストが可能になる。

前記テスト端子１２ｃｋｅｉと１２ｃｋｅｏとを隣接配置しておくことにより、テスティングのために分離した双方の端子を実動作のためにマザーボード上で接続するのが容易になる。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、ＤＤＲ−ＳＤＲＡＭの並列データ入出力ビット数は×８、×４であってもよい。ＳＤＲＡＭは更にＤＤＲの倍のクロックスピードでデータ入出力を行う回路形式を備えるものであってもよい。半導体メモリデバイスはＳＤＲＡＭに限定されず、シンクロナスＳＲＡＭであってもよい。半導体データ処理デバイスはマイクロコンピュータに限定されず、グラフィックコントローラ、符号化・複合処理を行なうコントローラなどであってよい。ＤＬＬ回路に代えてＰＬＬ回路を用いてもよい。

本発明に係る半導体装置の縦断面構造を例示する断面図である。 半導体デバイスの平面なレイアウト構成を例示する平面図である。 ＪＥＤＥＣ標準に従うＤＤＲ−ＳＤＲＡＭの外部端子配列を例示する平面図である。 配線層Ｌ２においてＭＣＵとＤＤＲ−ＳＤＲＡＭとを接続するデータ系統の配線を例示する配線パターン図である。 クロック信号配線の経路を全体的に示す模式図である。 半導体装置におけるクロック信号配線の全体的な経路と半導体デバイスとの関係を示す模式図である。 半導体装置におけるクロック信号配線の全体的な経路と基板バンプ電極の配置との関係を示す模式図である。 マザーボードに搭載された半導体装置の縦断面構造を例示する断面図である。 クロック信号配線ＣＫＬの内の配線層Ｌ１における経路を示す平面図である。 クロック信号配線ＣＫＬの内の配線層Ｌ２における経路を示す平面図である。 クロック信号配線ＣＫＬの内の配線層Ｌ５における経路を示す平面図である。 配線層Ｌ６に形成されたクロック信号配線ＣＫＬの一部を成す基板バンプ電極を示す平面図である。 基板バンプ電極の主な機能割り当てとマザーボードの電源プレーンとの関係を示す平面図である。 ＤＤＲ電源バンプ電極の機能割り当てを示す平面図である。 配線層Ｌ４に形成された電源配線を示す平面図である。 配線層Ｌ５に形成された電源プレーンを示す平面図である。 図１６の配線層Ｌ５に重なる位置でその上の配線層Ｌ４を示す平面図である。 図１６に示される配線層Ｌ５のパターンと図１７に示される配線層Ｌ４のパターンとを重ね合わせたパターンを示す平面図である。 ＭＣＵからＤＤＲ−ＳＤＲＡＭに出力される信号の変化に伴う電源系の帰還電流経路を示す模式図である。 ＭＣＵのＤＤＲインタフェース回路が用いる参照電位とＤＤＲ−ＳＤＲＡＭが用いる参照電位の各々を供給するのに専用化された基板バンプ電極の配置を例示する平面図である。 マザーボード上に配置された参照電位Ｖｒｅｆ，Ｖｒｅｆ２の形成回路を例示する回路図である。 マザーボード上に配置された参照電位Ｖｒｅｆ１の形成回路を例示する回路図である。 ＤＬＬ回路のための電源端子の配置を例示する平面図である。 実装基板上のＤＤＲ−ＳＤＲＡＭとＭＣＵの主なデバイスバンプ電極の配置を例示する平面図である。 基板バンプ電極に対するＤＤＲ−ＳＤＲＡＭのテスト用端子の割り当てを例示する平面図である。

符号の説明

１ 半導体装置
２ 実装基板
３ マイクロコンピュータ（ＭＣＵ）
４，５ ＤＤＲ−ＳＤＲＡＭ
６ アンダーフィル樹脂
８ コア層
９、１６ ビルドアップ層
Ｌ１〜Ｌ６ 配線層
１０ ＭＣＵのデバイスバンプ電極
１０ｄｌｌｖｃｃ ＤＬＬ用デバイス電源バンプ電極
１０ｄｌｌｇｎｄ ＤＬＬ用デバイスグランドバンプ電極
１０ｃｋｅ ＭＣＵのクロックイネーブルデバイスバンプ電極
１１ ＤＤＲ−ＳＤＲＡＭのデバイスバンプ電極
１１ｃｋｅ ＤＤＲ−ＳＤＲＡＭのクロックイネーブルデバイスバンプ電極
１２ 基板バンプ電極
１２Ａ，１２Ｂ クロック差動対用基板バンプ電極
１２ｃｏｒ コア用電源バンプ電極
１２ｄｄｒ ＤＤＲ用電源バンプ電極
１２ｄｄｒ＿ｍｃｕ ＤＤＲ用ＭＣＵ電源バンプ電極
１２ｄｄｒ＿ｒａｍ ＤＤＲ用ＤＲＡＭ電源バンプ電極
１２ｉｏ ＩＯ電源バンプ電極
１２ｇｎｄ グランドバンプ電極
１２ｖｒｅｆ、１２ｖｒｅｆ１，１２ｖｒｅｆ２ 参照電位端子
１２ｄｌｌｖｃｃ ＤＬＬ用基板電源バンプ電極
１２ｄｌｌｇｎｄ ＤＬＬ用基板グランドバンプ電極
１２ｃｋｅｉ クロックイネーブル信号入力用端子
１２ｃｋｅｏ クロックイネーブル信号出力用端子
ＤＱ０〜ＤＱ１５ データ入出力端子
ＬＤＱＳ，ＵＤＱＳ データストローブ端子
Ａ１０〜Ａ１３ アドレス端子
／ＲＡＳ，／ＣＡＳ，／ＷＥ コマンド端子
ＬＤＭ，ＵＤＭ データマスク端子
ＲＴｄｑ／ｄｑｓ データ系統
ＲＴｃｍｄ／ａｄｄ アドレス・コマンド系統
３０，３１ データ信号配線
３２，３３ ストローブ信号配線
３４Ｔ 非反転クロック信号配線
３４Ｂ 反転クロック信号配線
３７ 差動終端抵抗
４０ マザーボード
６０Ａ，６０Ｂ マザーボード上のＩＯ用電源プレーン
６１ マザーボード上のコア用電源プレーン
６２ マザーボード上のＤＤＲ用電源プレーン
７０ ＤＤＲ用電源プレーン
７１ ＩＯ用電源プレーン
７２ コア用電源プレーン
７３ ＤＤＲ−ＳＤＲＡＭ用電源配線
９０ ＤＬＬ回路
１１０ ＤＤＲ−ＳＤＲＡＭ５のデータ系デバイスバンプ電極
１１１ ＤＤＲ−ＳＤＲＡＭ５のデータ系デバイスバンプ電極
１１２ ＤＤＲ−ＳＤＲＡＭの右側のコマンド、アドレス系デバイスバンプ電極
１１３ ＤＤＲ−ＳＤＲＡＭの左側のコマンド、アドレス系デバイスバンプ電極

Claims (27)

1. 実装基板の一方の面に複数の半導体デバイスが搭載された半導体装置であって、
   前記実装基板は、他方の面に形成された複数の基板端子と配線層とを有し、
   前記半導体デバイスは前記実装基板の配線層に接続される複数のデバイス端子を有し、
   前記複数の半導体デバイスとして、クロック信号に同期動作される複数個の半導体メモリデバイスと、前記複数個の半導体メモリデバイスをアクセス制御する半導体データ処理デバイスとを有し、
   前記半導体メモリデバイスは、前記デバイス端子としてデータ入出力端子、データストローブ端子、アドレス入力端子、及びクロック入力端子を有し、
   前記実装基板上において前記半導体メモリデバイスは、前記データ入出力端子及び前記データストローブ端子の方が前記アドレス入力端子よりも前記半導体データ処理デバイス寄りとなるように配置された半導体装置。
2. 前記半導体メモリデバイスはＪＥＤＥＣ標準の端子配列を有するパッケージにダブルデータレートのシンクロナスＤＲＡＭチップが収納された構造を有し、
   前記半導体データ処理デバイスはチップサイズパッケージにマイクロコンピュータチップが収納された構造を有する請求項１記載の半導体装置。
3. 前記実装基板の配線層は、実装された複数個の半導体メモリデバイスの間の領域を利用して形成したストローブ信号配線を有し、
   前記ストローブ信号配線は前記複数の半導体メモリデバイスのデータストローブ端子を前記半導体データ処理デバイスの対応端子に接続するための配線である請求項１記載の半導体装置。
4. 前記複数の半導体メモリデバイスのデータ入出力端子を前記半導体データ処理デバイスの対応端子に接続するためのデータ信号配線を有し、
   ストローブ信号配線は前記データ信号配線から分離して配置されている請求項３記載の半導体装置。
5. 前記実装基板の配線層は、実装された複数個の半導体メモリデバイスの間の領域を利用して形成したクロック信号配線を有し、
   前記クロック信号配線は、前記複数の半導体メモリデバイスのクロック端子を前記半導体データ処理デバイスの対応端子に接続するための配線であり、
   前記クロック信号配線は前記半導体データ処理デバイスを基点に途中に分岐を有して各々の半導体メモリデバイスに至る等長化経路を形成する請求項３記載の半導体装置。
6. 前記クロック信号配線は前記データ信号配線及びストローブ信号配線と分離して配置されている請求項５記載の半導体装置。
7. 前記クロック信号配線は差動対によって構成される請求項５記載の半導体装置。
8. 前記基板端子として前記クロック信号配線の分岐点に接続する差動終端抵抗接続用の一対の基板端子を有する請求項７記載の半導体装置。
9. 前記差動終端抵抗接続用の一対の基板端子は隣接する請求項８記載の半導体装置。
10. 前記実装基板はコア層とその表裏に形成されたビルドアップ層とを有し、
    前記コア層の表裏に電源プレーンとグランドプレーンを有し、
    前記コア層に対して前記半導体デバイスが実装される側のビルドアップ層の配線層を用いて前記半導体メモリデバイスと半導体データ処理デバイスとを接続する信号配線が形成され、
    前記コア層に対して前記基板端子が形成される側のビルドアップ層の配線層を用いて前記分岐点を前記差動終端抵抗接続用の基板端子に接続する信号配線が形成された請求項８記載の半導体装置。
11. 前記基板端子として、前記半導体データ処理デバイスにコア回路用電源を供給するコア用電源端子と、前記半導体データ処理デバイスに外部インタフェース用電源を供給するインタフェース用電源端子と、前記半導体データ処理デバイス及び前記半導体メモリデバイスにメモリ電源を供給するメモリ電源端子と、グランド端子とを有し、
    前記コア用電源端子は前記半導体データ処理デバイス寄りに配置され、
    前記メモリ電源端子は前記半導体メモリデバイス寄りに配置され、
    前記インタフェース用電源端子は信号端子及びグランド端子と共に実装基板の周囲に分散された請求項１記載の半導体装置。
12. 前記メモリ電源端子として、前記半導体メモリデバイスのメモリ動作に用いる第１のメモリ電源を前記半導体メモリデバイスに供給する第１のメモリ電源端子と、前記半導体メモリデバイスに対するインタフェース制御に用いる第２のメモリ電源を前記半導体データ処理デバイスに供給する第２のメモリ電源端子とを別々に有する請求項１１記載の半導体装置。
13. 前記実装基板は、前記第１のメモリ電源端子に接続する第１のメモリ電源プレーンと、前記第２のメモリ電源端子に接続する第２のメモリ電源プレーンとを別々に有し、
    前記第１のメモリ電源プレーンと前記第２のメモリ電源プレーンとは相互に別層の配線層に形成され、実装基板の表裏方向で重なる配置を有する請求項１２記載の半導体装置。
14. 前記第１のメモリ電源端子と第２のメモリ電源端子は相互に隣接配置されている請求項１３記載の半導体装置。
15. 前記第２のメモリ電源プレーンは、前記半導体メモリデバイスのデータ入出力端子、データストローブ端子及びクロック入力端子と前記半導体処理デバイスのそれら端子に対応するデバイス端子とを接続するための信号配線に、実装基板の表裏方向で重なる配置を有する請求項１３記載の半導体装置。
16. 前記実装基板はコア層とその表裏に形成されたビルドアップ層とを有し、
    前記コア層に対して前記半導体デバイスが実装される側のビルドアップ層の配線層を用いて前記半導体メモリデバイスと半導体データ処理デバイスとを接続する信号配線が形成され、
    前記コア層はその表裏に電源プレーンとグランドプレーンを有し、
    前記第２の電源プレーンは前記電源プレーンの形成層の一部に形成され、
    前記第１の電源プレーンは前記電源プレーンの形成層の表裏方向に隣り合うビルドアップ層の配線層を用いて形成されている請求項１５記載の半導体装置
17. 前記基板端子として、前記半導体メモリデバイスに参照電位を供給するための第１の参照電位端子と、前記半導体データ処理デバイスに参照電位を供給するための第２の参照電位端子とを有し、
    前記実装基板は前記メモリ電源端子に接続するメモリ電源プレーンを有し、
    前記第１の参照電位端子及び第２の参照電位端子は、前記メモリ電源プレーンに実装基板の表裏方向で重なる配置を有する請求項１１記載の半導体装置。
18. 前記第１の参照電位端子及び第２の参照電位端子はメモリ電源端子及びグランド端子に隣接配置される請求項１７記載の半導体装置。
19. 前記基板端子は複数列を同心状に周回させた配置を有し、
    前記第１の参照電位端子及び第２の参照電位端子は周回配置された基板端子配列の最内周に位置される請求項１８記載の半導体装置。
20. 前記半導体データ処理デバイスは、ＰＬＬ回路又はＤＬＬ回路を有すると共に、そのデバイス端子として前記ＰＬＬ回路又はＤＬＬ回路に専用の電源用デバイス端子とグランド用デバイス端子を有し、
    前記実装基板は基板端子として、前記ＰＬＬ回路又はＤＬＬ回路に専用の基板用電源端子と基板用グランド端子を有し、
    前記実装基板の表裏方向に垂直な平面内において、前記電源用デバイス端子の近傍に前記電源用基板端子が位置し、前記グランド用デバイス端子の近傍に前記グランド用基板端子が位置する請求項１１記載の半導体装置。
21. 前記電源用基板端子と前記グランド用基板端子とは隣接されている請求項２０記載の半導体装置。
22. 前記基板端子は、複数列を同心状に周回させた周回端子群と、前記周回端子群に囲まれた中央端子群とを有し、
    前記中央端子群の一部と前記周回端子群の内周部側端子の一部とには、前記半導体メモリデバイスのデバイス端子に接続するテスト専用端子が割り当てられている請求項１記載の半導体装置。
23. 前記半導体メモリデバイスのデバイス端子として、前記クロック入力端子に入力される信号の有効性を示すためのクロックイネーブル信号の入力端子を有し、
    前記半導体データ処理デバイスのデバイス端子として、前記クロックイネーブル信号を出力するための出力端子を有し、
    前記基板端子として、前記クロックイネーブル信号の入力端子に接続する端子と前記クロックイネーブル信号の出力端子に接続する端子とを別々に持つ請求項２２記載の半導体装置。
24. 前記クロックイネーブル信号の入力端子に接続する基板端子と前記クロックイネーブル信号の出力端子に接続する基板端子とが隣接配置されている請求項２３記載の半導体装置。
25. 実装基板の一方の面に複数の半導体デバイスが搭載された半導体装置であって、
    前記実装基板は、他方の面に形成された複数の基板端子と配線層とを有し、
    前記半導体デバイスは前記実装基板の配線層に接続される複数のデバイス端子を有し、
    前記複数の半導体デバイスとして、クロック信号に同期動作される複数個の半導体メモリデバイスと、前記複数個の半導体メモリデバイスをアクセス制御する半導体データ処理デバイスとを有し、
    前記基板端子として、前記半導体データ処理デバイスにコア回路用電源を供給するコア用電源端子と、前記半導体データ処理デバイスに外部インタフェース用電源を供給するインタフェース用電源端子と、前記半導体データ処理デバイス及び前記半導体メモリデバイスにメモリ電源を供給するメモリ電源端子と、グランド端子とを有し、
    前記コア用電源端子は前記半導体データ処理デバイス寄りに配置され、
    前記メモリ電源端子は前記半導体メモリデバイス寄りに配置され、
    前記インタフェース用電源端子は信号端子と共に周囲に分散された半導体装置。
26. 実装基板の一方の面に複数の半導体デバイスが搭載された半導体装置であって、
    前記実装基板は、他方の面に形成された複数の基板端子と配線層とを有し、
    前記半導体デバイスは前記実装基板の配線層に接続される複数のデバイス端子を有し、
    前記複数の半導体デバイスとして、クロック信号に同期動作される複数個の半導体メモリデバイスと、前記複数個の半導体メモリデバイスをアクセス制御する半導体データ処理デバイスとを有し、
    前記基板端子として、前記半導体データ処理デバイス及び前記半導体メモリデバイスにメモリ電源を供給するメモリ電源端子と、グランド端子と、前記半導体メモリデバイスに参照電位を供給する第１の参照電位端子と、前記半導体データ処理デバイスに参照電位を供給する第２の参照電位端子とを有し、
    前記実装基板は前記メモリ電源端子に接続するメモリ電源プレーンを有し、
    前記第１の参照電位端子及び第２の参照電位端子は、前記メモリ電源プレーンに実装基板の表裏方向で重なる配置を有する半導体装置。
27. 実装基板の一方の面に複数の半導体デバイスが搭載された半導体装置であって、
    前記実装基板は、他方の面に形成された複数の基板端子と配線層とを有し、
    前記半導体デバイスは前記実装基板の配線層に接続される複数のデバイス端子を有し、
    前記複数の半導体デバイスとして、クロック信号に同期動作される複数個の半導体メモリデバイスと、前記複数個の半導体メモリデバイスをアクセス制御する半導体データ処理デバイスとを有し、
    前記半導体データ処理デバイスは、ＰＬＬ回路又はＤＬＬ回路を有すると共に、そのデバイス端子として前記ＰＬＬ回路又はＤＬＬ回路に専用の電源用デバイス端子とグランド用デバイス端子を有し、
    前記実装基板は基板端子として、前記ＰＬＬ回路又はＤＬＬ回路に専用の基板用電源端子と基板用グランド端子を有し、
    前記実装基板の表裏方向に垂直な平面内において、前記電源用デバイス端子の近傍に前記電源用基板端子が位置し、前記グランド用デバイス端子の近傍に前記グランド用基板端子が位置する半導体装置。
    

Images