JP2010287733A - 半導体装置 - Google Patents

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Abstract

【課題】回路に発生したノイズが接地電位供給配線を介して他の回路に流れるのを防いだ半導体装置を提供する。
【解決手段】第１および第２のパッド列と、第１のパッド列の近くに設けられた第１の配線に接続された第１の接地電位供給電極と、第２のパッド列の近くに設けられた第２の配線に接続された第２の接地電位供給電極とを有し、第１のパッド列は、チップ内の第１の回路に接続され、第１のボンディングワイヤを介して第１の配線と接続された第１のパッドと、チップ内の第２の回路に接続され、第２のパッド列をまたぐ第２のボンディングワイヤを介して第２の配線と接続された第２のパッドとを含む構成である。
【選択図】図１

Description

本発明は、半導体装置に関する。
半導体チップの一例であるＤＲＡＭ（Dynamic Random Access Memory）について、近年、内部回路を電気的にチップ外部と接続するためのパッドがチップのセンター部分に配置されたものが注目されている（特許文献１参照）。データ入出力（ＤＱ）パッド、アドレス・コントロールパッド、電源（ＶＤＤ）パッドおよび接地（ＶＳＳ）パッドなど、複数のパッドが、通常、目的に応じて設けられている。以下では、複数のパッドが一定の方向に１列に配置された構成を「パッド列」と称する。
特許文献１に開示された半導体チップでは、パッド列が１列の場合である。このようなチップにおいて、さらにＤＱパッドの増加に伴って、チップのセンター部分にパッド列を２列平行に配置するチップが検討されている。
一方、ＤＲＡＭは、ＤＲＡＭが搭載される多種多様な製品に合わせるために、データ入出力が「×８」、「×１６」および「×３２」の３品種で提供されている。そのため、ＤＱパッドが８個（データ入出力が「×８」の場合）、ＤＱパッドが１６個（データ入出力が「×１６」の場合）、ＤＱパッドが３２個（データ入出力が「×３２」の場合）のいずれにも合うパッド列を採用することが検討されている。一例として、次のような方法がある。ＤＱパッド数が最大となる、データ入出力が「×３２」のときのＤＱパッドに合わせて３２個のＤＱパッドを配置したチップを作製し、データ入出力を「×１６」や「×８」として出荷するときには、不要なＤＱパッドを配線基板と接続しないようにして、データ入出力数の異なる３品種を１種類の共通チップで実現している。
２列のパッド列を備えたＤＲＡＭチップのＢＧＡ（Ball Grid Array）の構成の一例を、図を参照して説明する。このＢＧＡに搭載されるチップは、データ入出力が「×８」、「×１６」、「×３２」のいずれにも対応可能な共通チップであるものとする。
このとき、ＤＲＡＭチップに形成されるパッドは、信号入出力にかかわるパッドとして、データ入出力を行うＤＱ系パッド、コマンド・アドレスを受け取るためのＣＡ系パッドが存在するが、データ入出力の異なる３品種に対応するためＤＲＡＭチップの中央部にＣＡ系パッドが配置され、「×８」用の８ビット分及び、この８ビットに加えて「×１６」で使用される残りの８ビット分のパッドは、チップのＣＡ系パッドの一方に配置され、「×３２」で使用される残りの１６ビット分のパッドは、ＣＡ系パッドの他方に配置されている。言い換えると、「×１６」で使用される１６ビット分のパッドと、「×３２」で使用される残りの１６ビット分のパッドとにチップの長辺方向で挟まれるようにＣＡ系パッドが配置されている。
図３は関連する半導体装置の一構成例を示す透視図である。図３に示すように、パッケージ３０１にチップ３０２が設けられている。図３は、長方形状のチップ３０２が搭載されたパッケージ３０１の２つの短辺のうち一方の短辺側からパッケージ３０１の約１／３までの部分を拡大したものを示す。
パッケージ３０１の表面には、パッケージ３０１とこのパッケージ３０１が搭載される配線基板とを電気的に接続するための半田ボール用電極パッドが設けられている。この半田ボール用電極パッドの位置は、ＤＤＲ２（Double Date Rate 2）やＤＤＲ３などの規格によって決まっている。ＶＤＤ電極１５１、１５２は、電源電位をチップ３０２に供給するための半田ボール用電極パッドである。ＶＳＳ電極１５３、１５４は、接地電位をチップ３０２に供給するための半田ボール用電極パッドである。アドレス入力電極１７１は、アドレスＡ０〜Ａ１２、ＢＡ０〜２の各アドレスを指定するため信号が入力される半田ボール用電極パッドである。図３は半田ボールが装着される側の面からパッケージ３０１を見たときの透視図である。
また、チップ３０２の長辺に平行に、チップ３０２のセンター部分に２列のパッド列が設けられている。パッド１１１、１１２、１１６は、センスアンプに接地電位を供給するためのセンスアンプ接地用パッド（以下では、ＶＳＳＳＡパッドと表記する）である。パッド１１３は、昇圧電位発生回路に接地電位を供給するためのパッドである（以下では、ＶＳＳＰパッドと表記する）である。パッド１１４は、入力初段回路に接地電位を供給するためのパッド（以下では、ＶＳＳＩパッドと表記する）である。特に、入力初段回路は、小電位差を検知するため、ノイズによる影響を受けやすい。
パッド１２２は、センスアンプに電源電位を供給するためのセンスアンプ電源用パッド（以下では、ＶＤＤＳＡパッドと表記する）である。パッド１２１は、昇圧電位発生回路に電源電位を供給するためのパッド（以下では、ＶＤＤＰパッドと表記する）である。パッド１２３、１２４は、入力初段回路に電源電位を供給するためのパッド（以下では、ＶＤＤＩパッドと表記する）である。
また、半田ボール用電極パッドからパッド列近くまで配線が設けられ、パッド列のパッドと配線とはボンディングワイヤ３９１で接続されている。ＶＳＳＳＡパッド１１１、１１２、ＶＳＳＰパッド１１３、およびＶＳＳＩパッド１１４は、ボンディングワイヤ３９１およびＶＳＳ配線３６３を介してＶＳＳ電極１５３と接続されている。ＶＳＳＩパッド１１５およびＶＳＳＳＡパッド１１６は、ボンディングワイヤ３９１およびＶＳＳ配線３６４を介してＶＳＳ電極１５４と接続されている。
ＶＤＤＰパッド１２１、ＶＤＤＳＡパッド１２２、およびＶＤＤＩパッド１２３、１２４は、ボンディングワイヤ３９１およびＶＤＤ配線３６１を介してＶＤＤ電極１５１、１５２と接続されている。
なお、図３では、各種パッド１１１〜１１６、１２１〜１２４のそれぞれとＶＳＳ配線またはＶＤＤ配線との接続については、データ入出力が「×３２」の場合について示している。それ以外のパッドについては、データ入出力が「×８」または「×１６」の場合の一部が示されている。
図３に示すパッケージ３０１では、左側と右側の２列のパッド列のうち１つのパッド列の中に同一の電位に接続される複数のパッドがあると、それら複数のパッドはそのパッド列に近い側の配線を介して半田ボール用電極に接続されている。図３を参照して具体例を説明する。左側のパッド列にあるＶＳＳＳＡパッド１１１、１１２、ＶＳＳＰパッド１１３、およびＶＳＳＩパッド１１４は、ＶＳＳ配線３６３を介してＶＳＳ電極１５３と接続されている。また、右側のパッド列にあるＶＳＳＩパッド１１５およびＶＳＳＳＡパッド１１６はＶＳＳ配線３６４を介してＶＳＳ電極１５４と接続されている。
特開２００９−０３８１４２号公報
上述したように、図３に示す構成では、同じパッド列の中に接地電位系のＶＳＳＳＡパッドとＶＳＳＩパッドが設けられている場合には、これらのパッドのそれぞれは、自分に最も近い、ＶＳＳ配線に共通に接続されていた。
しかしながら、ＶＳＳＳＡパッドには、センスアンプが動作する際のセンスアンプ内の電位の変動により、ノイズが発生することがある。この場合、図３に示す構成では、ＶＳＳＳＡパッドからＶＳＳ配線を介して、ノイズがＶＳＳＩパッドに回り込み、ＶＳＳＩにノイズが乗ってしまうため、ノイズの影響を受けても入力初段回路が入力データを誤り無く取り込むことができるよう、動作周波数を低減させなければならなくなり、チップの動作特性（具体的には、動作周波数）を悪化させてしまう原因となっている。
本発明の半導体装置は、第１および第２のパッド列と、第１のパッド列の近くに設けられた第１の配線に接続された第１の接地電位供給電極と、第２のパッド列の近くに設けられた第２の配線に接続された第２の接地電位供給電極とを有し、第１のパッド列は、チップ内の第１の回路に接続され、第１のボンディングワイヤを介して第１の配線と接続された第１のパッドと、チップ内の第２の回路に接続され、第２のパッド列をまたぐ第２のボンディングワイヤを介して第２の配線と接続された第２のパッドとを含む構成である。
本発明によれば、第１の回路に接続される第１のパッドおよび第２の回路に接続される第２のパッドが第１のパッド列に設けられており、第１のパッドは第１の接地電位供給電極に接続され、第２のパッドは第２の接地電位供給電極に接続されている。そのため、第１または第２の回路のうちいずれか一方の回路に発生したノイズが第１または第２の配線を介して他方の回路に流れることがない。
本発明によれば、異なる回路に接続される２つの接地電位供給用パッドがそれぞれ異なる接地電位供給電極に接続されているため、いずれか一方の回路に発生するノイズが他方の回路に悪影響を及ぼすのを防げる。
本実施形態の半導体装置の一構成例を示す透視図である。 本実施形態の半導体装置の別の構成例の要部を示す平面図である。 関連する半導体装置の一構成例を示す透視図である。
本実施形態の半導体装置の構成を説明する。図１は本実施形態の半導体装置の一構成例を示す透視図である。
図１に示すように、ＢＧＡのパッケージ１０１にＤＲＡＭのチップ１０２が設けられている。図３と同様に、図１も、長方形状のチップ１０２が搭載されたパッケージ１０１の２つの短辺のうち一方の短辺側からパッケージ１０１の約１／３までの部分を拡大したものを示している。
また、図１は、半田ボールが装着される側の面からパッケージ１０１を見たときの透視図である。図１に示すチップは、データ入出力が「×８」、「×１６」、「×３２」のいずれにも対応可能な共通チップであるものとする。ここでは、データ入出力が「×８」または「×１６」の場合で共通チップを使用するものとする。以下では、図３で説明した構成と同様な構成については同一の符号を付し、その詳細な説明を省略する。
図１に示すように、パッケージ１０１の表面に、パッケージ１０１とこのパッケージ１０１が搭載される配線基板とを電気的に接続するためのＶＤＤ電極１５１、１５２と、ＶＳＳ電極１５３、１５４と、アドレス入力電極１７１とを含む半田ボール用電極パッドが設けられている。これらの半田ボール用電極パッドの位置は、ＤＤＲ２やＤＤＲ３などの規格によって決まっている。
また、チップ１０２の長辺に平行に、チップ１０２のセンター部分に２列のパッド列２０１、２０２が設けられている。図１に示す２列のパッド列のうち、左側のパッド列２０１は、ＶＳＳＳＡパッド１１１、１１２、ＶＳＳＰパッド１１３、およびＶＳＳＩパッド１１４を含む。右側のパッド列２０２は、ＶＤＤＰパッド１２１、ＶＤＤＳＡパッド１２２、ＶＤＤＩパッド１２３、ＶＳＳＩパッド１１５、ＶＳＳＳＡパッド１１６、およびＶＤＤＩパッド１２４を含む。
また、半田ボール用電極パッドからパッド列近くまで配線が設けられ、パッド列のパッドと配線とはボンディングワイヤ１９１で接続されている。図１に示すように、パッド列２０２よりもパッド列２０１の近い側にＶＳＳ配線１６３が設けられ、パッド列２０１よりもパッド列２０２の近い側にＶＳＳ配線１６４が設けられている。ＶＳＳ配線１６３はＶＳＳ電極１５３と接続されており、ＶＳＳ配線１６４はＶＳＳ電極１５４と接続されている。また、ＶＤＤ配線１６１はＶＤＤ電極１５１、１５２と接続されている。
図１に示すように、本実施形態では、パッド列２０１のＶＳＳＳＡパッド１１１、１１２、およびＶＳＳＰパッド１１３と、パッド列２０２のＶＳＳＳＡパッド１１６のそれぞれが、ボンディングワイヤ１９１を介してＶＳＳ配線１６３と接続されている。パッド列２０１のＶＳＳＩパッド１１４、およびパッド列２０２のＶＳＳＩパッド１１５のそれぞれは、ボンディングワイヤ１９１を介してＶＳＳ配線１６４と接続されている。
パッド列２０２のＶＤＤＰパッド１２１、ＶＤＤＳＡパッド１２２、およびＶＤＤＩパッド１２３、１２４は、ボンディングワイヤ１９１を介してＶＤＤ配線１６１と接続されている。ＶＳＳ配線１６３、１６４およびＶＤＤ配線１６１のそれぞれが面積の広いベタパターンなのは、配線幅をできるだけ広く、かつ、パッド列のパッドと半田ボール用電極パッドとの間の電流経路をできるだけ短くするためである。
本実施形態では、データ入出力が「×３２」分のＤＱパッドを有するチップを「×１６」品または「×８」品として使用する際には、ボンディングワイヤをノンコネクションとなるパッドの上を通過させることによって、接地電位が供給されるＶＳＳＩパッドとＶＳＳＳＡパッドを、それぞれ別々の接地電位供給電極に接続している。そのため、センスアンプ回路に発生するノイズがＶＳＳＳＡからＶＳＳ配線を介してＶＳＳＩパッドに回り込むのを防ぎ、動作速度を向上させたチップを提供することが可能となる。
ノンコネクションとなるパッドは、「×１６」品として使用される場合には、「×３２」品時にのみ使用されるＤＱパッド及びそれに付随するＤＱＳパッド、ＤＱ入出力回路に電源電位及び接地電位を供給するＶＤＤＱ及びＶＳＳＱがそれに相当する。
ノイズ耐性の強い回路またはノイズを発生しやすい回路に接続されるパッドとノイズ耐性の弱い回路に接続されるパッドとを別々の接地電位供給電極に接続することによって、ノイズ源と考えられる回路とノイズ耐性の弱い回路とを分離させ、チップ内の回路に誤動作が起こるのを防止できる。
なお、図１では、使用されていないパッドの上にボンディングワイヤを通す場合を示したが、パッド間の上にボンディングワイヤを通してもよい。
図２は本実施形態の半導体装置の別の構成例の要部を示す平面図である。図２に示すように、パッドを配置する領域に余裕があれば、パッド間を広くしてもよい。ＶＳＳ配線１６３とＶＳＳＳＡパッド１１６とを接続するボンディングワイヤ２９１はパッド列２０１をまたぐとともに、パッド列２０１のパッド間の上を通っている。また、ＶＳＳ配線１６４とＶＳＳＳＡパッド１１４とを接続するボンディングワイヤ２９１はパッド列２０２をまたぐとともに、パッド列２０２のパッド間の上を通っている。
このように、パッド間の距離を図１に示す場合よりも広くすることによって、パッド列をまたぐボンディングワイヤ２９１がパッド上ではなく、２つのパッドの間の上を通ることで、これら２つのパッドもボンディングワイヤを介して配線と接続することが可能となる。そのため、データ入出力が「×３２」の品種にも、本発明を適用することで、センスアンプからＶＳＳ配線を介して他の回路にノイズが流れるのを防ぎ、動作周波数を向上させることが可能となる。
また、本実施形態ではノイズ源としてセンスアンプ回路の場合で説明したが、昇圧電位発生回路もノイズ源となり得る。昇圧電位発生回路、または昇圧電位発生回路を含む回路と、昇圧電位発生回路よりもノイズ耐性の弱い回路について、本発明を適用することが可能である。
また、昇圧電位発生回路とセンスアンプ回路のノイズ耐性を比較すると、センスアンプ回路の方が弱い。そのため、これらの回路についても本発明を適用することが可能である。また、ノイズ耐性の弱い回路として、本実施形態では、入力初段回路の場合で説明したが、ＤＬＬ（Delay Locked Loop）回路にも本発明を適用することが可能である。また、電源電圧をリファレンスとするリファレンス電位のＶＤＤパッドおよびＶＳＳパッドのいずれかにノイズが乗ってもデバイスに悪影響を及ぼすため、これらのパッドもノイズ耐性の弱い回路に接続されるパッドとして本発明を適用することが可能である。
さらに、本実施形態の半導体装置では、半導体チップがＤＲＡＭの場合で説明したが、半導体チップはＤＲＡＭに限らず、他のメモリデバイスであってもよい。さらに、ノイズ耐性の強い回路とノイズ耐性の弱い回路のそれぞれに別の接地電位供給電極を接続する必要があれば、メモリデバイスに限らず、ロジックデバイスにも本発明を適用することが可能である。
１０１ パッケージ
１０２ チップ
１１１、１１２、１１６ ＶＳＳＳＡパッド
１１３ ＶＳＳＰパッド
１１４、１１５ ＶＳＳＩパッド
１９１、２９１ ボンディングワイヤ
１５３、１５４ ＶＳＳ電極
１６３、１６４ ＶＳＳ配線

Claims (9)

  1. チップ表面に設けられ、チップ内の回路に接続される複数のパッドが一定の方向に沿って配置された第１および第２のパッド列と、
    前記第２のパッド列よりも前記第１のパッド列の近くに設けられた第１の配線に接続された第１の接地電位供給電極と、
    前記第１のパッド列よりも前記第２のパッド列の近くに設けられた第２の配線に接続された第２の接地電位供給電極と、を有し、
    前記第１のパッド列は、第１および第２のパッドを含み、
    前記第１のパッドは、前記チップ内の第１の回路に接続され、第１のボンディングワイヤを介して前記第１の配線と接続され、
    前記第２のパッドは、前記チップ内の第２の回路に接続され、前記第２のパッド列をまたぐ第２のボンディングワイヤを介して前記第２の配線と接続されている、半導体装置。
  2. 前記第２のボンディングワイヤが、前記第２のパッド列のパッド上を通過するよう配置されることを特徴とする請求項１記載の半導体装置。
  3. 前記第２のボンディングワイヤが上を通過する前記第２のパッド列のパッドは、ノンコネクトパッドであることを特徴とする請求項２記載の半導体装置。
  4. 前記第１および前記第２のパッド列は、前記チップの中央部分に、前記チップの長辺方向に沿って平行な直線状にそれぞれ配置されていることを特徴とする請求項１から３のいずれか１項記載の半導体装置。
  5. 前記第２のボンディングワイヤが前記第２のパッド列のパッド間の上を通る、請求項１記載の半導体装置。
  6. 前記第１および前記第２の回路の一方がノイズ発生源となっている、請求項１から５のいずれか１項に記載の半導体装置。
  7. 前記第１および前記第２の回路のノイズ耐性がそれぞれ異なっていることを特徴とする、請求項１から６のいずれか１項に記載の半導体装置。
  8. 前記第１および前記第２の回路のうち一方の回路がセンスアンプ回路であり、他方の回路が入力初段回路であることを特徴とする、請求項１から７のいずれか１項に記載の半導体装置。
  9. 前記第１および前記第２の回路のうち一方の回路が昇圧電位発生回路であり、他方の回路が入力初段回路またはセンスアンプ回路であることを特徴とする、請求項１から７のいずれか１項に記載の半導体装置。
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