JP2012123881A - 半導体装置 - Google Patents

Abstract

【課題】出力バッファにおいて発生したノイズが、他の出力バッファに伝搬することを防止し、且つ各出力バッファに安定した電源供給を行うことが可能な半導体装置を提供する。
【解決手段】外部電圧が供給される複数の電源パッド１１１，１１２と、複数のデータ出力パッド１１３，１１４と、複数の電源パッド１１１，１１２に共通接続された電源幹線４１１，４１２と、電源幹線から分岐した複数の分岐電源配線４１１Ｂ，４１２Ｂと、それぞれ対応する分岐電源配線４１１Ｂ，４１２Ｂから供給される電源電圧によって動作し、それぞれ対応するデータ出力パッド１１３，１１４を駆動する複数の出力バッファ７２と、複数の分岐電源配線４１１Ｂ，４１２Ｂにそれぞれ設けられたローパスフィルタ回路１０００とを備える。
【選択図】図４

Description

本発明は、半導体装置に関し、特に、データ出力バッファから発生したノイズが他のデータ出力バッファに伝搬することを抑制することが可能な半導体装置に関する。

ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置には、チップの外部にデータを出力するための出力バッファが接続されたデータ出力パッドや外部電圧が供給される電源パッド等、複数のパッドが備えられている。複数のパッドのうち、一対のデータストローブ信号が出力される一対のデータストローブパッドが隣接して配置された場合、一対のデータストローブ信号は互いに相補な信号であることから、その出力バッファにおいてノイズが発生することはほとんどない。しかしながら、２つのデータ出力パッドが隣接して配置された場合、それぞれの出力信号を出力する出力バッファでは、互いに異なる（相補でない）信号が出力される場合があることから、ノイズが発生しやすい。

そこで、特許文献１では、２つのデータ出力パッド（ＤＱ１，ＤＱ２等）、及び一対のデータストローブパッド（ＤＱＳ，ＤＱＳＢ）をそれぞれ１ペアとし、それぞれが電源幹線に接続された２つの電源パッド（ＶＤＤＱ，ＶＳＳＱ）を各ペアの両側にそれぞれ配置し、さらに、異なるペア間の電源幹線を高抵抗で分離することにより、いずれかの出力パッドに接続された出力バッファにおいて発生したノイズが、他の出力バッファ、特にデータストローブパッドを駆動するデータストローブバッファに伝搬することを防止する方法が提案されている。

特開２００９−２８３６７３号公報

しかしながら、特許文献１に示された方法では、異なるペア間の電源幹線を高抵抗で分離していることから、各出力パッドのペアに割り当てられた電源パッドは、その電源パッドに接続された出力バッファ以外の出力バッファからは配線インピーダンスが高くなってしまい、各出力バッファに電源を安定して供給しにくくなってしまう。すなわち、ある出力バッファにおいて瞬間的に大きな電力が必要となった場合、対応する出力パッドに割り当てられた電源パッドからの電源供給だけでは不足となり、他の出力パッドのペアに割り当てられた電源パッドからの電源供給が必要となるが、上記のとおり配線インピーダンスが高いことから、他の電源パッドからの電源供給が不十分となってしまうおそれが生じる。

本発明の一側面による半導体装置は、外部電圧が供給される複数の電源パッドと、複数のデータ出力パッドと、前記複数の電源パッドに共通接続された電源幹線と、前記電源幹線から分岐した複数の分岐電源配線と、それぞれ対応する前記分岐電源配線から供給される電源電圧によって動作し、それぞれ対応する前記データ出力パッドを駆動する複数の出力バッファと、前記複数の分岐電源配線にそれぞれ設けられたローパスフィルタ回路と、を備えることを特徴とする。

本発明の他の側面による半導体装置は、複数の第１電源パッドと、複数の第２電源パッドと、複数のデータ出力パッドと、前記複数の第１電源パッドに共通接続された第１電源幹線と、前記複数の第２電源パッドに共通接続された第２電源幹線と、前記第１電源幹線から分岐した複数の第１分岐電源配線と、前記第２電源幹線から分岐した複数の第２分岐電源配線と、一対の電源ノードがそれぞれ対応する前記第１分岐電源配線及び前記第２分岐電源配線に接続され、出力ノードがそれぞれ対応する前記データ出力パッドに接続された複数の出力バッファと、前記複数の第１分岐電源配線にそれぞれ挿入された複数の第１抵抗素子と、前記複数の第２分岐電源配線にそれぞれ挿入された複数の第２抵抗素子と、前記複数の出力バッファにそれぞれ設けられた前記一対の電源ノード間にそれぞれ接続された複数の容量素子とを備えることを特徴とする。

本発明によれば、各データ出力パッドを駆動する各出力バッファに電源電圧を供給する分岐電源配線それぞれにローパスフィルタ回路又は抵抗素子及び容量素子が設けられていることから、各出力バッファにおいて発生したノイズが他の出力バッファに伝搬することを抑制することが可能となる。さらに、電源幹線ではなく、分岐電源配線にローパスフィルタ回路又は抵抗素子及び容量素子が設けられていることから、電源幹線には抵抗素子を設ける必要がなくなる。このため、複数の電源パッドからの電源供給量のトータルが電源幹線に供給されることとなり、各出力バッファに安定した電源供給を行うことが可能となる。

本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。 半導体装置１０のレイアウト説明するための全体図である。 データ入出力回路７０におけるデータ出力回路７０ｏのブロック図である。 本発明の好ましい実施形態による複数のデータ出力回路７０ｏと、これらに電源を供給する電源幹線及び電源パッドやデータ出力パッド等を示す模式図である。 本発明の好ましい第１の実施形態による半導体装置におけるローパスフィルタ回路１０００の詳細を説明するための模式図である。 半導体装置１０における電源投入後（パワーオンリセット信号ＰＯＮが入力されてから）の電源電圧ＶＤＤと内部電圧ＶＰＥＲＩの時間経過にともなう電位変化を示す図である。 図６に示す問題の対応を説明するための模式図である。 図７に示す問題の対応を行った半導体装置１０における電源投入後（パワーオンリセット信号ＰＯＮが入力されてから）の電源電圧ＶＤＤと内部電圧ＶＰＥＲＩの時間経過にともなう電位変化を示す図である。 第２の実施形態による半導体装置におけるローパスフィルタ回路１０００の詳細を説明するための模式図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。

本実施形態による半導体装置１０はＤＤＲ型のＳＤＲＡＭであり、外部端子として、クロック端子１１ａ，１１ｂ、コマンド端子１２ａ〜１２ｅ、アドレス端子１３、データ入出力端子１４、電源端子１５ａ，１５ｂ、データ入出力用の電源端子１６ａ，１６ｂ及び一対のデータストローブ端子１７ａ，１７ｂを備えている。その他、キャリブレーション端子なども備えられているが、これらについては図示を省略してある。実際のレイアウトについては後述するが、これらパッド群１００は２つのパッド列に並べて配置される。

クロック端子１１ａ，１１ｂは、それぞれ外部クロック信号ＣＫ，／ＣＫが供給される端子であり、供給された外部クロック信号ＣＫ，／ＣＫは、クロック入力回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック入力回路２１は、外部クロック信号ＣＫ，／ＣＫに基づいて単相の内部クロック信号ＰｒｅＣＬＫを生成し、これをＤＬＬ回路８０に供給する。ＤＬＬ回路８０は、内部クロック信号ＰｒｅＣＬＫに基づいて、位相制御された内部クロックＬＣＬＫを生成し、これをデータ入出力回路７０に供給する。

コマンド端子１２ａ〜１２ｅは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。これらのコマンド信号ＣＭＤは、コマンド入力回路３１に供給される。コマンド入力回路３１に供給されたこれらコマンド信号ＣＭＤは、コマンドデコーダ３２に供給される。コマンドデコーダ３２は、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、ロウ系制御回路５１、カラム系制御回路５２、モードレジスタ５３及びデータ入出力回路７０などに供給される。

アドレス端子１３は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、アドレス入力回路４１に供給される。アドレス入力回路４１の出力は、アドレスラッチ回路４２に供給される。アドレスラッチ回路４２にラッチされたアドレス信号ＡＤＤのうち、ロウアドレスについてはロウ系制御回路５１に供給され、カラムアドレスについてはカラム系制御回路５２に供給される。また、モードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤはモードレジスタ５３に供給され、これによってモードレジスタ５３の内容が更新される。

ロウ系制御回路５１の出力は、ロウデコーダ６１に供給される。ロウデコーダ６１は、メモリセルアレイ６０に含まれるいずれかのワード線ＷＬを選択する回路である。メモリセルアレイ６０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図１では、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ビット線ＢＬは、センス回路６３内の対応するセンスアンプＳＡに接続されている。

また、カラム系制御回路５２の出力は、カラムデコーダ６２に供給される。カラムデコーダ６２は、センス回路６３に含まれるいずれかのセンスアンプＳＡを選択する回路である。カラムデコーダ６２によって選択されたセンスアンプＳＡは、メインＩ／Ｏ線ＭＩＯを介してデータアンプ６４に接続される。データアンプ６４は、リード動作時においてはセンスアンプＳＡによって増幅されたリードデータＲＤをさらに増幅し、リードライトバスＲＷＢＳを介してこれをデータ入出力回路７０に供給する。一方、ライト動作時においては、リードライトバスＲＷＢＳを介してデータ入出力回路７０から供給されるライトデータを増幅し、これをセンスアンプＳＡに供給する。

データ入出力端子１４は、リードデータＤＱの出力及びライトデータＤＱの入力を行うための端子であり、データ入出力回路７０に接続されている。データ入出力回路７０にはＤＬＬ回路８０によって生成された内部クロックＬＣＬＫが供給されており、リード動作時においては内部クロックＬＣＬＫに同期してリードデータＤＱを出力する。尚、図１にはデータ入出力端子１４を１つだけ示しているが、データ入出力端子１４の数が１つである必要はなく、複数個設けても構わない。

電源端子１５ａ，１５ｂは、それぞれ電源電圧が供給される端子である。具体的には、電源端子１５ａには高位側電源電圧ＶＤＤが供給され、電源端子１５ｂには低位側電源電圧（接地電圧）ＶＳＳが供給される。これら電源電圧ＶＤＤと接地電圧ＶＳＳは、内部電源発生回路９０に供給され、内部電源発生回路９０によって、周辺回路に用いられる内部電圧ＶＰＥＲＩ及びワード線電圧として用いられる内部電圧ＶＰＰが生成される。なお、内部電圧ＶＰＥＲＩは、およそ１．５Ｖの電源電圧ＶＤＤを降圧した電圧であり、およそ１．０Ｖである。また、内部電圧ＶＰＰは電源電圧ＶＤＤを昇圧した電圧であり、およそ２．７Ｖである。

また、電源端子１５ａ，１５ｂから供給される電源電圧ＶＤＤと接地電圧ＶＳＳは、パワーオンリセット信号発生回路９１にも供給されパワーオンリセット信号発生回路９１によって、電源投入後に発生するパワーオンリセット信号ＰＯＮが生成される。

データ入出力用の電源端子１６ａ，１６ｂは、それぞれデータ入出力用の電源電圧が供給される端子である。具体的には、電源端子１６ａには高位側電源電圧ＶＤＤＱが供給され、電源端子１６ｂには低位側電源電圧（接地電圧）ＶＳＳＱが供給される。電源電圧ＶＤＤＱと接地電圧ＶＳＳＱは、データ入出力回路７０に供給される。

一対のデータストローブ端子１７ａ，１７ｂは、データストローブ信号が供給される端子であり、データ入出力回路７０に接続されている。具体的には、データストローブ端子１７ａにはデータストローブ信号ＤＱＳが入出力され、データストローブ端子１７ｂにはデータストローブ信号ＤＱＳの反転信号ＤＱＳＢが入出力される。

以上が本実施形態による半導体記憶１０の全体構成である。図１に示した各要素のうち、パッド群１００は２つのパッド列に配置され、アレイ系回路２００はメモリセルアレイ領域に配置され、その他の周辺回路３００は周辺回路領域に配置される。ここで、パッド群１００とは、上述の通り、クロック端子１１ａ，１１ｂ、コマンド端子１２ａ〜１２ｅ、アドレス端子１３、データ入出力端子１４、電源端子１５ａ，１５ｂ及びデータ入出力用の電源端子１６ａ，１６ｂを含む外部端子群である。一方、アレイ系回路２００とは、メモリセルアレイ６０、ロウデコーダ６１、カラムデコーダ６２、センス回路６３及びデータアンプ６４からなる回路群である。また、周辺回路３００とは、アレイ系回路２００を除く他の全ての回路である。

次に、半導体装置１０のレイアウトについて説明する。

図２は、半導体装置１０のレイアウト図である。

図２に示すように、アレイ系回路２００は８つのメモリセルアレイ領域２０１〜２０８に分割配置されている。具体的には、Ｘ方向に並べられた４つのメモリセルアレイ領域２０１〜２０４及び２０５〜２０８がＹ方向に２列に配置されている。

また、周辺回路３００は３つの周辺回路領域３０１〜３０３に分かれている。このうち、周辺回路領域３０１は、メモリセルアレイ領域２０２と２０３との間に挟まれた部分に位置しており、周辺回路領域３０２は、メモリセルアレイ領域２０６と２０７との間に挟まれた部分に位置している。また、周辺回路領域３０３は、Ｙ方向におけるメモリセルアレイ領域２０１〜２０４とメモリセルアレイ領域２０５〜２０８との間に挟まれた部分に位置している。

特に限定されるものではないが、周辺回路領域３０１，３０２にはロウ系制御回路５１やカラム系制御回路５２に含まれるヒューズなどが配置され、周辺回路領域３０３にはコマンドデコーダ３２、アドレスラッチ回路４２、データ入出力回路７０などが配置される。

また、パッド群１００は、Ｙ方向に２列設けられたパッド列１００ａ，１００ｂに配置されている。パッド列１００ａは、メモリセルアレイ領域２０１〜２０４及び周辺回路領域３０１と周辺回路領域３０３との間に挟まれた部分に位置しており、パッド列１００ｂは、メモリセルアレイ領域２０５〜２０８及び周辺回路領域３０２と周辺回路領域３０３との間に挟まれた部分に位置している。

さらに、パッド列１００ａとメモリセルアレイ領域２０１〜２０４及び周辺回路領域３０１との間、及びパッド列１００ｂとメモリセルアレイ領域２０５〜２０８及び周辺回路領域３０２との間には、それぞれ電源幹線領域４０１，４０２が設けられている。そして、電源幹線領域４０１，４０２には、Ｘ方向に延在する複数の電源幹線が配置されている。

図３は、データ入出力回路７０におけるデータ出力回路７０ｏのブロック図である。

図３に示すように、データ出力回路７０ｏは、出力制御回路７１と出力バッファ７２とを備えて構成されている。出力制御回路７１は、データアンプ６４からインバータＩＮＶ１を介して供給されたプルアップデータＤＱＰの振幅をＶＰＥＲＩからＶＤＤに変換するレベル変換回路７１１と、インバータＩＮＶ２を介して供給されたプルダウンデータＤＱＮの振幅をＶＰＥＲＩからＶＤＤに変換するレベル変換回路７１２とを備えている。レベル変換回路７１１によってレベル変換されたプルアップデータＤＱＰ０は、インバータＩＮＶ３，ＩＮＶ４を介し、プルアップデータＤＱＰ１としてインピーダンス制御回路７１３に供給される。同様に、レベル変換回路７１２によってレベル変換されたプルダウンデータＤＱＮ０は、インバータＩＮＶ５，ＩＮＶ６を介し、プルダウンデータＤＱＮ１としてインピーダンス制御回路７１３に供給される。インピーダンス制御回路７１３は、キャリブレーション回路（図示せず）によって生成されたインピーダンスコードＺＱＣＯＤＥとオンダイターミネーション信号ＯＤＴとを受け、これらに基づいて、出力バッファ７２のインピーダンスを変化させる。出力バッファ７２は、インピーダンス制御回路によってインピーダンス制御された出力信号ＤＱを出力端子１４へ出力する。

このように、データ出力回路７０ｏを構成する各回路のうち、レベル変換回路７１１，７１２より前の回路ブロックは電源として内部電位ＶＰＥＲＩと接地電位ＶＳＳとの間の電圧（内部電圧ＶＰＥＲＩ）によって動作し、レベル変換回路７１１，７１２からインピーダンス制御回路７１３より前の回路ブロックは電源として外部電源電位ＶＤＤと接地電位ＶＳＳとの間の電圧（外部電圧ＶＤＤ）によって動作し、インピーダンス制御回路７１３及び出力バッファ７２は電源として外部電源電位ＶＤＤＱと接地電位ＶＳＳＱとの間の電圧（外部電圧ＶＤＤＱ）によって動作する。

図４は、本発明の好ましい実施形態による複数のデータ出力回路７０ｏと、これらに電源を供給する電源幹線及び電源パッドやデータ出力パッド等を示す模式図である。

図４に示すように、複数のデータ出力回路７０ｏは、電源幹線４１１と電源幹線４１２との間に並列に接続されている。電源幹線４１１は、外部電圧として電源電圧ＶＤＤＱが供給される複数の電源パッド１１１に共通接続されており、電源幹線４１２は、外部電圧として接地電圧ＶＳＳＱが供給される複数の電源パッド１１２に共通接続されている。電源幹線４１１には各データ出力回路７０ｏ内の出力バッファ７２に電源電圧ＶＤＤＱを供給するための複数の分岐電源配線４１１Ｂが設けられ、また、電源幹線４１２には各データ出力回路７０ｏ内の出力バッファ７２に接地電圧ＶＳＳＱを供給するための複数の分岐電源配線４１２Ｂが設けられている。複数の電源パッド１１１及び１１２はパッケージ上の電源ボール５０１及び５０２とボンディングワイヤ５１１及び５１２によりそれぞれ接続されている。一対のデータストローブパッド１１３（データ出力パッドとも言う。）及び複数のデータ出力パッド１１４は各データ出力回路７０ｏとそれぞれ接続されており、各データ出力回路７０ｏ内の出力バッファ７２によって対応するデータストローブパッド１１３及びデータ出力パッド１１４が駆動される。なお、データストローブパッド１１３を駆動する出力バッファ７２のことを特にストローブバッファとも呼ぶ。さらに、電源幹線４１１と電源幹線４１２との間には、電源幹線の揺れを除去するための補償容量６０１とＥＳＤ（Electrostatic Discharge）対策用の保護素子６０２がそれぞれ設けられている。そして、複数の分岐電源配線４１１Ｂ，４１２Ｂそれぞれにローパスフィルタ回路１０００が設けられている。

ローパスフィルタ回路１０００は、分岐電源配線４１１Ｂに直列接続された抵抗素子１０１ａと、分岐電源配線４１２Ｂに直列接続された抵抗素子１０１ｂとデータ出力回路７０ｏ内に設けられた容量素子１０２とを含んで構成されている。

このように、各データ出力パッド１１４を駆動する各出力バッファ７２及びデータストローブパッド１１３を駆動するストローブバッファ７２に電源電圧を供給する分岐電源配線４１１Ｂ，４１２Ｂにローパスフィルタ回路１０００が設けられていることから、各出力バッファ７２において発生したノイズが他の出力バッファ７２、特にストローブバッファ７２に伝搬することを抑制することが可能となる。さらに、電源幹線４１１，４１２自体にではなく、分岐電源配線４１１Ｂ，４１２Ｂにローパスフィルタ回路１０００が設けられていることから、電源幹線４１１，４１２には抵抗素子を設ける必要がなくなる。このため、複数の電源パッド１１１，１１２からの電源供給量のトータルが電源幹線４１１，４１２に供給されることとなり、各出力バッファ７２に安定した電源供給を行うことが可能となる。

図５は、本発明の好ましい第１の実施形態による半導体装置におけるローパスフィルタ回路１０００の詳細を説明するための模式図である。なお、図５には一対のデータストローブパッド１１３の周辺部分を示しているが、データ出力パッド１１４の周辺部分も同様の構成を備えているため、図示は省略する。

図５に示すように、各データ出力回路７０ｏは、出力制御回路７１とストローブバッファ（データ出力バッファ）７２とを備えて構成されている。ストローブバッファ（データ出力バッファ）７２は、電源幹線４１１から分岐した分岐電源配線４１１Ｂと電源幹線４１２から分岐した分岐電源配線４１２Ｂとにより供給される電源電圧ＶＤＤＱと接地電圧ＶＳＳＱによって動作し、対応するデータストローブパッド１１３（データ出力パッド１１４）を駆動する。分岐電源配線４１１Ｂ、４１２Ｂには、上述のとおり、ローパスフィルタ回路１０００が設けられている。

本実施形態では、ローパスフィルタ回路１０００を構成する抵抗素子１０１ａ，１０１ｂとして、ゲート電極に内部電圧ＶＰＰを受けるＮチャネル型ＭＯＳトランジスタ１０１ａ１，１０１ｂ１を用いている。すなわち、通常動作時においてオン状態に固定されるクランプトランジスタのオン抵抗を抵抗素子１０１ａ，１０１ｂとして用いている。トランジスタ１０１ａ１，１０１ｂ１としては、チャネル幅が５０〜１００μｍ程度のＮチャネル型ＭＯＳトランジスタを用いることが好ましく、また、そのオン抵抗は１００Ω程度であることが好ましい。これによれば、ゲート電極に入力される内部電圧ＶＰＰが上述のとおりおよそ２．７Ｖであることから、分岐電源配線４１１Ｂに供給されたおよそ１．５Ｖの電源電圧ＶＤＤＱをほとんど低下させることなくストローブバッファ（データ出力バッファ）７２に供給することが可能となる。

ローパスフィルタ回路１０００を構成する容量素子１０２については、分岐電源配線４１１Ｂ及び４１２Ｂに並列接続された容量素子１０２ａと容量素子１０２ｂとに分けて設けられている。容量素子１０２ａ，１０２ｂは、両者の容量が均等とされている。容量素子１０２の容量値は１出力あたりおよそ５０ｐＦが好ましく、これが容量素子１０２ａと１０２ｂとに均等に分けられるため、それぞれの容量値はおよそ２５ｐＦとなる。これにより、ローパスフィルタ回路１０００は十分なノイズ除去効果を奏することができる。また、容量素子１０２を、容量素子１０２ａと１０２ｂに分けることにより、それぞれを電源パッド１１１，１１２またはデータ出力パッド１１３（１１４）の下層に配置することが可能となる。これにより、周辺回路領域の面積が増加することを防止することができる。

次に、第１の実施形態において、電源投入後の一定期間に生じる問題につき図６を用いて説明する。

図６は、半導体装置１０における電源投入後（パワーオンリセット信号ＰＯＮが入力されてから）の電源電圧ＶＤＤと内部電圧ＶＰＥＲＩの時間経過にともなう電位変化を示す図である。

図６に示すように、パワーオンリセット信号ＰＯＮの電位の上昇とともに電源電圧ＶＤＤの電位も上昇するが内部電源発生回路によって生成される内部電圧ＶＰＥＲＩの電位は初期段階において不定である。このため、例えば、図３に示す出力回路７０ｏにおいて、電源電圧ＶＤＤと接地電圧ＶＳＳとの間で動作するレベル変換回路７１１，７１２内のＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタがともにオンし、貫通電流が流れてしまうこととなる。これにより、電源電圧ＶＤＤの電位も期待値まで上がらないという問題が生じ、したがって、内部電圧ＶＰＥＲＩの電位も予定の電位まで上がらないことになってしまう。

このような問題に対応する構成を図７に示す。図７に示すように、電源電圧ＶＤＤが供給される電源パッド１１５に接続される電源配線にＮチャネル型ＭＯＳトランジスタ８００を挿入し、このゲート電極に内部電圧ＶＰＰを入力させるとともに、電源投入後の一定期間、トランジスタ８００をオフさせるスイッチ回路９００を設ける。スイッチ回路９００としては、内部電圧ＶＰＰの供給ライン７００にゲート電極にパワーオンリセット信号ＰＯＮを受け、ドレイン電極が内部電圧ＶＰＰの供給ライン７００に接続され、ソース電極が接地電圧に接続されたＮチャネル型ＭＯＳトランジスタにより構成することができる。

かかる構成によれば、パワーオンリセット信号ＰＯＮがハイレベルである間はトランジスタ９００がオンすることにより内部電圧ＶＰＰの供給ライン７００の電位が接地電位となる。これにより、トランジスタ８００はオフするため、電源投入後の電源電圧ＶＤＤと内部電圧ＶＰＥＲＩの時間経過にともなう電位変化を表す図８に示すように、トランジスタ８００のソース電極には電源電圧ＶＤＤが供給されず、その電位ＶＤＤｃｌａｍｐは上がらない。その後、パワーオンリセット信号ＰＯＮがローレベルに変化すると、トランジスタ９００がオフすることから内部電圧ＶＰＰの電位が上がっていき、これによりトランジスタ８００がオンする。この時点で、内部電圧ＶＰＥＲＩの電位が十分に上がっていることから、その後、トランジスタ８００のソース電極の電位ＶＤＤｃｌａｍｐも問題なく期待値まで上昇する。

ここで、パワーオンリセット信号ＰＯＮが入力されている間、電源電圧ＶＤＤのレベル変換回路７１１，７１２への供給をストップさせていることにより、図３に示す出力回路７０ｏにおいて、電源電圧ＶＤＤＱと接地電圧ＶＳＳＱとの間で動作する出力バッファ７２に入力される電位も不定となり、出力バッファ７２に貫通電流が流れるおそれが生じる。しかしながら、第１の実施形態によれば、図５に示すように、電源電圧ＶＤＤＱが供給される電源パッド１１１と出力バッファ７２との間にはゲート電極に内部電圧ＶＰＰが入力されるトランジスタ１０１ａ１が設けられ、接地電圧ＶＳＳＱが供給される電源パッド１１２と出力バッファ７２との間にはゲート電極に内部電圧ＶＰＰが入力されるトランジスタ１０１ｂ１が設けられていることから、図７に示すような構成となる。すなわち、パワーオンリセット信号ＰＯＮの電位が入力されている間はスイッチ回路（トランジスタ）９００がオンすることにより内部電圧ＶＰＰの供給ライン７００の電位が接地電位となり、これにより、トランジスタ８００と同様、トランジスタ１０１ａ１及び１０１ｂ１もオフする。したがって、トランジスタ１０１ａ１のソース電極には電源電圧ＶＤＤＱが供給されず、その電位ＶＤＤＱｃｌａｍｐは上がらない。また、トランジスタ１０１ｂ１の電極パッド１１２と反対側の電極に接地電圧ＶＳＳＱは供給されない。その後、パワーオンリセット信号ＰＯＮの入力が終了し、スイッチ回路（トランジスタ）９００がオフすることから内部電圧ＶＰＰの電位が上がっていき、トランジスタ１０１ａ１がオンすることにより、トランジスタ１０１ａ１のソース電極の電位ＶＤＤＱｃｌａｍｐもＶＤＤｃｌａｍｐと同様、問題なく期待値まで上昇する。また、トランジスタ１０１ｂ１の電極パッド１１２と反対側の電極に接地電圧ＶＳＳＱが電位ＶＳＳＱｃｌａｍｐとして供給される。

このように、第１の実施形態にスイッチ回路９００を適用することにより、安定した電源電圧ＶＤＤＱ及び接地電圧ＶＳＳＱを出力バッファに供給することが可能となる。

次に、本発明の好ましい第２の実施形態につき、図９を用いて説明する。

図９は、第２の実施形態による半導体装置におけるローパスフィルタ回路１０００の詳細を説明するための模式図である。本実施形態は、抵抗素子１０１ａ，１０１ｂとして、タングステン等からなる抵抗素子１０１ａ２，１０１ｂ２を用いている点において、上述した第１の実施形態と異なる。その他の点は、第１の実施形態と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。

本実施形態は、半導体装置内部で降圧した内部電圧ＶＰＥＲＩを用いる内部降圧品ではなく、電源電圧ＶＤＤをそのまま半導体装置内部でも用いる半導体装置に本発明を適用したものである。すなわち、半導体装置内部で降圧した内部電圧ＶＰＥＲＩを用いない場合、図６を用いて説明したような問題は生じない。このため、本実施形態では、抵抗素子１０１ａ，１０１ｂとして、トランジスタではなく、タングステン等からなる抵抗素子１０１ａ２，１０１ｂ２を用いることができる。したがって、本実施形態によれば、第１の実施形態よりも簡素な回路構成とすることが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

１０ 半導体装置
１１ａ，１１ｂ クロック端子
１２ａ〜１２ｅ コマンド端子
１３ アドレス端子
１４ データ入出力端子
１５ａ，１５ｂ，１６ａ，１６ｂ 電源端子
１７ａ，１７ｂ データストローブ端子
／ＣＡＳ カラムアドレスストローブ信号
／ＣＳ チップセレクト信号
／ＲＡＳ ロウアドレスストローブ信号
／ＷＥ ライトイネーブル信号
ＡＤＤ アドレス信号
ＢＬ ビット線
ＷＬ ワード線
ＣＫ，／ＣＫ 外部クロック信号
ＣＭＤ コマンド信号
ＤＱ 出力信号
ＤＱＮ，ＤＱＮ０，ＤＱＮ１ プルダウンデータ
ＤＱＰ，ＤＱＰ０，ＤＱＰ１ プルアップデータ
ＭＩＯ メインＩ／Ｏ線
ＩＣＭＤ 内部コマンド
ＬＣＬＫ 内部クロック
ＭＣ メモリセル
ＯＤＴ オンダイターミネーション信号
ＰｒｅＣＬＫ 内部クロック信号
ＲＤ リードデータ
ＲＷＢＳ リードライトバス
ＳＡ センスアンプ
２１ クロック入力回路
３１ コマンド入力回路
３２ コマンドデコーダ
４１ アドレス入力回路
４２ アドレスラッチ回路
５１ ロウ系制御回路
５２ カラム系制御回路
５３ モードレジスタ
６０ メモリセルアレイ
６１ ロウデコーダ
６２ カラムデコーダ
６３ センス回路
６４ データアンプ
７０ データ入出力回路
７０ｏ データ出力回路
７１ 出力制御回路
７２ 出力バッファ
８０ ＤＬＬ回路
９０ 内部電源発生回路
１００ パッド群
２０１〜２０８ メモリセルアレイ領域
３０１〜３０３ 周辺回路領域
１００ａ，１００ｂ パッド列
７１１，７１２ レベル変換回路
７１３ インピーダンス制御回路
ＩＮＶ１〜ＩＮＶ６ インバータ
ＺＱＣＯＤＥ インピーダンスコード
１０００ ローパスフィルタ回路
１０１ａ，１０１ｂ 抵抗素子
１０１ａ１，１０１ｂ１，８００ トランジスタ
１０１ａ２，１０１ｂ２ 抵抗素子
１０２，１０２ａ，１０２ｂ 容量素子
１１１，１１２，１１５ 電源パッド
１１３ データストローブパッド
１１４ データ出力パッド
２００ アレイ系回路
４０１，４０２ 電源幹線領域
４１１，４１２ 電源幹線
４１１Ｂ，４１２Ｂ 分岐電源配線
５０１ 電源ボール
５１１ ボンディングワイヤ
６０１ 補償容量
６０２ 保護素子
ＶＤＤ，ＶＤＤＱ，ＶＤＤｃｌａｍｐ，ＶＤＤＱｃｌａｍｐ 電源電圧
ＶＰＥＲＩ，ＶＰＰ 内部電圧
ＶＳＳ，ＶＳＳＱ，ＶＳＳＱｃｌａｍｐ 接地電圧
ＰＯＮ パワーオンリセット信号
７００ ＶＰＰ供給ライン
９００ スイッチ回路

Claims (10)

1. 外部電圧が供給される複数の電源パッドと、
   複数のデータ出力パッドと、
   前記複数の電源パッドに共通接続された電源幹線と、
   前記電源幹線から分岐した複数の分岐電源配線と、
   それぞれ対応する前記分岐電源配線から供給される電源電圧によって動作し、それぞれ対応する前記データ出力パッドを駆動する複数の出力バッファと、
   前記複数の分岐電源配線にそれぞれ設けられたローパスフィルタ回路と、を備えることを特徴とする半導体装置。
2. 前記ローパスフィルタ回路は、前記分岐電源配線に直列接続された抵抗素子と、前記分岐電源配線に並列接続された容量素子とを含むことを特徴とする請求項１に記載の半導体装置。
3. 前記抵抗素子は、通常動作時においてオン状態に固定されるクランプトランジスタからなることを特徴とする請求項２に記載の半導体装置。
4. 電源投入後の一定期間において前記クランプトランジスタをオフさせるスイッチ回路をさらに備えることを特徴とする請求項３に記載の半導体装置。
5. 前記外部電圧に基づいて第１の内部電圧を生成する第１の内部電圧生成回路をさらに備え、前記クランプトランジスタの制御電極には前記第１の内部電圧が供給されることを特徴とする請求項３又は４に記載の半導体装置。
6. 前記外部電圧に基づいて第２の内部電圧を生成する第２の内部電圧生成回路と、前記出力バッファに入力信号を供給する内部回路をさらに備え、前記内部回路は前記第２の内部電圧によって動作することを特徴とする請求項５に記載の半導体装置。
7. 前記第１の内部電圧は前記外部電圧よりも高く、前記第２の内部電圧は前記外部電圧よりも低いことを特徴とする請求項６に記載の半導体装置。
8. 一対のデータストローブパッドと、それぞれ対応する前記分岐電源配線から供給される電源電圧によって動作し、前記複数の出力バッファに同期してそれぞれ対応する前記データストローブパッドを駆動する一対のストローブバッファとをさらに備えることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
9. 複数の第１電源パッドと、
   複数の第２電源パッドと、
   複数のデータ出力パッドと、
   前記複数の第１電源パッドに共通接続された第１電源幹線と、
   前記複数の第２電源パッドに共通接続された第２電源幹線と、
   前記第１電源幹線から分岐した複数の第１分岐電源配線と、
   前記第２電源幹線から分岐した複数の第２分岐電源配線と、
   一対の電源ノードがそれぞれ対応する前記第１分岐電源配線及び前記第２分岐電源配線に接続され、出力ノードがそれぞれ対応する前記データ出力パッドに接続された複数の出力バッファと、
   前記複数の第１分岐電源配線にそれぞれ挿入された複数の第１抵抗素子と、
   前記複数の第２分岐電源配線にそれぞれ挿入された複数の第２抵抗素子と、
   前記複数の出力バッファにそれぞれ設けられた前記一対の電源ノード間にそれぞれ接続された複数の容量素子と、を備えることを特徴とする半導体装置。
10. 一対のデータストローブパッドと、一対の電源ノードがそれぞれ対応する前記第１分岐電源配線及び前記第２分岐電源配線に接続され、出力ノードがそれぞれ対応するデータストローブパッドに接続された一対のストローブバッファとをさらに備えることを特徴とする請求項９に記載の半導体装置。

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