JP2001110184A - 半導体装置 - Google Patents

半導体装置

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JP2001110184A
JP2001110184A JP29180999A JP29180999A JP2001110184A JP 2001110184 A JP2001110184 A JP 2001110184A JP 29180999 A JP29180999 A JP 29180999A JP 29180999 A JP29180999 A JP 29180999A JP 2001110184 A JP2001110184 A JP 2001110184A
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circuit
power supply
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supply terminal
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Hiroyuki Mizuno
弘之 水野
Takao Watabe
隆夫 渡部
Mitsuru Hiraki
充 平木
Hitoshi Tanaka
田中　　均
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Hitachi Solutions Technology Ltd
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Hitachi Ltd
Hitachi ULSI Systems Co Ltd
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Abstract

(57)【要約】 【課題】 外部から供給される電源電圧の電圧が低下す
ることに対応して起こる動作電源供給の課題を解決し、
安定かつ柔軟性のある内部電源電圧の供給手段を提供す
ることにある。 【解決手段】 第１動作電圧(VCCQ)が供給される第１回
路ブロック(PAD1)と、第２動作電圧(VDD)が供給される
第２回路ブロック(CIR1)と、前記第１動作電圧を受けて
第３動作電圧(VDH)を発生する電圧発生回路(PWR1)と、
前記第３動作電圧が供給される第３回路ブロック(CIR2)
とを有するように半導体装置を構成する。さらに望まし
くは、第３動作電圧は、第１動作電圧から昇圧回路(GEN
1)によりそれよりも電圧の大きな第４動作電圧を形成
し、その第４動作電圧を降圧回路(VLM1)により降圧して
形成する。 【効果】 これにより、VDDの電源が低下した場合でも
比較的揺れを持つ電源VDDQを用いて安定な内部動作電源
の形成を可能とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
に係わり，特に多様な形態の回路ブロックを混載した高
速・低電力な半導体集積回路装置に関する。
【０００２】
【従来の技術】この明細書で参照される文献のリストは
以下の通りであり、文献は文献番号をもって参照するこ
ととする。 [文献１]：M. Tsukude et al., 1997 IEEE Internation
al Solid-State Circuits Conference (ISSCC) Digest
of Technical Papers, February 1997, PP. 66-67. [文献２]：特開平８−２３４８５１号公報. [文献３]：S. Fujii et al., 1986 IEEE International
Solid-State CircuitsConference (ISSCC) Digest of
Technical Papers, February 1986, p1333-1343.[文献
４]：H. Tanaka et al., IEICE Transaction on Electr
on, Vol. E75-C,No. 11, November 1992, p1333-1343. [文献１]には、チップ外部から供給される1.2Vから3.3V
までの電圧の電源電圧extVccによって動作させるDRAM回
路が記載されteる。ここで、ワード線の駆動用電圧VccP
は、extVccからVppGen(昇圧回路）により形成されてい
る。また、アレイ電圧VccA、周辺回路電圧Vpp、共有ゲ
ート電圧(Shared-Gate Level)SGLは、extVccからそれぞ
れに対して専用に設けられたVDC(Voltage Down Convert
er 電圧降下器）により形成されている。
【０００３】また、[文献２]には、マイクロコンピュー
タ等に係り複数のモジュール（回路ブロック）をもつ半
導体集積回路装置が記載されている。これら複数のモジ
ュールに対する動作電源電圧は以下のように形成され
る。即ち、チップ外から供給される電源電圧Vccから昇
圧回路４により昇圧電圧ＶＨを一旦発生させる。次に複
数のモジュールごとに設けられた複数の電圧レギュレー
ト回路により、昇圧電圧ＶＨを降圧してそれぞれのモジ
ュールに適合した動作電源電圧を形成して、それぞれ対
応するモジュールに供給している。
【０００４】
【発明が解決しようとする課題】上記の[文献１]や[文
献２]が単一の電源電圧で動作する半導体集積回路装置
を対象とするのに対して、本願発明者等は、本願に先だ
って、信号の入出力のためのI/O回路のための第１電源V
DDQと、内部論理回路のための第２電源VDDの２種類の電
源が供給される半導体集積回路においてDRAM回路のよう
な多種類の動作電源電圧を必要とする回路を混載する技
術について検討をおこなった。
【０００５】近年の高集積化によるIC(Integrated Circ
uit)の高機能化及び高速化に対応すべく、特にＭＯＳト
ランジスタのサイズに代表される内部の回路素子の微細
化が進められている。この技術の流れに対する課題は、
素子数の増加にともなう消費電力の増大と回路素子の微
細化に伴う破壊耐圧の低下である。この結果、これらの
問題を解決するために動作電源電圧の低電圧化が押し進
められることとなる。
【０００６】しかし、I/O回路のための第１電源VDDQ
は、過去に決定された仕様を持つ多くのICとの整合性を
とることが必要となるため比較的長期に渡って同じ電圧
が使用される。もちろん、VDDQも時代とともに低下する
ことは必須であるが年月に対してその低下の割合は比較
的穏やかである。これに対して、内部論理回路のための
第２電源VDDはVDDQのような制約が無いため、急激な割
合でその電圧の低減が進められている。
【０００７】以上のような状況においてDRAMを混載する
場合には、当該DRAM回路ブロックの電源給電を如何に行
うかが課題の一つとなる。即ち、I/O回路のための第１
電源VDDQは、比較的高い電源電圧の供給が期待できる点
では、DRAM回路ブロック用の電源として用いる条件を満
たす。しかしながら、第１電源VDDQは、比較的大電流の
流れるI/O回路に用いられるため電源ノイズが大きいと
いう問題がある。即ち直接この電源をDRAM回路に用いた
場合にはその性能が十分発揮されないおそれがある。こ
れに対して、第２電源VDDは急激な低電圧化が進行して
いるため、将来DRAM回路ブロックの電源をまかなうには
電圧が低すぎる状態になることが懸念される。即ち、DR
AM回路ブロック内では、ワード線の駆動電圧が最も高い
電圧を必要とされる部分であるがVDDからチャージポン
プ形昇圧回路でワード線駆動電圧を形成する技術を用い
た場合には、電力効率等の面で困難が生ずることが考え
られる。以上のような問題は論理回路とDRAMを混載した
チップに限ったものではなく、DRAM回路ブロックの代わ
りにAD変換器やDA変換器やPLL等のアナログ回路やフラ
ッシュメモリ等の回路、あるいは、電源電圧変動に対し
て敏感な0.7V以下の超低電圧で動作するマイクロプロセ
ッサやDSPなどの論理回路でも同様の問題を生じること
が予想される。
【０００８】そこで、本願発明の目的の一つは外部から
供給される電源電圧の電圧が低下することに対応して起
こる動作電源供給の課題を解決し、安定かつ柔軟性のあ
る内部電源電圧の供給手段を提供することにある。
【０００９】
【課題を解決するための手段】本願発明の代表的な手段
は以下の通りである。即ち、第１動作電圧が供給される
第１回路ブロックと、第２動作電圧が供給される第２回
路ブロックと、前記第１動作電圧を受けて第３動作電圧
を発生する電圧発生回路と、前記第３動作電圧が供給さ
れる第３回路ブロックとを有するように半導体装置を構
成する。さらに望ましくは、第３動作電圧は、第１動作
電圧から昇圧回路によりそれよりも電圧の大きな第４動
作電圧を形成し、その第４動作電圧を降圧回路により降
圧して形成する。これにより、たとえ第１動作電圧とし
て比較的揺れを持つ電源を用いたとしても安定な半導体
装置の動作が確保される。
【００１０】
【発明の実施の形態】以下本発明の実施例を図面を用い
て詳細に説明する。実施例の各ブロックを構成する回路
素子は、特に制限されないが、公知のＣＭＯＳ（相補型
ＭＯＳトランジスタ）等の集積回路技術によって、単結
晶シリコンのような１個の半導体基板上に形成される。
ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effec
t Transistor)の回路記号はゲートに丸印をつけないも
のはＮ形ＭＯＳＦＥＴ（ＮＭＯＳ）を表し、ゲートに丸
印をつけたＰ形ＭＯＳＦＥＴ（ＰＭＯＳ）と区別され
る。以下ＭＯＳＦＥＴを呼ぶために簡略化してＭＯＳと
呼ぶことにする。但し、本願発明は金属ゲートと半導体
層の間に設けられた酸化膜絶縁膜を含む電界効果トラン
ジスタだけに限定される訳ではなくＭＩＳＦＥＴ(Metal
Insulator Semiconductor Field Effect Transistor)
等の一般的なＦＥＴを用いた回路に適用される。
【００１１】＜実施例１＞図１に本発明を用いた半導体
集積回路チップ(以下、単にシリコンチップあるいはチ
ップと記す)の全体構成を示す。実施例を示す。このチ
ップにはそれぞれ独立とされる電源パッド101を介してI
/O電源電圧VDDQ及びVSSQと、コア電源電圧VDD及びVSSが
チップ外部から供給される。VDDQはI/O電源電圧の高電
位側であり、VSSQはそれに対応する基準電位（接地電
位）側である。また、VDDはその電源の高電位側であ
り、VSSはそれに対応する基準電位側である。一般に、I
/O電圧(VDDQ-VSSQ)はコア電圧(VDD-VSS)よりも高い。具
体的な電源電圧については特に限定しないが、例えばI/
O電圧は3.3Vで、コア電圧は1.5V程度が典型例である。
通常VSSQとVSSとは接地電位(GND)であり理想的には同じ
電位であるので、以下便宜上I/O電源電圧をVDDQと呼
び、コア電源電圧をVDDと呼ぶことにする。
【００１２】I/O回路PAD1はチップ外部との信号のイン
ターフェースのための回路であり、VDDQ及びVDDを動作
電源とする。この図にはチップ外部に対する信号入力パ
ッドIN1〜INnと信号出力パッドOUT1〜OUTmと、入力と出
力とを兼用した入出力信号パッドI/01〜I/Okを例示し
た。尚、通常はチップ外部からの信号の振幅とVDDQとVS
SQの間の電圧は一致する。VDDは後述する第１回路ブロ
ックCIR1の動作電圧であり、CIR1内の信号振幅に一致す
る。従って、I/O回路はCIR1との信号インターフェース
のためVDDQ-VSSQ間の振幅を持つ信号をVDD-VSS間の信号
に変換するレベル変換回路（その逆もある）を含む。I/
O回路PAD1の具体例は、図１６〜１８で後述する。
【００１３】第１回路ブロックCIR1は、コア電源電圧VD
Dだけで動作可能な内部回路である。CIR1の具体的な回
路構成としては、NAND回路等のロジック回路やレジスタ
やスタティックメモリ（ＳＲＡＭ）回路、あるいはマイ
クロプロセッサやDSP(Digital Signal Processing)回路
等が挙げられる。CIR1は、VDD-VSS振幅を持つ信号によ
ってPAD1や後述する第２回路ブロックに対する信号のや
りとりを行う。CIR1は、後に図１５によって一例が示さ
れる。
【００１４】一方、第２回路ブロックCIR2は、VDDQやVD
Dの他に所定の内部電源電圧VINT1〜VINTnを受けて動作
する回路ブロックである。CIR2の具体的な回路構成とし
ては、例えばAD変換器やDA変換器やPLL等のアナログ回
路や、DRAM回路が挙げられる。また、電源電圧変動に対
して敏感な0.7V以下の超低電圧で動作するマイクロプロ
セッサやDSPなどが挙げられる。第２回路ブロックCIR2
については、DRAM回路の具体例が図８〜１４に後述され
る。
【００１５】最後に、電圧発生回路ブロックPWR1は上記
のCIR2で必要とされる内部電源電圧VINT1〜VINITnを発
生するための回路であり、VDDQ、VDDをその動作電源電
圧とする。以上が本願の対象とする半導体装置の全体図
であり、以下各回路ブロック内の詳細について説明す
る。
【００１６】[１．電圧発生回路ブロックPWR1] 図２
に、電圧発生回路ブロックPWR1の一例を示す。ここで
は、第２回路ブロックCIR2を後述するDRAM回路とした場
合に必要となる内部電源電圧を発生するための回路とし
た場合の具体例を示している。CIR2に含まれるDRAM回路
では、外部から供給されるVDDの他、内部電圧としてワ
ード線駆動電圧VDH(例えば3V)、センスアンプ用オーバ
ドライブ電圧VBS(例えば2V)、アレイ電圧VDL(例えば1.5
V)、プリチャージ電圧VBM(例えば0.75V)及び、プレート
電圧VPL(例えば0.75V)が必要とされる。これらの内部電
源電圧はVDH＞VBS＞VDL＞VBM＝VPL＝VDL/2となるのが最
も典型的なケースである。
【００１７】図２において、選択されたワード線を駆動
するための電圧であるワード線駆動電圧VDHの発生は本
願の最も特徴的な部分の一つである。即ち、昇圧回路GE
N1は、I/O電圧VDDQ(例えば3.3V)を受けてそれよりも大
きな電圧VPWR1(例えば5V)を発生する。そして降圧回路V
LM1（電圧リミッタ、レギュレータとも呼ばれる）によ
り、VPWR1の電圧を降圧してVDH(例えば3V)を発生させて
いる。
【００１８】この例ではVDDQ＞VDHであるため原理的に
は、VDDQから降圧回路を使って１段階でVDHを発生する
ことは不可能では無い。しかし、本願構成によれば、VD
DQのように比較的雑音が重畳されることが多いI/O回路
のための電源から安定なVDHの形成できる。また特にVDD
QとVDHとの電源電圧が接近している場合（大略VDDQ≧VD
H≧VDDQ-0.5V）には、安定なVDHを降圧回路の現実的な
構成が更に困難であるという問題も解決する。一方、上
記のVDDQを利用することの問題を回避すべくVDDから昇
圧回路を使って１段階でVDHを発生することもできる。
しかしこの場合にはVDDが低電圧化される結果相対的に
昇圧比を大きくとる必要があり、昇圧回路の効率が低減
するため昇圧回路の低電力化が困難になるが、本願発明
によればこのような課題を解決することができ、比較的
昇圧比の小さな昇圧回路を用いて低消費電力化を図るこ
とができるようになる。
【００１９】センスアンプ用オーバドライブ電圧VBS及
びアレイ電圧VDLのそれぞれは、おのおのに対応して設
けられた降圧回路VLM2とVLM3により、VDDQを降圧するこ
とにより形成される。VLM2とVLM3は動作する電源電圧が
VDDQとなることと除けばVLM1と同じ形式の回路により実
現される。またプリチャージ電圧VBM及びプレート電圧V
PLは、VDLから形成されたVDL/2とされる。VDL/2の発生
回路の具体例は例えば[文献３]に記載する回路をもちい
ることができる。
【００２０】図３に図２のチャージポンプ方式による昇
圧回路GEN1の具体例をしめす。C601、C602、C701〜C705
はポンピング容量、C603およびC706a、C706bは平滑容量
である。OSCは発振回路、SENはレベルセンサである。図
示していないが、レベルセンサは後に示す基準電圧発生
回路の形成する基準電圧VREF1を基準として発生したVPW
R1の電圧の大小を比較する構成とすることもできこの場
合はVPWR1の発生電圧の電圧変動や電源変動に対する安
定化が更に図られる。OSCは180度の位相差を持つクロッ
ク信号clkおよび/clkを出力している。clkおよび/clkの
クロックによってポンピング容量に貯められた電荷がそ
れぞれVPWR1に接続された平滑容量に転送され、VPWR1に
VDDQよりも高電位な電圧が得られる。ポンピングされた
電圧VPWR1はSENでその電圧がモニタされ、OSCの発振を
制御してVPWR1電圧を所望の電圧に制御する。
【００２１】図４に、図２中の基準電圧発生回路REF1と
していわゆるバンドギャップ基準電圧発生方式(Bandgap
reference)示す。R903〜R905は抵抗で、B901およびB90
2はPNPバイポーラ一トランジスタで、特に限定しない
が、CMOSプロセスではMOSトランジスタのドレインある
いはソースに使用する拡散層とウェルと基板間に作成で
きる寄生バイポーラトランジスタを用いることができ
る。このバイポーラトランジスタを用いた基準電圧発生
回路は、その出力電圧VREF1の温度特性が極めて小さい
という特徴があるため、プロセス的な問題がなければ本
発明の基準電圧発生回路として好適である。
【００２２】基準電圧発生回路REF1はI/O電圧VDDQを動
作電源として動作させることとしている。このの基準電
圧発生回路の出力する基準電圧VREF1がシリコンのバン
ドギャップに近い1.2V程度であるため、電源としてはそ
れ以上の電圧の電源が必然的に必要である。従って、コ
ア電圧VDDをREF1の電源に用いた場合、VDDの低電圧化を
図るための障害となる可能性があるためである。即ち、
REF1をVDDが1V程度になるとREF1は安定に動作しなくな
るためである。この場合あくまでVDDを動作電圧としてR
EF1を動作させるには、VDDからそれよりも高い電圧を発
生する昇圧回路（例えば図３と同じもの）を用いてVDDR
を形成し、それにより図４のVDDQに代えて、REF1を動作
させるようにすることもできる。図４ではバンドギャッ
プ基準電圧発生方式を用いたが、そのほかの方式として
例えばMOSトランジスタのしきい値電圧を用いたもの
や、二つの異なるしきい値電圧を持つトランジスタのし
きい値電圧差を利用した回路も利用可能である。
【００２３】図５に、図２の降圧回路VLM1の具体例をし
めす。この回路はVDDQを降圧してVBSやVDLを形成するVL
M2にも応用される。図５で1101及び1102のそれぞれは、
差動増幅器で構成されたオペアンプとその差動増幅器の
出力でゲートが制御される出力用のＰチャネルＭＯＳを
含み、負帰還動作によりそれぞれ基準電圧に対応した降
圧電圧を形成する回路である。この種の回路については
[文献４]に詳述されている。1101は、基準電圧のレベル
変換のための電圧リミッタ回路であり、REF1の発生する
VREF1を受けて抵抗R1103とR1104で分圧した電圧と比較
することにより、所望の内部電圧に等しい第２の基準電
圧VREF2を発生する。VREF2はVDHと実質的に等しい電圧
である。図４に示したVREF1の回路では、VDHに等しい電
圧を直接形成することが困難であるあるため1101を用い
たが、VREF1から直接に内部電圧に等しい電圧が発生で
きるならば、1101を省略して内部電圧出力用のバッファ
としての電圧リミッタ回路1102に直接接続してもよい。
図５では差動増幅器及び出力ＭＯＳは昇圧電圧VPWR1に
より動作するものとした。
【００２４】図６は、図２から５で示した本発明の方法
によって生成したVREF1、VPWR1、VDHのVDDQに対する電
圧依存性を示している。VRFF1はVDDQが約1.2V以上でVRE
F1=1.2Vの一定電圧を出力している。また、VPWR1はVDDQ
の増加に対して線形な依存性を電圧を発生する。これら
のVREF1およびVPWR1の電圧を元に、VLM1によりVINT1を
発生ている。ここでは、(R1103+R1104)/R1104＝2.5/1.2
に設定することで、VDDQ>1.2VでVDH=2.5Vの一定電圧が
得られている。チップ外部から入力されるVDDQ電圧の中
心値が3.3Vであり、その標準動作補償範囲VDDQ-STを3.0
V〜3.6Vであるとすると、その電圧範囲内でVDHは一定電
圧2.5Vが得られていることがわかる。
【００２５】一方、図７は同じく図２から５で示した本
発明の方法によって生成したVREF1、VPWR1、VDHのVDDに
対する電圧依存性を示している。図２から５で示したい
ずれの回路もVDDを用いていないため、VREF1やVPWR1やV
INT1電圧のVDD電圧依存性は図１９で示されるようにフ
ラットである。チップの動作保証VDD電圧範囲を例えば
1.0V〜2.0Vのように広範囲に設定しても、VINT1は2.5V
の一定値が得られる。
【００２６】このように本発明では、図１のCIR1によう
な回路の低電力化のためにVDD電圧を低電圧化しても、C
IR2の回路に供給されるVINT1の電圧は低電圧化されずに
一定電圧が得られるという特徴がある。例えば、CIR2に
DRAMのような低電圧化に対してその速度劣化等が激しい
回路を用いても、VDD電圧依存性の無いVINT1〜VINTnの
電圧をDRAM回路に用いることで、VDDが低電圧化しても
高速にDRAMを動作させることができる。
【００２７】[２．第２の内部回路ブロックCIR2] 図８
に第２の内部回路ブロックCIR2の一例としてのDRAM回路
を示している。ここでX-INBUF、Y-INBUFはそれぞれXア
ドレス、Yアドレスのインプットバッファで、例えば第
１の回路ブロックから供給されれるVDD-VSSを信号振幅
とするアドレス信号を受けて、VDL振幅の信号に変換す
る。これらのアドレス信号は、それぞれXアドレスデコ
ーダX-DEC、YアドレスデコーダY-DECに伝達されそこで
デコードされワード線やカラム選択線の選択すべきもの
を決定する。XアドレスデコーダX-DECは、ワードドライ
バX-DRの一つを選択する信号を形成し、選択されたワー
ドドライバは対応するワード線WLをVDHに駆動する。
【００２８】MARYはメモリセルアレイで、MCELLで示さ
れたダイナミック型メモリセルがアレイ状に配置されて
構成されている。wlはメモリセルのゲート信号に接続さ
れたワード線、bl、/blはメモリセルに対して情報の読
み書きを行うビット線である。なお、blと/blは対のビ
ット線である。PCはビット線のプリチャージ回路で非選
択時にビット線をVBM＝VDL/2にプリチャージする。SA/W
Rはセンスアンプ・ライトアンプ回路で選択されたメモ
リセルから読み出された信号のlow/Highを判別しVSSま
たはVDLに増幅する。Y-INBUFをから入力されたＹアドレ
スは-DECでデコードされ所定のカラム選択線の一つYド
ライバY-DRにより選択する。このカラム選択線により、
いわゆるYスイッチY-SWがONとされ、選択されたビット
線対bl、/blがgbl、/gblに結合される。EQはそのグロー
バルビット線のイコライズ回路、MA/MWRはグローバルビ
ット線に対するメインセンスアンプ・メインライトアン
プ回路である。BUFはCIR2内部回路の信号振幅をCIR2外
部の信号振幅に相互変換するバッファ回路である。
【００２９】図９及び１０は、それぞれVDD振幅の信号
をVDL振幅の信号に変換するバッファおよび、VDL振幅の
信号をVDD振幅の信号に変換するバッファの具体回路で
ある。図８のX-INBUF、Y-INBUF、BUFに用いることがで
きる。本実施例のようにVDDが1.0V〜2.0Vの広範囲の電
圧をとる場合でも、これらのバッファ回路によってCIR2
内の回路とCIR2外の回路とのインターフェースを貫通電
流を発生させないで高速に行うことができる。
【００３０】図１１は図８のデコード回路X-DEC、及び
ワードドライバX-DRの具体例をしめしたものである。23
01はデコーダ回路であり、X-INBUFから入力された複数
のXアドレス信号ajとワード線駆動信号swlをデコードす
る。2302はレベル変換回路で、VDL振幅のデコード結果
の信号をワード線昇圧電圧VDH振幅までレベル変換を行
う。2303はXドライバ回路で、ワード線wlの駆動を行
う。
【００３１】図１２に、図８のPC、SA/WR、Y-SWの詳細
回路を示す。24071〜2407nはプリチャージ回路PCで、24
081〜2408nがセンスアンプ・ライトアンプ回路SA/WR、2
4091〜2409nがYスイッチY-SWである。SA/WRにはCMOSラ
ッチ型のセンスアンプ回路を用いている。また、Y-SWは
NMOSを用いたパストランジスタ回路で構成している。こ
こではビット線bl、/blのプリチャージレベルはアレイ
電圧VDLの半分の電圧(いわゆるハーフプリチャージ方
式)であるため、プリチャージ回路PCはNMOSで構成して
いる。2410はそれらの回路の駆動回路である。
【００３２】図１３に、図８のイコライザ回路EQ、メイ
ンセンスアンプ／メインライトアンプMA/MWRの具体例を
示す。2501はEQで、2502はMAで、2503はMWRである。グ
ローバルビット線gbl、/gblのプリチャージレベルはこ
こではアレイ電圧VDLに設定しているため、イコライズ
回路EQはPMOSで構成し、メインライトアンプMWRはNMOS
でgbl、/gblを駆動するように構成している。また、メ
インセンスアンプは高速化のためにカレントミラー型の
センスアンプを使用している。
【００３３】図１４に図８から図１３で示したDRAM回路
の動作波形を示す。ここでは一例として読み出し動作の
例を示す。アドレスが確定した後に時刻T1でseq1を'L'
レベルにしてビット線のプリチャージが解除する。同時
に、swlを'H'レベルにすることで、wlがVSSからVDHまで
駆動される。これによってメモリセルの内容がビット線
に反映される。その後、sovが'L'レベルに、ssnを'H'レ
ベルにすることで、センスアンプがオーバドライブ駆動
される。これにより、cspおよびcsn電位は0.75Vからそ
れぞれ2.0Vおよび0Vに駆動される。ビット線の電位がセ
ンスアンプによって増幅された後、sovを'H'レベルに戻
し、sspを'L'レベルに駆動する。これにより、cspは1.5
Vに駆動され、blと/blのビット線電位は、それぞれ1.5V
から0Vまで増幅されることになる。
【００３４】時刻T2ではsysが'H'に駆動され、選択され
たY-SWがオン状態となる。これによって対応するビット
線の電位がグローバルビット線に反映される。smaを'H'
レベルに駆動することでメインセンスアンプが動作し
て、グローバルビット線電位が増幅されてdoutに出力さ
れる。
【００３５】時刻T3では各制御信号をネゲート状態に
し、seq1を'H'レベルにしてseq2を'L'レベルにすること
でビット線とグローバルビット線がプリチャージされ
る。
【００３６】以上のDRAM回路は、CIR1に使用しているコ
ア電圧VDDを例えば1.5Vから1.0Vに低電圧化しても、DRA
M内部の読み出しあるいは書き込み動作の速度に大きく
依存する内部電圧は変化しないためにDRAMの高速動作が
保証される。この特徴を利用すれば、コア電圧VDDをCIR
1の動作状態に応じて変化させることができ、チップ全
体に消費電力を大幅に低減できる。この場合、コア電圧
VDDを発生する電源回路は例えばチップ外部に付加すれ
ばよい。また、その出力電圧(=コア電圧VDD)を制御する
制御回路は、例えばCIR1内に設ければよい。
【００３７】さらに、CIR1の動作状態に応じて、動的に
CIR1に供給されているコア電圧ＶＤＤを変化させるのに
加えて、ＣＩＲ１の動作周波数を同時に制御すれば、CI
R1の消費電力をその動作に必要最低限なものに抑えるこ
とができる。
【００３８】なお、図８から図１４で示した実施例で
は、アレイ電圧VDLをチップのコア電圧VDDと異なる電圧
に設定している。一般にDRAMの電源の中で一番多くの電
流を消費するのはビット線の充放電を行うアレイ電圧VD
Lであることが多い。このアレイ電圧を図５のレギュレ
ータVLMを用いて発生する場合、レギュレータの電圧変
換効率分だけより多くの電力を消費してしまう。したが
って、アレイ電圧はなるべくチップのパッドから直接供
給した方がよい。例えば、アレイ電圧にチップのコア電
圧VDDをそのまま直接使用すればよい。この場合、コア
電圧の低電圧化によって、アレイ電圧が変化してしまう
が、図１２で示したいわゆるオーバドライブ方式による
センスアンプの駆動方法を採用すれば、コア電圧の低電
圧化に伴うDRAMの速度劣化は、コア電圧の低電圧化にと
もなうCMOSロジック回路で構成されたCIR1回路の速度劣
化と同じ程度に抑えることができる。
【００３９】[３．第１の内部回路ブロックCIR１] 図
１５は、図１中の第１内部回路ブロックCIR１を構成す
る要素回路の具体例を示している。ここでは簡単にイン
バータ(INV)が二つと２入力NAND(2 inputs NAND)が一
つ、２入力NOR(2 inputs NOR)が一つの例を示してい
る。VDDとVSS間に論理回路が組まれており、入出力信号
A,B,CはそれぞれVDD-VSS振幅である。
【００４０】第１内部回路ブロックは、図１５に示され
た要素回路等を用いて、例えばマイクロプロセッサＣＰ
Ｕが形成される。このＣＰＵの必要とされれるデータや
命令が前述のＤＲＡＭを含む第２回路ブロックに記憶さ
れる。即ち、ＣＰＵはＤＲＡＭに対して必要とするデー
タのアドレスを発行し、そのアドレスのメモリセルに記
憶された情報を受け取る。また、ＣＰＵはＤＲＡＭに所
定のデータを記憶させる必要がある場合には、記憶させ
るデータと記憶させるべきアドレスとをＤＲＡＭ回路に
対して発行する。
【００４１】[４．入出力回路PAD1] 図１６は、図１中
の入出力回路PAD1の具体例を示している。2702、2703は
後でより詳しい回路例を示すがレベル変換回路である。
2701、2702、2703、P2704、N2705で出力バッファを構成
している。selは'H'でoutが'H'の時、P2704がオンしてP
ADにはVDDQ電位が出力される。また、selが'H'でoutが'
L'の時、N2705がオンしてPADにはVSSQ電位が出力され
る。一方、selが'L'の時には、P2704、N2705ともオフ
し、PADは入力ピンとして機能する。
【００４２】2712はいわゆるESD(Electrostatic discha
rge)素子と呼ばれるもので、パッドに接続してパッドに
印可される静電気等の外来ノイズからチップ内部の回路
破壊を阻止する保護回路である。D2708およびD2710はダ
イオード、R2709は抵抗、N2711はNMOSトランジスタであ
る。2706は後で詳しい回路例を示すがレベル変換回路で
ある。2712、2707、2706で入力バッファを構成してい
る。PADがVDDQレベルにドライブされると、inにはVDD電
位が出力される。また、PADがVSSQレベルにドライブさ
れると、inにはVSS電位が出力される。
【００４３】図１７は図１６の2702および2703の具体例
である。相補な信号i1およびi2を入力して、レベルを変
換してo1に出力している。また、図１８は図１６の2706
の実施例である。図１７と同様に相補な信号i1およびi2
を入力して、レベルを変換してo1に出力している。図１
６から図１８で示したI/O回路の他にも、1.8V CMOS、2.
5V CMOS、3.3V LVTTL、AGP、PCI、SSTL、HSTL、GTL、GT
L+、SSTL、SSTL-2、LVDS等の多くの種類のI/Oインター
フェース規格に準拠した回路でもよいことはいうまでな
い。
【００４４】以上、本実施例で示したチップはそのチッ
プ内に２種類のゲート酸化膜圧のトランジスタがあると
仮定した。P2901やN2902で示された図面ではゲート部分
の記述に細長いボックスを用いて記した厚いゲート酸化
膜圧のトランジスタは、I/O電圧の耐圧があるトランジ
スタで、高電圧が印可される場所に用いるのが好適であ
る。また、P2905やN2906で示された図面ではゲート部分
の記述に一本の細いラインを用いて記した薄いゲート酸
化膜圧のトランジスタは、コア電圧の耐圧があるトラン
ジスタで、コア電圧で動作する回路で用いるのが好適で
ある。
【００４５】本実施例で示したそれぞれのトランジスタ
は、そのトランジスタの各端子に印可される電圧によっ
てその種類を最適に選んだ一つの例であり、特に本実施
例で示した使い方に限定するものではないが、耐圧が許
すかぎり薄い酸化膜圧のトランジスタを用いた方が回路
性能が高くなることは明らかである。
【００４６】以上の第１の実施例によって得られる本願
の効果は以下の通りである。
【００４７】（１）I/O電源と少なくとも一つのコア電
源とからなる電源系を持つチップにおいて、第２回路ブ
ロックCIR2の電源を、I/O電源から降圧して安定化させ
て供給するか、あるいはI/O電源から昇圧してから降圧
して安定化さてから供給している。これにより、コア電
源電圧が低電圧化しても、第２回路ブロックCIR2は正常
に動作させることができる。上記第１の実施例では第２
回路ブロックCIR2にＤＲＡＭ回路を適用したが、ＤＲＡ
Ｍ回路は一般に論理回路よりも低電圧動作特性が悪い。
すなわち、低電圧時の速度劣化が激しい。第１の実施例
のように第１回路ブロックCIR1の電源であるコア電源
を、ＤＲＡＭ回路の電源と分離して、ＤＲＡＭ回路の電
源はI/O電源から安定化させて使用することにより、Ｄ
ＲＡＭの低電圧特性に律則されずにコア電源を低電圧化
できる(第１回路ブロックCIR1の電源を低電圧化でき
る）。また、昇圧して所望の電圧を得る場合、コア電圧
の低い電圧から昇圧するよりも、I/O電圧のより高い電
圧から昇圧した方が昇圧比が小さく抑えることができて
高効率化できる。
【００４８】（２）ＤＲＡＭ回路内部で用いる電源をI/
O電源から生成している。これにより、コア電源を変化
させてもＤＲＡＭ回路の動作には影響を与えない。ＤＲ
ＡＭ回路内部で用いる電源をコア電源から生成した場
合、コア電源を変化させればＤＲＡＭ回路用の電源が変
化してしまう。第１回路ブロックCIR1の電源電圧（コア
電源電圧）を第１回路ブロックCIR1の動作周波数に応じ
て変化させてなるべく低電力になるように動作させる場
合、従来の構成ではＤＲＡＭ回路が電源電圧の変動に追
従できなくなり、誤作動を引き起こす可能性が高い。第
１の実施例ではコア電源電圧は使用中に自由に変化させ
ることができるために、ＤＲＡＭ回路は誤作動しない。
【００４９】（３）電源電圧変動に対して敏感な第２回
路ブロックCIR2の電源電圧をPWR1を介して供給してい
る。これにより、PWR1は電源電圧安定化回路として動作
するために、第２回路ブロックCIR2が安定動作する。た
とえば第２回路ブロックCIR2に0.5Vで動作する論理回路
を用いた場合、0.5V動作の論理回路はその論理回路を構
成するMOSのしきい値をかなり低くしないかぎり電源電
圧の変動に対する動作速度の変化が大きい。たとえば、
0.4Vと0.5Vでは２倍以上の動作速度差が生じる。このよ
うな回路に本実施例の構成を用いれば、0.5Vを安定化し
て供給できるので、論理回路を所望の速度で動作させる
ことができる。
【００５０】（４）さらに本実施例では、PWR1の出力電
圧はシリーズレギュレータで出力している。出力電圧を
生成するのにチャージポンプやLやCを利用したスイッチ
ングレギュレータで生成した場合、突入電流によって出
力電圧がそれ以下の電圧に下がった場合の復帰時間が長
くなってしまうという欠点がある。なぜなら、スイッチ
ング電源は一般にそのスイッチング周波数でしかフィー
ドバックが効かないためである。スイッチング周波数を
高くすれば改善するが、今度は電圧変換時の電力効率が
悪くなってしまう。それに対して、本実施例の手法で
は、上記電圧ドロップの復帰時間が極めて高速である。
電源電圧変動を抑制するのに用いられるデカップリング
コンデンサ（いわゆるパスコン）を付加したのと同様の
効果を得ることができる。
【００５１】＜実施例２＞実施例２では、実施例１の図
１に示した本願発明の対象とする半導体集積回路の全体
構成の変形例について示す。
【００５２】図１９は、図１と比較すると、I/O電源の
基準電位VSSQとコア電源の基準電位VSSを共通化してVSS
とし、共通の電源パットから当該VSSを受けるとともに
内部の基準電位用電源配線も共通化した例である。例え
ばI/O回路の消費電力低く、ピーク電流が少ない場合、I
/O電源をコア電源と分けれ必要がない。この場合、VSS
とVSSQを共通化してやればチップ全体としてピン数を減
らすことができる。
【００５３】図２０は、図１ではPAD1とPWR1に共通に使
用されていたVDDQおよびVSSQ供給のためのパッド及び電
源を、それぞれの回路ブロックで分けて用意している場
合の実施例である。ここでは、VDDQおよびVSSQはPAD1の
ために使用し、VDDQ_CIR2およびVSSQ_CIR2はPWR1のため
に使用している。なお、通常、シリコンチップ外部のピ
ンあるいはプリント基板上でVDDQとVDDQ_CIR2が電気的
に短絡され、VSSQとVSSQ_CIR2も電気的に短絡される。
一般にI/O回路はチップ外部の大きな容量負荷を駆動す
るために、その電源には大きなノイズが乗る。そのた
め、I/O回路の電源は他の電源から分離した方が、他の
電源にその大きなノイズが混入することを防ぐことがで
きる。図２０の場合、PWR1にPAD1で発生した電源ノイズ
が混入することを防ぐことができる。
【００５４】図２１は、同じ外部電源電圧を供給する際
の半導体集積回路の封止されたパッケージの端子及び、
半導体チップの電源パッドの取り方の一例を示す。即
ち、一般にパッドひとつに流すことができる電流は、ボ
ンディングワイヤやボンディングワイヤとパッドとの接
続個所あるいはエレクトロマイグレーション等が原因
で、その電流量に制限がある。そのため、多くの電流を
流す必要がある電源については複数のパッドを用意する
のが一般的である。前述した図１等の実施例のパッドの
数は、それぞれ例えばVDDQに対しては一つ、VDDに対し
ても一つのように、接続先が異なるパッド以外は、各信
号あるいは電源に対してひとつのパッドだけを図示して
いるが、それぞれ複数個設けてもよいことは言うまでな
い。また、チップによっては、電位は同じであるが異な
るパッドをシリコンチップ外部で接続し、シリコンチッ
プをパッケージングした時のパッケージのピンとしては
共通化している形態を持つものがあるが、このような形
態のものも含めることは言うまでない。
【００５５】以下図２１を具体的に説明する。CHIPはシ
リコンチップ、PKGはパッケージ、PCBはプリント基板を
示す。CKT1、CKT2、CKT3はそれぞれ回路ブロックで、そ
れぞれ接地電位だけを図示している。PAD1、PAD2、PAD3
はそれぞれCKT1、CKT2、CKT3の接地電位に接続されたボ
ンディングパッドで、VSSQ電位が供給される。PAD1とPA
D2はボンディングワイヤで一つのパッケージのピンPIN1
に接続され、PAD3はボンディングワイヤでPIN2に接続さ
れている。さらに、プリント基板上では、PIN1およびPI
N2はVSSQ_PCBというVSSQ電位を供給するノードに一般に
プリント基板上であるからプリントされた同配線で電気
的に接続されている。
【００５６】このように回路ブロック毎に電源パッドを
分けたり、パッケージのピンを分けることで、ある回路
から別の回路への電源ラインをかいしたノイズの混入を
抑えることができる。例えば、CKT1がI/O回路で多くの
ノイズを発生する回路であった場合、CKT2の接地電位に
対してはPIN1を介してノイズが混入し、CKT3に対しては
VSSQ_PCBをかいしてノイズが混入する。したがって、CK
T3へのノイズ混入量はCKT2へのノイズ混入量と比較して
小さくすることができる。
【００５７】また、電源ラインに挿入するフィルタにつ
いては例えばノイズの影響の大きな回路に供給する電源
には、例えばフェライトビーズ等のインダクタンスやデ
カップリング容量を使ったフィルタを挿入してもよい。
図２１の実施例で、CKT3がノイズの影響を受けやすい回
路であるとすると、PIN2とVSSQ_PCBの間にフィルタを挿
入すると効果的である。また、図２０の実施例では、CI
R2がDRAM回路であるとすると、VDDQ_CIR2はフィルタを
介して供給すれば効果的である。
【００５８】図２２は、チップ外部から供給される電源
電圧がVDDQ(例えば3.3V)の１種類に限定される場合を示
している。図２０と同様に同じI/O電圧(例えば3.3V)を
入力する場合でも、そのパッドをPWR1用とVDL用とPAD1
用とでそれぞれ、VDDQ_CIR2、VSSQ_CIR2と、VDDQ_VDL、
VSSQ_VDLと、VDDQ、VSSQに分けている。これは図２１で
示した効果を期待したものである。また、図２２ではVD
CにVSSQ_VDLとVSSが供給されているが、どちらか一方で
もよいし、両方を用いてもよい。少なくともVDDの出力
電圧の検出回路の接地電位にVSSを用い、その基準電圧
回路の接地電位にVSSを用いることで、VDDの電圧レベル
を基準電圧を基準とした電圧に設定することができ、VS
SQ上に発生したノイズの影響を受けることが少なくな
る。
【００５９】図２３は、極端な例で、図２２の全ての接
地電位VSSQとVSSを共通なパッドから供給した場合の実
施例である。I/O回路で発生したVSSQへのノイズがその
ままVSSに影響するが、その他の効果は図２２と同様な
ものが得られる。
【００６０】図２２と図２３ではVDCの構成は特に限定
しない。後に示す図３２で示すようなスイッチングレギ
ュレータを用いて構成してもよい。図３２ではDC-DCコ
ンバータを昇圧回路として動作させる例であるが、この
実施例に適用させるように降圧する必要がある場合には
CMOS Buck型の構成をとることは言うまでない。チャー
ジポンプ方式でもよいが、VDDに多くの電流が流れる場
合はスイッチングレギュレータ方式を用いた方が電圧変
換効率が高くなる。
【００６１】以上の実施例の回路要素は一つのチップ上
に形成されているものとして図面に記述あるいはその説
明がなされているが、その一部が別チップ上に形成させ
ていたり、チップ外部にディスクリート素子で実現され
ていてもよい。
【００６２】また本発明は、例えば図１のCIR1とCIR2の
ような回路ブロックが同一チップ上にない場合にも適用
できる。その場合は複数のチップを同一パッケージに実
装したマルチチップパッケージ(MCP)になる。（ここで
はMCPは複数のチップを積層化して実装したスタックド
チップサイズパッケージ(Stacked CSP)等を含める。） その場合、たとえば図１の実施例ではCIR2とPWR1を一つ
のチップ上に集積し、他のCIR1とPADを別のチップ上に
集積する。当然その場合、101はパッドではなく二つの
チップを実装したMCPのピンに対応することになる。こ
のように複数のチップを内蔵するパッケージに本発明を
適用しても、上記した本発明の効果が得られることは明
らかである。
【００６３】さらに、例えばCIR2にDRAM回路を搭載した
場合に、CIR2を搭載したチップとそれ以外のチップを別
チップにすればプロセス的な負担が少なくなるという効
果がある。すなわち、CIR2を搭載したチップはDRAMプロ
セスで作成し、それ以外のチップはロジックプロセスで
製作できる。それに対して、すべてを同一チップ上に集
積する場合にはDRAM・ロジック混載プロセスで作成する
必要がある。またさらに、CIR2を搭載したチップは単体
の汎用ＤＲＡＭと多くの部分で共通化したチップ仕様の
ものを用いることができる。その場合、CIR2として容量
がそれほど必要でない場合、単体の汎用チップとしては
不良と選別されたものを再利用して、その容量を限定し
てCIR2を搭載したチップとして使用することもできる。
【００６４】なお、以上の実施例では簡単のために主に
電源系の配線のみを図面に記述あるいは説明している
が、信号線に関してはどのような形態でもよい。多くの
チップ内部電源を持つ場合には、一般に異なる振幅の信
号が多く存在する。それらの信号間のインターフェース
には図１７あるいは図１８で示したレベル変換回路を用
いて行えば、貫通電流を発生することなく、高速にレベ
ル変換が行える。
【００６５】＜実施例３＞以下実施例３として、実施例
１や実施例２で示した本願発明の対象となる半導体集積
回路の全体構成のチップ上で配置の具体例およびその変
形例について述べる。GEN1とREF1およびREG1のチップ内
の設置する場所を以下に述べるようにすることでさまざ
まな効果を得ることができる。
【００６６】図２４は、本発明を使ったチップの物理的
なレイアウトイメージを示している。PAD1は外部との信
号のインターフェースを行うパッドが配置されている領
域であるが、特に限定しないがここではチップ周辺にあ
る。GEN1とREF1はチップ上にそれぞれ一つあり、左上方
に配置されている。この例では、第２の内部回路ＣＩＲ
２がさらに２つのＣＩＲ２ａとCIR2bに分割される場合
を例示している。CIR2がDRAM回路である場合に複数のメ
モリバンクに分割されている場合が典型的にはこのよう
なケースに該当する。REG1に相当するレギュレータはこ
こではチップ上に二つあり、それぞれREG1a、REG1bで示
されている。REG1aはVINTaxを出力し、REG1bはVINTbxを
出力し、それぞれの出力を使用する回路CIR1とCIR2の近
くにそれぞれREG1aとREG1bが配置されている。
【００６７】このようにレギュレータの出力を用いる回
路の近くにレギュレータを配置することで、レギュレー
タからその出力を使用する回路までの接続に使用する配
線の寄生抵抗を小さくできる。これにより大きな電流が
その配線に流れたときの電圧ドロップを小さく抑えるこ
とができる。一般にレギュレータとGEN1との距離は長く
なるが、その間は高電圧が送電されており、流れる電流
は小さくなる。したがって、レギュレータとGEN1の距離
が長くてその配線の寄生抵抗が大きくなっても、電圧ド
ロップが小さくて済む。さらに、レギュレータに入力さ
れる電源電圧VPWR1のノイズ除去比率はレギュレータに
よって高く保たれているため、レギュレータの出力には
レギュレータとGEN1間の電圧ドロップ等のノイズの影響
が出難い。
【００６８】図２４は基準電圧発生回路はチップに一つ
配置して、レギュレータとは離れた場所に配置してい
る。基準電圧発生回路の出力は基準電圧発生回路の接地
電位から図って一定電圧が出力される。しかし、接地電
位は常にノイズ等により変化し、チップの場所によって
その変化の様子が異なるのが普通である。図２４の実施
例では、例えばREF1の接地電位とREG1aの接地電位が異
なることになる。さらに、その接地電位の差はチップの
動作状態によって変化する。したがって、図２４の実施
例ではレギュレータが受け取る基準電圧VREF1はレギュ
レータの接地電位からみればノイズによって常に変化し
てしまい、レギュレータの出力もそれにともなって変化
してしまう。
【００６９】それに対して、図２５は基準電圧発生回路
を各レギュレータに一つ設け、レギュレータの近くに配
意した実施例である。この実施例では基準電圧発生回路
が各レギュレータの近くにあるために、それぞれの接地
電位の電位差が小さくて済むという効果がある。すなわ
ち、接地電位にノイズが乗るのは変わりないが、距離が
近いためにレギュレータの接地電位のノイズと基準電圧
発生回路の接地電位のノイズは同相ノイズになる。これ
により、レギュレータの出力電位はレギュレータの接地
電位から正確に期待電圧を得ることができる。図２５は
上記したように理想的なレギュレータと基準電位発生回
路の配置例であるが、基準電圧発生回路をレギュレータ
の数だけ用意するのは、チップの面積増加につながる。
【００７０】図２６は図２４と図２５の利点を生かした
レギュレータと基準電位発生回路の配置例である。図２
４で示したにレギュレータはその出力を用いる回路のな
るべく近くに設置した方がよい。一方、図２５で示した
ように基準電圧発生回路はなるべくレギュレータの近く
に設置する方がよい。図２６では上記要求を、レギュレ
ータ(REG1aやREG1cおよび、REG1bやREG1d)を一つの基準
電圧発生回路(REF1aやREF1b)に対して複数用意すること
で解決している。またさらに図２７では、レギュレータ
の入力電圧はその出力電圧に近い電圧の方が電圧変換効
率が良くなるため、REG1cの入力はREG1aの出力から取っ
ている。
【００７１】その他、様々な配置方法が考えられるが、
その配置方法は特に限定しない。レギュレータの出力電
圧の電源ノイズ等の影響が小さくなり、さらにレギュレ
ータの電圧変換効率が高く、それらの面積効率が良くな
るように配置すればよい。
【００７２】＜実施例４＞以下実施例４として、実施例
１や実施例２で示した内部電源発生回路PWR1の変形例及
びPWR1内で使用される個別回路（昇圧回路や電圧リミッ
タ回路）の好ましい変形例について述べる。
【００７３】図２７は、図２の回路をより一般化して表
したものであり、電圧変換回路REG1をより一般的な概念
として表した。REG1は図２で示したように具体的には複
数の降圧回路（電圧リミッタや1/2電圧発生回路）を含
むものである。この降圧回路により外部電源電圧VDDQや
VDD、及び内部電源電圧VPWR1を降圧して内部電圧VIN1〜
VINTnを発生する。図２ではREG1の動作にVDDは利用され
ていないが、ここではより一般的とするためVDDも利用
可能とされることを示すため、REG1にVDDが供給される
ようにした。図２の具体例のように必要がなければVDD
は無視しても良い。
【００７４】図２８はさらに図２７のGEN1を省略して、
図２７のpwr1をVDDQから直接得た場合の実施例である。
I/O電圧がVINT1〜VINTnに出力する電圧と比較して十分
に高い場合は、VDDQの電位を昇圧する必要がない。その
場合にはこの構成を使用することができる。この例の他
の特徴は、VDDQを電源フィルタ回路filter1を介してREG
1に供給していることである。この電源フィルタは必要
が無ければ省略しても良い。filter1はMOSトランジスタ
で構成した抵抗R4201と同じくMOSトランジスタで構成し
たコンデンサC4201で構成している。R4201により、VPWR
1のインピーダンスは高くなるが、VDDQ上のノイズがVPW
R1に伝播するのを防ぐことができる。また、入力側にコ
ンデンサC4201を付加することでAC的なインピーダンス
を低くし、REG1の出力には影響がでないようにしてい
る。
【００７５】REG1の出力に突入電流が流れた場合には、
REG1の入力側のコンデンサからその突入電流の電荷が供
給され、REG1の出力電圧にリップルが発生することを防
ぐことができる。もちろん、この時、REG1の入力側の電
位降下はある程度生じるため、電位降下が起こってもRE
G1が正常に期待出力電圧を出力できるような入力電圧を
保つ必要がある。そのためにはコンデンサの容量をある
程度大きくするか、REG1の入力電圧VPWR1を高くするよ
うに設計すればよい。
【００７６】以下に、簡単にその条件を式で表す。コン
デンサC4201の容量をC、VPWR1の電圧効果量をΔV、突入
電流によって流れる電荷量をQ、REG1が正常な期待出力
電圧を出力するのに必要なVPWR1の最低電圧をVmin、VPW
R1の無負荷電圧をVnomとすると、ΔV=Q/Cで計算できる
ため、Vnom-Vmin > ΔVになるようにすればよい。すな
わち、(Vnom-Vmin)C > Qとなり、Vnomを高く設定する
か、Cを大きく設定すればよいことが分かる。
【００７７】図２９には、図２８で示した電源フィルタ
を図２７に適用するために変形した例を示す。昇圧回路
GEN1の出力を電源フィルタfilter2を介してREG1に供給
している。R4301が抵抗で、C4301およびC4302がコンデ
ンサである。ここではMOSトランジスタの耐圧のため
に、図４２とは抵抗およびコンデンサのそれぞれの接続
方法が異なっている。
【００７８】図３０はGEN1とREG1をそれぞれ二つ設けた
場合の実施例である。一般にレギュレータ回路にシリー
ズパスレギュレータ方式(以下、単にシリーズレギュレ
ータと呼ぶこともある)を用いた場合、その入力電圧と
出力電圧との間に大きな電位差があれば、レギュレータ
の変換効率が低下する。そのため、この実施例では、最
終的に得たい電圧であるVINT1〜VINTnを、比較的高い電
圧のVINT1a〜VINTnaと、比較的低い電圧のVINT1b〜VINT
nbに二分している。
【００７９】さらに、VINT1a〜VINTnaよりも高いpwr1を
GEN1を用いて作成し、VINT1b〜VINTnbよりも高いpwr2を
GEN2を用いて作成する。その後、REG1はVPWR1からVINT1
a〜VINTnaを作り、REG2はVPWR2からVINT1b〜VINTnbを作
っている。このようしてなるべくレギュレータの入力と
出力の電位差を小さくすることで、各レギュレータの電
圧変換効率を高めることができる。
【００８０】図２７から図３０までに示したPWR1の実施
例は、その他にも様々な構成方法が考えられる。たとえ
ば、昇圧回路GEN1の接地電位はVSSQに接続しているが、
VSSに接続してもよい。I/O回路用の接地電位とそれより
も低い電圧で動作するコア回路用の接地電位が別パッド
から供給されているチップにおいて、チップ内部電源VI
NT1〜VINTnを、VINT1〜VINTnを使用する回路CIR2の接地
電位(VSS)を接地電位として用いているレギュレータを
用いて、I/O電圧あるいはI/O電圧から昇圧あるいは降圧
して生成した電圧から安定化して出力すればその構成方
法は特に限定しない。
【００８１】以下図３１及び図３２に、昇圧回路GEN1の
他の例を示す。図３１に、VPWR1にVDDQの約３倍の電圧
の出力するためのチャージポンプ方式昇圧回路をしめ
す。図３で前述した昇圧回路との違いはポンピング段数
の差であり、この図３１のほうがより大きな昇圧電圧が
得られる。なお、この図ではOSCおよびSENは省略してい
るが図３と同様である。
【００８２】図３２に、GEN1としていわゆるCMOS Boost
型のスイッチングレギュレータ方式のDC-DCコンバータ
を用いている例を示す。ここでL803はインダクタ、M804
およびM805がスイッチングトランジスタ、C806が平滑容
量を示している。M804がオンしてM805がオフする期間
と、M804がオフしてM805がオンする期間のデューティサ
イクルを、同図の波形図のように制御し、VPWR1の出力
電圧を制御する。スイッチングトランジスタのオン・オ
フの制御は802と801がVPWR1の電圧をモニタしながら行
っている。インダクタL803はチップ内に実装してもよい
し、チップ外に実装してもよい。この回路はチャージポ
ンプ方式の昇圧方式と比較して、出力電流が大きい場合
に高電力効率で電圧を変換できるという特徴がある。し
たがって、VPWR1に多くの電流が流れる場合にこの方式
の昇圧回路を用いるのが好適である。
【００８３】次に、電圧変換回路REG1に含まれる電圧リ
ミッタ回路の変形例について述べる。図３３は図５の回
路のうち内部電圧出力用のバッファ1102のみを記載する
が、基準電圧のレベル変換のための回路1101も同様とな
る。昇圧回路GEN1と電圧リミット回路の接続において重
要な点はその接地電位が、GEN1の出力を用いる回路の接
地電位と同じ電位線(ここではVSSに相当する)に接続さ
れている点である。正側の電源電位の取り方は特に限定
しない。しかし、MOSトランジスタは、その酸化膜耐圧
等によりMOSトランジスタの各端子間に印可できる電位
差には限界がある。そのため、VPWR1の電圧が高いとMOS
トランジスタの耐圧を超えてしまう可能性がある。この
ような場合には、図５の電源の供給方法よりも図３３の
方法の方が好適である。図３３では、オペアンプD-AMP
の正側の電源をI/O回路用の電源であるVDDQに接続して
いる。この場合、オペアンプに使用しているMOSトラン
ジスタにI/O回路に用いているMOSトランジスタと同じMO
Sトランジスタを用いればよい。
【００８４】この場合、残された耐圧に関する問題はVI
NT1を出力しているOUTQ内のMOSトランジスタM1003dであ
る。まず最初に図５と同様にM1003dのソースがVPW1に直
接結合される場合を考える。ここでMOSトランジスタM10
03dの耐圧が3.3Vであるとし、VPWR1には5Vの電圧が入力
され、VINT1には3Vの電圧を出力したいとする。する
と、M1003dのゲート・ソース間およびゲート・ドレイン
間の電位差を3.3V以下にするには、M1003dのゲート端子
には1.7V以上の電圧が印可されるという条件(以下、電
圧条件1と記す)を満たす必要があることがわかる。図３
３の回路ではM1003dに、VINT1につながる負荷電流を十
分な余裕で駆動できるように、十分に大きなゲート幅の
MOSトランジスタを選べば上記電圧条件1を満たすことが
できる。
【００８５】逆に上記の電圧条件１を満たせない場合
（VPWR1の電圧がVINT1に出力したい電圧よりもかなり大
きい場合）には、M1003dのソースはVPWR1に直結せずに
図３３に示したようにVPWR1の電圧をM1004dからM1005d
で示されたダイオード接続したトランジスタによるレベ
ルシフトによって降圧してM1003dのソース端子に供給す
るようにすればよい。
【００８６】なお、図３３の例ではM1003dからM1005dま
でにPMOSを用いたが、NMOSを用いて構成してもよい。こ
の場合、図３３のD-AMPのIN-とIN+は逆に接続する必要
があるが、位相回転が押さえられるために発振し難くな
るという効果がある。また、耐圧に対しても、PMOSで構
成した場合と比較してNMOSで構成した場合、ゲート・ソ
ースあるいはゲート・ドレイン間電圧を小さく抑えるこ
とができて有利である。
【００８７】図３４に、図５の電圧リミッタの変形例と
してエージングテスト（加速テストあるいはバーインと
も呼ばれる）を可能とするため実施例について述べる。
なお、ここではエージングと加速テストとバーインはと
もにチップに通常動作時よりも高い電圧あるいは低い電
圧を印可し、チップに対して過酷な条件をかして初期不
良をあぶりだすこととする。エージング時の温度条件等
の電圧条件以外については特に限定しない。エージング
時には例えば、通常時VDDQ=3.3V、VDD=1.5Vである電圧
をそれぞれ4.5V、3.0Vにする。
【００８８】図３４において、エージングテストへの移
行を示す電圧vswは2.5Vであり、1603で示されたコンパ
レータがVDD電圧がvsw電圧よりも大きな電圧になったこ
とを検出する。VDD>vswになれば、M1611のゲート信号は
VSS電位からVDD電位に変化する。1601はVREF1の電圧とV
REF3の電圧を抵抗R1605とR1606で内分した電圧を比較し
てM1607のゲート電位を決定し、VREF3の電圧が(R1605+R
1606)/R1606*VREF1=2.0Vよりも小さい場合にM1607を用
いてVREF3電位を上昇させるように働く。一方、1602はM
1611のゲートに入力された電圧とVREF3の電圧を抵抗R16
08とR1609で内分した電圧を比較してM1610のゲート電圧
を決定し、VREF3の電圧が(R1608+R1609)/R1609*(M1611
のゲート電圧)よりも小さい場合にM1610を用いてVREF3
電位を上昇させるように働く。したがって、VDD<vswの
場合、M1611のゲート電圧は0Vになるため、実質的に160
2はオフする。これによって、1601によってVREF3には2.
0Vが出力される。VDD>vswの場合、M1611のゲート電圧は
VDD電圧となる。これによって、VREF3の電圧は1602によ
って(R1608+R1609)/R1609*VDDに制御される。(R1608+R1
609)/R1609=1.25に設定することで、(R1608+R1609)/R16
09*VDD=1.25*VDDとなる。この電圧は2.0Vよりも高い電
圧になるため、実質的に1601はオフするからである。最
終的にVREF3の電圧は1604のバッファを用いてVINT1に出
力される。
【００８９】図３５に図３４の回路によって形成された
内部電圧VINT1の電圧特性を示す。図３５の回路ではVIN
T1はVDDが2.5V(=vsw)を超えるとVINT1=1.25*VDDの特性
になるようにプログラムされている。VDDのエージング
電圧である3.0Vにおいて、VINT1はそのエージング電圧
である2.5*1.5V=3.75Vを印加可能とされる。
【００９０】図３４の回路では外部から入力される電源
電圧の変化を検出してVINT1電圧をエージング電圧にな
るようにしているが、チップをコマンド等により通常の
チップの動作状態とは異なるエージング状態に遷移さ
せ、このエージング状態になることでVINT1の電圧をエ
ージング電圧になるようにしてもよい。
【００９１】図３５の特性例は、VDD電圧が通常の動作
保証電圧範囲を超えたことを検出してVINT1の特性を変
化させているが、図３６ではVDDQ電圧が通常の動作保証
電圧を超えたことを検出してVINT1の特性を変化させる
ようにしてもよい。すなわち、VDDQが約3.9Vを超えると
VINT1はVDDQに対して線形に増加する。VDDQのエージン
グ電圧である4.5VでVINT1は2.5*1.5Vになるようにプロ
グラムされている。
【００９２】図３７（ａ）（ｂ）には、電圧リミット回
路の差動増幅器に用いたカレントミラー回路の変形例を
示している。前記した回路の特徴の一つは上記したよう
にその電源ノイズ除去比率が高いことである。[文献４]
で示したように位相補償回路の構造によって電源ノイズ
除去比率を高めることができるが、カレントミラー回路
の構成を変えることでも電源ノイズ除去比率を高めるこ
とができる。図２４では例えばCascoded型とWilson型を
示している。これらの回路を用いることでさらにVINT1
出力に乗るノイズを低減できる。
【００９３】
【発明の効果】本願によって開示される発明のうち代表
的なものによって得られる主な効果を簡単に説明すれ
ば、以下の通りである。
【００９４】(1) チップ外部とのインターフェースを行
うI/O回路と、NAND回路等の論理回路やレジスタやスタ
ティックメモリ回路あるいはマイクロプロセッサやDSP
回路等の少なくとも一つの第１回路群と、AD変換器やDA
変換器やPLL等のアナログ回路やDRAM回路やフラッシュ
メモリ等の回路内で多種電圧の電源を用いる少なくとも
一つの第２回路群からなるチップにおいて、第２回路群
の内部で使用する電源を高電力効率に安定して供給でき
る。
【００９５】(2) 上記I/O回路と第１回路群と第２回路
群間での電源ノイズ干渉を少なくできる。
【００９６】(3) チップ外部から供給する電源あるいは
それから発生した電源を低電圧化した場合に、チップ全
体を高速動作させることができる。
【図面の簡単な説明】
【図１】本発明対象となる半導体集積回路の全体構成を
示す図。
【図２】図１の内部電圧発生回路PWR1の例を示す図。
【図３】図２の昇圧回路GEN1の例を示す図。
【図４】図２の基準電圧発生回路REF1の例を示す図。
【図５】図２の降圧回路VLM1の例を示す図。
【図６】図５の降圧回路VLM1のVDDQに対する特性例を示
す図。
【図７】図５の降圧回路VLM1のVDDに対する特性例を示
す図。
【図８】図１の第２内部回路ブロックCIR2の例を示す
図。
【図９】図８で用いられるレベル変換回路（VDD振幅→V
D振幅)の例を示す図。
【図１０】図８で用いられるレベル変換回路（VDL振幅
→VDD振幅)の例を示す図。
【図１１】図８で用いられるデコード回路及びワード線
駆動回路を示す図。
【図１２】図８で用いられるセンスアンプ近傍の回路例
を示す図。
【図１３】図８で用いられるメインアンプの回路例を示
す図。
【図１４】図８の回路の動作波形を示す図。
【図１５】図１の第１内部回路ブロックCIR1の例を示す
図。
【図１６】図１のI/O回路ブロックPAD1の例を示す図。
【図１７】図１６で用いられるレベル変換回路（VDD振
幅→VDDQ振幅)の例を示す図。
【図１８】図１６で用いられるレベル変換回路（VDDQ振
幅→VDD振幅)の例を示す図。
【図１９】図１の全体構成の変形例を示す図。
【図２０】図１の全体構成の他の変形例を示す図。
【図２１】図１の半導体装置のパッケージ及び電極を示
す図。
【図２２】図１の全体構成の他の変形例を示す図。
【図２３】図１の全体構成の他の変形例を示す図。
【図２４】チップ上での配置の実施例を示す図。
【図２５】チップ上での配置の他の実施例を示す図。
【図２６】チップ上での配置の他の実施例を示す図。
【図２７】内部電圧発生回路PWR1の変形例を示す図。
【図２８】内部電圧発生回路PWR1の他の変形例を示す
図。
【図２９】内部電圧発生回路PWR1の他の変形例を示す
図。
【図３０】内部電圧発生回路PWR1の他の変形例を示す
図。
【図３１】昇圧回路GEN1の他の例を示す図。
【図３２】昇圧回路GEN1の他の例を示す図。
【図３３】降圧回路VLM1の他の例を示す図。
【図３４】降圧回路VLM1の他の例を示す図。
【図３５】図３４の降圧回路の動作特性図を示す図。
【図３６】降圧回路によって形成されるべき動作特性の
他の例を示す図。
【図３７】降圧回路に用いる差動増幅回路の負荷回路の
変形例を示す図。
【符号の説明】
C601〜C603、C701〜C705、C706a、C706b、C806……コン
デンサ、 L803……インダクタ、 M804、M1003a、M1003b、M1003d〜M1005d、M1607、M161
0、M1612、P2101、P2103、P2105、P2112、P2107、P210
8、P2110、P2201、P2203、P2205、P2212、P2207、P220
8、P2210、P2402、P2401、P2801、P2802、P2804、P280
5、P2807、P2901、P2903、P2905……ＰチャネルＭＯＳ
トランジスタ、 M805、M1003c、N2102、N2104、N206、N2109、N2111、N2
202、N2204、N2206、N2209、N2211、N2403〜N2406、N27
11、N2803、N2806、N2808、N2902、N2904、N2906……Ｎ
チャネルＭＯＳトランジスタ、 R903〜R905、R1103、R1104、R1605、R1606、R1608、R16
09、R2709……抵抗、 B901、B902……バイポーラトランジスタ、 D2708、D2710……ダイオード。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 渡部 隆夫 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 平木 充 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 田中 均 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 5B015 JJ12 JJ15 JJ21 KA23 KB32 KB33 KB36 KB63 KB64 KB65 PP02 5B024 AA03 AA15 BA13 BA27 BA29 CA07 CA16 CA21 5F038 BB01 BB02 BB05 BE07 BE09 BG02 BG03 BG05 BH02 BH04 BH05 BH07 BH13 BH19 CA03 CA05 CA10 CD02 CD03 DF01 DF03 DF04 DF05 DF08 DF12 DF14 EZ20 5H430 BB01 BB05 BB09 BB11 BB20 EE06 EE12 EE13 EE17 FF04 GG04 GG05 HH03

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】第１動作電圧が供給される第１回路ブロッ
    クと、 第２動作電圧が供給される第２回路ブロックと、 前記第１動作電圧を受けて第３動作電圧を発生する電圧
    発生回路と、 前記第３動作電圧が供給される第３回路ブロックとを有
    することを特徴とする半導体装置。
  2. 【請求項２】請求項１において、前記第１動作電圧は前
    記第２動作電圧よりも大きいことを特徴とする半導体装
    置。
  3. 【請求項３】請求項２において、前記第３動作電圧は前
    記第１動作電圧よりも小さいことを特徴とする半導体集
    積回路装置。
  4. 【請求項４】請求項１において、 前記電圧発生回路は、前記第１動作電圧を受けて前記第
    １動作電圧よりも大きな第４動作電圧を形成する第１電
    圧変換回路と、前記第４動作電圧を受けて前記第３動作
    電圧を形成する第２電圧変換回路とを含むことを特徴と
    する半導体装置。
  5. 【請求項５】請求項４において、前記半導体装置は、基
    準電圧を発生する基準電圧発生回路を更に有し、 前記第１電圧変換回路は、周期的パルス信号により励起
    される昇圧用コンデンサを含むチャージポンプ回路を含
    み、 前記第２電圧変換回路は、前記基準電圧に基づいて前記
    第４電圧を降圧することにより前記第３電圧を形成する
    ための降圧回路を含むことを特徴とする半導体装置。
  6. 【請求項６】請求項１において、前記半導体装置は、１
    つの半導体チップ上に形成された半導体集積回路であ
    り、 前記第１回路ブロックは、前記半導体チップの外部と信
    号を入出力するための入出力回路を含み、 前記第２回路ブロックは、前記第１回路ブロックを介し
    て入力された信号を受けて所定の結果を前記第１回路ブ
    ロックに出力する論理回路を含み、 前記第３回路ブロックは、複数のワード線と複数のビッ
    ト線の交点に設けられれた複数のダイナミック形メモリ
    セルと、選択された前記複数のワード線の一つ前記第３
    動作電圧に駆動するためのワード線駆動回路とを有する
    ダイナミック形メモリを含み、 前記ダイナミック形メモリは、前記第２ブロックの論理
    回路により発行されるアドレス信号に対応する前記ダイ
    ナミック形メモリセルに記憶される情報を前記論理回路
    に出力し、 前記第１及び第２動作電圧は前記半導体チップの外部か
    ら供給され、 前記第１動作電圧は、前記第２及び第３動作電圧よりも
    大きいことを特徴とする半導体装置。
  7. 【請求項７】請求項６において、 前記電圧発生回路は、前記第１動作電圧を受けて前記第
    １動作電圧よりも電圧の大きな第４動作電圧を形成する
    昇圧回路と、前記第４動作電圧を受けて前記第４電圧よ
    りも電圧の小さな前記第３動作電圧を形成する降圧回路
    とを含むことを特徴とする半導体装置。
  8. 【請求項８】請求項６において、 前記前記第１回路ブロックと前記第２回路ブロックとの
    間の信号の入出力は、前記第１動作電圧の振幅を持つ第
    １信号を前記第２動作電圧の振幅を持つ第２信号に変換
    する第１レベル変換回路と、前記第２動作電圧の振幅を
    持つ第３信号を前記第１動作電圧の振幅を持つ第４信号
    に変換する第２レベル変換回路とを介して行われ、 前記第２回路ブロックと前記第３回路ブロックとの間の
    信号の入出力は、前記第２動作電圧の振幅で行われるこ
    とを特徴とする半導体装置。
  9. 【請求項９】請求項１において、 前記半導体装置は、１つの半導体チップ上に形成された
    半導体集積回路であり、 前記半導体装置は、 前記第１動作電圧を前記半導体チップの外部から受ける
    ための第１電源端子と、 前記第１電源端子に接続され
    た第１電源配線と、 前記第２動作電圧を前記半導体チップの外部から受ける
    ための第２電源端子と、 前記第２電源端子に接続され
    た第２電源配線と、 前記第１動作電圧の基準となる電位を前記半導体チップ
    の外部から受けるための第３電源端子と、 前記第３電源端子に接続された第３電源配線と、 前記第２動作電圧の基準となる電位を前記半導体チップ
    の外部から受けるための第４電源端子と、 前記第４電源端子に接続された第４電源配線とを備え、 前記第３電源配線と前記第４電源配線は前記半導体チッ
    プ上で分離され、 前記第１回路ブロック及び前記電圧発生回路には前記第
    １及び第３電源配線を介して前記第１電圧が供給され、 前記第２回路ブロックには前記第２及び第４電源配線を
    介して前記第２電圧が供給されることを特徴とする半導
    体装置。
  10. 【請求項１０】請求項１において、 前記半導体装置は、１つの半導体チップ上に形成された
    半導体集積回路であり、 前記半導体装置は、 前記第１動作電圧を前記半導体チップの外部から受ける
    ための第１電源端子と、 前記第１電源端子に接続され
    た第１電源配線と、 前記第２動作電圧を前記半導体チップの外部から受ける
    ための第２電源端子と、 前記第２電源端子に接続され
    た第２電源配線と、 前記第１動作電圧の基準となる電位及び前記第２動作電
    圧の基準となる電位を前記半導体チップの外部から共通
    に受けるための第３電源端子と、 前記第３電源端子に接続された第３電源配線と、 前記第１回路ブロック及び前記電圧発生回路には前記第
    １及び第３電源配線を介して前記第１電圧が供給され、 前記第２回路ブロックには前記第２及び第３電源配線を
    介して前記第２電圧が供給されることを特徴とする半導
    体装置。
  11. 【請求項１１】請求項１において、 前記半導体装置は、１つの半導体チップ上に形成された
    半導体集積回路であり、 前記半導体装置は、 前記第１動作電圧を前記半導体チップの外部から受ける
    ための第１電源端子と、 前記第１電源端子に接続さ
    れ、前記第１回路ブロックに前記第１動作電圧を供給す
    るための第１電源配線と、 前記第２動作電圧を前記半導体チップの外部から受ける
    ための第２電源端子と、 前記第２電源端子に接続さ
    れ、前記第２回路ブロックに前記第２動作電圧を供給す
    るための第２電源配線と、 前記第１電源端子と分離して配置され前記第１動作電圧
    を前記半導体チップの外部から受けるための第３電源端
    子と、 前記第３電源端子に接続され、前記電圧発生回路に前記
    第１動作電圧を供給するための第３電源配線とを有し、 前記第１電源配線と前記第３電源配線は前記半導体チッ
    プ上で分離されることを特徴とする半導体装置。
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