DE10123594B4 - Integrierte Halbleiterschaltung mit unterschiedlich häufig geschalteten Transistoren - Google Patents

Abstract

Integrierte Halbleiterschaltung (5) mit zwei Transistoren (1, 2), die beide mit einer ersten Betriebsspannung (V₁) betrieben werden und die jeweils eine Steuerelektrode (G₁, G₂) und eine der jeweiligen Steuerelektrode benachbarte Schicht eines Dielektrikums (GOX₁, GOX₂) aufweisen, wobei der erste und der zweite Transistor so verschaltet sind, daß der erste und der zweite Transistor im zeitlichen Mittel verschieden häufig geschaltet werden, wobei die mittlere Schalthäufigkeit (f₂) des zweiten Transistors (2) kleiner ist als die mittlere Schalthäufigkeit (f₁) des ersten Transistors (1),
wobei die integrierte Halbleiterschaltung (5) auf eine feste Taktfrequenz ausgelegt ist und die mittlere Schalthäufigkeit (f) eines Transistors (1, 2, 3, 4) zu dem Tastverhältnis (DC₁, DC₂, DC₃, DC₄) des Transistors (1, 2, 3, 4) proportional ist und wobei die Halbleiterschaltung ein eingebetteter DRAM ist,
dadurch gekennzeichnet, dass
die Schichtdicke des zweiten Dielektrikums (GOX₂) des zweiten, weniger häufig geschalteten Transistors (2) kleiner ist als die Schichtdicke des...

Description

• Die Erfindung betrifft eine integrierte Halbleiterschaltung mit zwei Transistoren, die beide mit einer ersten Betriebsspannung betrieben werden und die jeweils eine Steuerelektrode und eine der jeweiligen Steuerelektrode benachbarte Schicht eines Dielektrikums aufweisen, wobei der erste und der zweite Transistor so verschaltet sind, daß der erste und der zweite Transistor im zeitlichen Mittel verschieden häufig geschaltet werden, wobei die mittlere Schalthäufigkeit des zweiten Transistors kleiner ist als die mittlere Schalthäufigkeit des ersten Transistors und wobei die integrierte Halbleiterschaltung auf eine feste Taktfrequenz ausgelegt ist und daß die mittlere Schalthäufigkeit eines Transistors zu dem Tastverhältnis des Transistors proportional ist. Die Erfindung betrifft in dieser Weise ausgebildete eingebettete DRAMs.
• Eine Halbleiterschaltung mit unterschiedlichen Gateoxiddicken ist aus Liu et al.: "Multiple Gate Oxide Thickness for 2GHz System-on-A-Chip Technologies", IEDM 98, 1998, S. 589 bis 592 bekannt. Aus US 5,866,445 A ist bekannt, in CMOS-Anordnungen, z.B. Invertern das Gate-Oxid für NMOS und PMOS-Transistoren unterschiedlich dick zu gestalten. Aus US 5,397,727 A ist ein Halbleiterspeicher mit Floating-Gate-Transistoren bekannt, wobei dieser ERPOM-Speicher mit dünnen Tunneloxiden im Zellbereich dickere Gate-Oxide im Peripheriebereich aufweist.
• Derartige Halbleiterschaltungen sind seit Jahrzehnten in der Halbleitertechnik gebräuchlich und werden überwiegend aus MOSFETs in cMOS-Technologie, d. h. als Verknüpfung von n-Kanal-Transistoren und p-Kanal-Transistoren hergestellt. Üblicherweise werden Source und Drain der Transistoren in das Halbleitersubstrat implantiert, nachdem zuvor in ihrer Mitte ein Dielektrikum, üblicherweise aus einem oxidischen Material wie Siliziumdioxid, mit dem darüberliegendem Gate-Kontakt strukturiert worden ist. Je nach Anwendungszweck werden auch vertikale Transistoren mit senkrecht zur Substratoberfläche verlaufendem Source-Drain-Kanal hergestellt. Darüber hinaus sind weitere Bauweisen von Transistoren denkbar, die ebenfalls eine Steuerelektrode aufweisen, die ähnlich wie die Gate-Elektrode eines MOSFETs durch ein Dielektrikum von den weiteren Elektroden des Transistors getrennt ist.
• Bei MOSFETs steuert die durch das Dielektrikum durchdringende elektrische Feldstärke die Ausbildung eines Kanals zwischen den übrigen Transistorelektroden. Durch einen Schaltvorgang wird die Spannung zwischen Gate und Source verändert und je nach Art des MOSFETs die Ausbildung eines Kanals unter dem Dielektrikum bewirkt oder unterbunden.
• Um eine möglichst direkte und kontrollierbare Steuerung der Kanalausbildung zu ermöglichen, wird das Dielektrikum, das meist ein begrenzter Flächenbereich einer auf dem Halbleitersubstrat abgeschiedenen Schicht ist, so dünn wie möglich gestaltet. Die Schichtdicke des Dielektrikums ist mit typischerweise wenigen Nanometern wesentlich kleiner als die Schichtdicke darüberliegender Gate-Schichten, muß aber ausreichend groß sein, um ein Durchtunneln des Dielektrikums aufgrund der anliegenden Felder zu verhindern. Von dieser Notwendigkeit ausgehend wird die Schichtdicke des Dielektrikums stets möglichst klein gewählt, um den Transistor optimal zu steuern.
• Von besonderer Bedeutung des elektrischen Schaltverhaltens des Transistors sind sein Kurzkanalverhalten und seine Transistorperformance. Mit kürzer werdender Gate-Länge sinkt der erreichbare Sättigungsstrom zwischen Source und Drain; gleichwohl ist es erforderlich, trotz der fortschreitenden Miniaturisierung der Transistoren einen ausreichend hohen Sättigungsstrom zu gewährleisten. Dies ist um so wichtiger, je kleiner die Gate-Länge dimensioniert wird. Gegenwärtig werden zuverlässige Transistoren mit Gate-Längen unterhalb von 150 nm hergestellt.
• Von Bedeutung ist ferner die Einsatz- oder Schwellspannung, bei der der MOSFET schaltet, d.h. bei der die Ausbildung oder der Einbruch des Kanals zwischen Source und Drain einsetzt. Je niedriger die Einsatzspannung, desto leichter läßt sich der Transistor steuern.
• Aus diesen Gründen wird seit Jahrzehnten die Schichtdicke des Dielektrikums der Transistoren so klein wie möglich gestaltet und so weit wie möglich an die minimale Schichtdicke angenähert, bei der je nach Halbleitergeneration ein zuverlässiger Betrieb der Transistoren noch möglich ist.
• Komplexere Schaltkreise weisen häufig Bereiche auf, in denen Transistoren mit unterschiedlichen Betriebsspannungen versorgt werden. Grob läßt sich zwischen Low-Voltage-Transistoren einer Betriebsspannung zwischen 1 und 5 V, High-Voltage-Transistoren einer Betriebsspannung zwischen 10 und 20 V und Leistungstransistoren einer Betriebsspannung oberhalb von 40 V unterscheiden. Die unterschiedlichen Versorgungsspannungen erfordern unterschiedlich große Abmessungen der Transistoren. Aber auch bei wesentlich kleineren Spannungsunterschieden innerhalb eines einzigen Bereichs, etwa in dem der Low-Voltage-Transistoren, werden Transistoren unterschiedlich groß dimensioniert. Es ist etwa bekannt, bei mit verschiedenen Versorgungsspannungen betriebenen Transistoren die Schichtdicke des jeweiligen Dielektrikums unterschiedlich groß zu gestalten, um eine in etwa gleich große Lebensdauer beider Transistoren zu erreichen. So führen Unterschiede zwischen den Betriebsspannungen von wenigen Volt typischerweise zu Schichtdickendifferenzen in der Größenordnung weniger Nanometer.
• Durch diese Maßnahme wird seit langem eine in etwa gleich große Zuverlässigkeit verschiedener Transistoren in Bereichen unterschiedlicher Versorgungsspannungen innerhalb eines integrierten Halbleiterschaltkreises erreicht.
• Ferner existieren weiterhin integrierte Halbleiterschaltungen, deren Transistoren auf eine einheitliche Betriebsspannung ausgelegt sind.
• Es ist die Aufgabe der vorliegenden Erfindung, die Zuverlässigkeit und die Steuerbarkeit derartiger Halbleiterschaltungen zu verbessern. Es ist insbesondere die Aufgabe der Erfindung, bei gleichbleibender Lebensdauer eines integrierten Schaltkreises seine Steuerbarkeit zumindest in Teilbereichen weiter zu verbessern, oder bei unverminderter Steuerbarkeit die Lebensdauer die Schaltung insgesamt zu erhöhen.
• Diese Aufgabe wird erfindungsgemäß dadurch erreicht, daß die Schichtdicke des Dielektrikums des zweiten, weniger häufig geschalteten Transistors, d.h. des zweiten Dielektrikums kleiner ist als die Schichtdicke des Dielektrikums des ersten, häufiger geschalteten Transistors, d.h. des ersten Dielektrikums.
• Die vorliegende Erfindung nutzt die Tatsache aus, daß verschiedene Transistoren einer Halbleiterschaltung unterschiedlich häufig angesprochen werden. Die Häufigkeit, mit der ein Transistor zwischen seinem On- und seinem Off-Zustand hin- und hergeschaltet wird, ist je nach Funktion und Anordnung des Transistors innerhalb der Halbleiterschaltung unterschiedlich. Üblicherweise werden Halbleiterschaltungen mit einer vorgegebenen Frequenz getaktet, so daß in diskreten, sehr kurzen Zeitabständen eine Überprüfung und gegebenenfalls Änderung der Schaltzustände stattfindet. Über viele Taktperioden betrachtet läßt sich ein Wahrscheinlichkeitswert dafür angeben, mit welcher Wahrscheinlichkeit ein bestimmter Transistor pro Takt geschaltet wird. Diese Schaltwahrscheinlichkeit oder Schalthäufigkeit ist umgekehrt proportional zur durchschnittlichen zeitlichen Dauer eines Schaltzustands dieses Transistors, d. h. zum mittleren zeitlichen Abstand zwischen aufeinanderfolgenden Schaltzeiten. Dieser ist je nach Transistor unterschiedlich und kann zwischen Transistoren unterschiedlicher Bereiche der Halbleiterschaltung um mehrere Zehnerpotenzen variieren.
• Die Erfindung nutzt den Umstand aus, daß die Wahrscheinlichkeit einer Durchtunnelung des Dielektrikums vermindert und damit die Lebensdauer des Transistors erhöht wird, wenn der Transistor gemessen an der Taktfrequenz nur sehr selten geschaltet wird. Im Vergleich zu anderen Transistoren, die etwa in gleicher Häufigkeit wie die Taktfrequenz geschaltet werden, besitzt ein solcher Transistor eine viel größere potentielle Lebensdauer. Dennoch unterscheidet sich die Dimensionierung solcher Transistoren in herkömmlichen Halbleiter chaltungen nicht von der der häufig geschalteten Transistoren. Lediglich bei solchen Halbleiterschaltungen, die Bereiche mit unterschiedlicher Betriebsspannung der Transistoren aufweisen, wird die Schichtdicke des Dielektrikums über die Halbleiteroberfläche bisher variiert.
• Demgegenüber wird erfindungsgemäß die Schichtdicke des Dielektrikums solcher Transistoren, die weniger häufig geschaltet werden, weiter verringert. Das Dielektrikum dieses Transistors wird so dünn gestaltet, daß seine Lebensdauer in etwa der Lebensdauer der häufig genutzten Transistoren entspricht. In dieser Weise werden die Schichtdicken der Dielektrika beider Transistoren in Abhängigkeit von ihrem jeweiligen mittleren zeitlichen Schaltabstand aufeinander abgestimmt. Indem die Schichtdicke des Dielektrikums des zweiten, weniger häufig geschalteten Transistors (d.h. des zweite Dielektrikums) kleiner gewählt ist als die Schichtdicke des Dielektrikums des ersten, häufiger geschalteten Transistors (d.h. des ersten Dielektrikums), wird bei gleichbleibender Lebensdauer des integrierten Schaltkreises seine Steuerbarkeit im Bereich des zweiten Transistors verbessert.
• Die Schichtdicke des zweiten Dielektrikums wird soweit verringert, daß die Lebensdauer des ersten und die des zweiten Transistors einander angeglichen werden. Es ist nicht erforderlich, daß ein selten geschalteter Transistor eine um Jahre höhere Lebensdauer besitzt als ein häufig geschalteter Transistor und damit die integrierte Halbleiterschaltung insgesamt. Hingegen verbessert die in Abhängigkeit von der Schalthäufigkeit vorgenommene Reduzierung der Schichtdicke des Dielektrikums die Steuerbarkeit zumindest der seltener geschalteten Transistoren; ihre Performance und ihre Kurzkanalverhalten werden verbessert. Ausgehend von der bereits klein gehaltenen Schichtdicken kann in denjenigen Bereichen, in denen Transistoren selten angesprochen werden, die Schichtdicke noch weiter verringert werden. Dadurch wird ein noch höheres Maß an Steuerbarkeit erzielt.
• Der Erfindungsgedanke kann sowohl auf Schaltungen einheitlicher Versorgungsspannung angewandt werden wie auch auf solche unterschiedlicher Betriebsspannungen. In letzterem Fall können auch diejenigen Transistoren, deren Schichtdicke die größere ist, leicht verkleinert werden, um die Steuerbarkeit in Bereichen höherer Betriebsspannung zu verbessern. Ferner können die Schichtdicken der Dielektrika der kleineren Transistoren noch stärker verkleinert werden, sofern die Lebensdauer der Halbleiterschaltung durch den Bereich höherer Betriebsspannungen begrenzt wird.
• In allen Fällen führt die vorliegende Erfindung zu einer Verbesserung des Schaltverhaltens zumindest in Teilbereichen der Schaltung.
• Hinsichtlich des Ausmaßes der Schichtdickenvariation sieht eine bevorzugte Ausführungsform vor, daß die Schichtdicke des zweiten Dielektrikums um 1 bis 15 % kleiner ist als die Schichtdicke des ersten Dielektrikums. Diese maßvolle Reduzierung trägt dem Umstand Rechnung, daß Schichtdicken seit langem schon auf das technisch zuverlässige Minimum optimiert sind. Im Hinblick hierauf sind selbstverständlich noch kleinere Schichtdickenkorrekturen unterhalb des genannten Bereichs möglich, um das Risiko einer Durchtunnelung des Dielektrikums auszuschließen.
• Eine bevorzugte Ausführungsform sieht daher vor, daß die Schalthäufigkeit des zweiten Transistors um einen Faktor von 100 bis 10⁷ kleiner ist als die Schalthäufigkeit des ersten Transistors. Zwar können auch kleinere Verhältnisse der Schalthäufigkeit zu einer Schichtdickenvariation genutzt werden, jedoch werden gerade die stärksten Schwankungen der Schalthäufigkeit Anlaß zu einer Designkorrektur geben. Selbstverständlich bietet sich eine Schichtdickenvariation erst recht bei noch größeren Unterschieden in der Schalthäufigkeit an.
• Eine bevorzugte Ausführungsform sieht vor, daß der zweite Transistor ein Auswahltransistor ist, durch den eine Speicherzelle in einem Speicherzellenfeld ausgewählt wird. In einem Halbleiterspeicher mit einer Vielzahl von Speicherzellen wird eine einzelne Zelle naturgemäß recht selten angesprochen, nämlich nur dann, wenn die Information der jeweiligen Speicherzelle abgefragt oder verändert wird. Durch die große Anzahl von Speicherzellen in einem Speicherzellenfeld werden die Auswahltransistoren von Speicherzellen sehr viel seltener angesprochen als andere Transistoren der selben Halbleiterschaltung. Daher treten gerade in Halbleiterspeichern große Unterschiede in der Häufigkeit des Ansprechens verschiedener Transistoren auf.
• Eine Weiterbildung dieser Ausführungsform sieht vor, daß der erste Transistor ein Transistor ist, durch den eine Wortleitung ausgewählt wird, an den bzw. an die eine Vielzahl zweiter Transistoren angeschlossen ist. Die Adressierung einer spezifischen Speicherzelle ergibt sich aus der gleichzeitigen Auswahl der betreffenden Wortleitung und der betreffenden Bitline. Hierbei sind an jede Wortleitung etliche Speicherzellen bzw. Auswahltransistoren angeschlossen. Wird eine bestimmte Wortleitung geschaltet bzw. ausgewählt, so kann potentiell jede an dieser Wortleitung angeschlossene Speicherzelle abgefragt werden. Hierzu muß noch die entsprechende Bitline ausgewählt werden. Da an jede einzelne Wortleitung etliche Auswahltransistoren einzelner Speicherzellen angeschlossen ist, werden diese Auswahltransistoren sehr viel seltener geschaltet als diejenigen Transistoren, die für die Auswahl der Wortleitung verantwortlich sind. Der hier beschriebenen Weiterbildung entsprechend werden also die Auswahltransistoren der Speicherzellen mit einem dünneren Dielektrikum versehen als die Auswahltransistoren für die Wortleitungen.
• Eine bevorzugte Ausführungsform hinsichtlich der Anzahl der zweiten Transistoren pro Wortleitung sieht vor, daß zwischen tausend und hunderttausend Auswahltransistoren an die Wortleitung des ersten Transistors angeschlossen sind.
• Eine Weiterbildung der Erfindung sieht vor, daß ein dritter Transistor vorgesehen ist, dessen Betriebsspannung kleiner ist als die des ersten und des zweiten Transistors und der ein drittes Dielektrikum aufweist, dessen Schichtdicke kleiner ist als die Schichtdicke des zweiten Dielektrikums. In diesem Fall besitzen die drei Transistoren drei unterschiedliche Schichtdicken ihres jeweiligen Dielektrikums, werden jedoch mit insgesamt zwei unterschiedlichen Betriebsspannungen versehen. Dementsprechend ist die Dimensionierung der drei Transistoren an zwei unterschiedlich hohe zugeführte Wärmeleistungen pro Schaltvorgang und an drei unterschiedliche Schalthäufigkeiten angepaßt, was sich in einer entsprechenden Dimensionierung der Transistorabmessungen äußert.
• Eine Weiterbildung dieser Ausführungsform sieht vor, daß der dritte Transistor ein Transistor an das Datenpfades ist, der Informationen aus Speicherzellen weiterleitet. In Halbleiterspeichern werden die Datenpfade – meist in einem Interface verlaufend – mit einer geringeren Betriebsspannung betrieben als Speicherzellen, welche Informationen für längere Zeit speichern müssen. Dabei werden die Schichtdicken der verschiedenen Dielektrika untereinander in Abhängigkeit sowohl von der jeweiligen Betriebsspannung als auch von der jeweiligen Schalthäufigkeit eingestellt.
• Eine weitere Fortbildung der Erfindung sieht vor, daß mindestens vier Transistoren mit jeweils einem Dielektrikum vorgesehen sind, wobei die Dielektrika vier verschiedene Schichtdicken besitzen. Diese Ausführungsform mit insgesamt vier verschiedenen Schichtdicken der Dielektrika ist noch relativ kostengünstig herzustellen. Zur Veränderung der Schichtdicke des Dielektrikums – in der Regel des Gate-Oxids – über die Halbleiteroberfläche hinweg wird in an sich bekannter Weise die Substratoberfläche unterschiedlich gestaltet, etwa mit unterschiedlichen Schichten oder Implantationen versehen, was unterschiedlich große Wachstumsraten des Gate-Oxids zur Folge hat. Daneben kann das Gate-Oxid auch durch eine teilweise Rückätzung in einigen Flächenbereichen abgetragen werden. Jeder Eingriff erfordert in der Regel eine Maske und damit zusätzlichen Arbeitsaufwand. Er führt jedoch zu zwei unterschiedlichen Schichtdicken des Dielektrikums. Werden nur zwei solcher Schritte miteinander kombiniert, erhält man bis zu vier mögliche unterschiedliche Schichtdicken und damit ein sehr komplexes Steuerungsmittel zur Optimierung des Schaltverhaltens der Transistoren.
• Eine bevorzugte Ausführungsform sieht vor, daß die Transistoren MOSFETs und die Steuerelektroden Gate-Elektroden sind. Die Feldeffekttransistoren können als planare Transistoren auf ein erzeugtes Gate-Oxid aufgebracht oder in speziellen Anwendungen auch als Vertikaltransistoren hergestellt werden. Daneben ist jede weitere denkbare Konstruktion eines Transistors mit Hilfe der vorliegende Erfindung optimierbar. Insbesondere ist vorgesehen, daß die Dielektrika sämtlicher Transistoren Gate-Oxide sind. Dies gilt zumindest für das Dielektrikum des ersten, zweiten und dritten wie auch vierten Transistors. Fertigungstechnisch wird dabei zunächst ein bereichsweise unterschiedlich dickes Gate-Oxid erzeugt und anschließend im Rahmen der Transistorfertigung strukturiert.
• Es ist vorgesehen, daß die integrierte Halbleiterschaltung auf eine festgelegte Taktfrequenz ausgelegt ist und daß die mittlere Schalthäufigkeit eines Transistors zu dem Tastverhältnis des Transistors proportional ist. Eine kennzeichnende Größe für die Schalthäufigkeit eines Transistors ist der Kehrwert der Schaltfrequenz. Der Kehrwert der Schaltfrequenz bezeichnet die durchschnittliche Dauer eines Off- oder On-Zustands eines Transistors zwischen aufeinander folgenden Schaltzuständen. Der Kehrwert der Schaltfrequenz entspricht damit dem Kehrwert der Schaltfrequenz oder Schalthäufigkeit des Transistors im zeitlichen Mittel. Der Kehrwert der Schaltfrequenz wird häufig mit einer natürlichen Zahl angegeben. Ein Kehrwert der Schaltfrequenz von 1000 bedeutet, daß ein Transistor durchschnittlich nach dem tausendsten Takt geschaltet wird. Andererseits wird der Kehrwert der Schaltfrequenz umgangssprachlich auch in einer Prozentangabe ausgedruckt, womit letztlich die Schalthäufigkeit gemeint ist. So entspricht ein "Duty Cycle" (Kehrwert der Schaltfrequenz) von 10% einer Schaltwahrscheinlichkeit von 0,1.
• Häufig bleiben Transistoren überwiegend im Off-Zustand und werden nur gelegentlich für eine Taktperiode in den On-Zustand geschaltet. Im nächsten Takt werden sie zugleich wieder in den Off-Zustand versetzt. Da für einen solchen Puls jeweils genau zwei Schaltvorgänge erforderlich sind, läßt sich die Schalthäufigkeit gut durch das sogenannte Tastverhältnis angeben. Das Tastverhältnis bezeichnet das Verhältnis der Zeit, während derer sich ein Transistor in seinem On-Zustand befindet, im Vergleich zur Zeitdauer, während derer sich der Transistor im Off-Zustand befindet. Das Tastverhältnis, d.h. das Verhältnis der zeitlichen Dauer von On-Zustand zu Off-Zustand entspricht bis auf einen Faktor zwei der Schalthäufigkeit.
• Die Erfindung wird bei eingebetteten DRAMs angewendet. Speicher zeichnen sich durch eine hohe Anzahl von Speicherzellen und damit Speichertransistoren aus, deren Informationen bereichsweise äußerst selten geändert werden und deren Ansprechhäufigkeit daher um etliche Größenordnungen unterhalb der Taktfrequenz liegt. Daher führt die erfindungsgemäße Variation der Gate-Oxiddicken in Speichern zu einer besonders großen Steigerung der Steuerbarkeit. Dieser Vorteil kann ebenso in DRAMs ausgenutzt werden, welche als Speicherbereiche in für komplexere Aufgaben konstruierte ASICs (Application Specific Integrated Circuits) konstruiert sind.
• Die Erfindung wird nachstehend anhand der 1 bis 3 beschrieben. Es zeigen:
• 1 eine erfindungsgemäße Halbleiterschaltung in schematischer Darstellung,
• 2 eine erfindungsgemäße Halbleiterschaltung mit eingebettetem DRAM und
• 3 den zeitlichen Verlauf des Schaltzustandes zweier Transistoren.
• Die in 1 dargestellte Halbleiterschaltung 5 weist vier Bereiche auf, die mit insgesamt zwei Betriebsspannungen von 3,3 V und 1,8 V betrieben werden. Dementsprechend sind, wie entsprechend dem Stand der Technik üblich, die Schichtdicken grob an die jeweils anliegende Betriebsspannung angepaßt. Die auf der linken Seite dargestellten Transistoren 1 und 2 besitzen ein Gate-Oxid, das mit etwa 5 nm auf die Betriebsspannung auf 3,3 V abgestimmt ist. Die auf die geringere Betriebsspannung von 1,8 V ausgerichteten Transistoren 3 und 4 auf der rechten Seite weisen jeweils ein Gate-Oxid mit einer wesentlich kleineren Dicke von etwa 3 nm auf. Insoweit entspricht die Halbleiterschaltung 5 dem Stand der Technik.
• Zusätzlich aber sind in dieser Halbleiterschaltung die unterschiedlichen mittleren zeitlichen Schaltabstände des jeweiligen Transistors berücksichtigt. Während die Transistoren 1 und 3 einen Kehrwert der Schaltfrequenz von 2 besitzen und daher regelmäßig jeden zweiten Takt geschaltet werden, besitzen die Transistoren 2 und 4 einen Kehrwert der Schaltfrequenz von 1000, der um drei Größenordnungen größer ist. Infolge dessen ist die Gefahr einer Beschädigung der Gate-Oxid-Schicht GOX₂ bei einer herkömmlichen Schaltung wesentlich geringer als etwa im Gate-Oxid des ersten Transistors (GOX₁). Daher läßt sich ohne Beeinträchtigung der Lebensdauer des ge samten Schaltkreises 5 das Gate-Oxid GOX₂ des zweiten Transistors 2 verringern, um diesen Transistor noch besser steuern zu können. Das Gate-Oxid GOX₂ ist deshalb nur 4,5 nm dick, d. h. 10 % kleiner als das Gate-Oxid GOX₁ des ersten Transistors. In gleicher Weise ist das Gate-Oxid GOX₄ des Transistors 4 um 10 % dünner als das Gate-Oxid GOX₃ des Transistors 3. Obwohl alle vier Gate-Oxid-Schichten GOX₁, GOX₂, GOX₃, GOX₄ ursprünglich gleichzeitig erzeugt worden sind, führte ihre nachträgliche Bearbeitung in Teilbereichen zu unterschiedlichen Schichtdicken und damit zu einer unterschiedlich starken Isolierung der Steuerelektroden, d. h. der Gate-Kontakte G1, G2, G3, G4 zum Halbleitersubstrat.
• Die graphisch nicht unmittelbar erkennbaren Schichtdicken sind in 1 durch Zahlenangaben für die jeweilige Schichtdicke d1, d2, d3, d4 des entsprechenden Gate-Oxids GOX₁, GOX₂, GOX₃, GOX₄ angegeben. Selbstverständlich müssen nicht notwendigerweise vier verschiedene Gate-Oxid-Dicken eingestellt werden. Auch bei nur zwei verschiedenen Oxid-Dicken – etwa der Transistoren 1 und 2 in einer Halbleiterschaltung, die nur den mit 3,3 V betriebenen Bereich beinhaltet, kann durch das Ausmaß der Schichtdickenreduktion der wesentlich höhere Kehrwert der Schaltfrequenz des zweiten Transistors gegenüber dem des ersten zur leichteren Steuerbarkeit des zweiten Transistors ausgenutzt werden. Sämtliche Zahlenangaben in 1 sind lediglich beispielhaft. Dies betrifft ebenso die konkrete Ausgestaltung der Transistoren, die hier exemplarisch aus einem Gate-Kontakt G, einer Source S und einem Drain D bestehen.
• 2 zeigt schematisch einen eingebetteten DRAM, d.h. einen in einen ASIC oder eine applikationsspezifischen Logikschaltung eingebetteten flüchti gen Speicher. Der Speicher besteht aus einem Zellenfeld Z mit einer Vielzahl von Transistoren 2, die den Transistoren 2 aus 1 entsprechen und demzufolge mit derselben Betriebsspannung und demselben Kehrwert der Schaltfrequenz betrieben werden. Neben dem Zellenfeld Z befindet sich der Pfad R, der eine Vielzahl von Transistoren 1 aufweist, die dem Transistor 1 in 1 entsprechen. Der Pfad enthält eine Vielzahl von Inverterschaltungen, die zur Auswahl von Wortleitungen bestimmt sind. Die in diesen Invertern enthaltenen Transistoren 1 werden so oft geschaltet, wie die entsprechende Wortleitung ausgewählt wird. An jede Wortleitung ist eine Vielzahl von Speicherzellen angeschlossen. Jede Speicherzelle weist einen Auswahltransistor 2 auf, der mit der betreffenden Wortleitung sowie mit einer jeweils unterschiedlichen Bitleitung verbunden ist. In 2 sind Auswahltransistoren für drei Speicherzellen dargestellt, wobei für den mittleren Auswahltransistor die vollständige Speicherzelle dargestellt ist. Sie besteht aus einem Speicherkondensator C und dem Auswahltransistor 2, der, wenn er ausgewählt wird, die an dem Kondensator C anliegende Ladung verändert. Die Anzahl der Speicherzellen pro Wortleitung ist in der Praxis beliebig groß; beispielsweise können 1000 Speichertransistoren pro Wortleitung vorgesehen sein. Die Anzahl der Wortleitungen kann zwischen 1000 und 100.000 betragen, wobei diese Angaben lediglich beispielhaft sind. In 2 sind die Transistoren 1 und 2 lediglich repräsentativ für sehr viel größere Anzahlen von den betreffenden Transistoren dargestellt.
• Unterhalb des Zellenfeldes Z ist ein Interface-Bereich I zum Anschluß an weitere Schaltbereiche vorgesehen. In dem Interface verläuft der Datenpfad, auf dem die in dem Speicherbereich gespeicherten Informationen abgefragt und transportiert werden. Der Datenpfad enthält Transistoren 3, die denjenigen gleicher Numerierung aus 1 entsprechen und mit einer Betriebsspannung von lediglich 1,8 V betrieben werden. Ihre Schalthäufigkeit ist beträchtlich höher als die der Speicherzellen, da in erster Näherung jede Speicherzelle mit gleicher Häufigkeit abgefragt wird, die Anzahl der Speicherzellen jedoch sehr groß ist. In der Praxis wird die Schalthäufigkeit der Transistoren 1 bedeutend größer sein als die der Transistoren 2, da jeder Transistor 1 mit einer Vielzahl von Transistoren 2 des entsprechenden Zellenfeldes verbunden ist. Realistischerweise ist die Schalthäufigkeit der Transistoren 1 um einen Faktor 1000 größer als die der Transistoren 2, aber immer noch um den Faktor 16.000 kleiner als die Taktfrequenz oder die Schalthäufigkeit des im wesentlichen mit der Taktfrequenz geschalteten Transistoren 3 des Datenpfades. Damit wird eine Bandbreite der mittleren zeitlichen Schaltabstände von 7 Zehnerpotenzen erreicht. Je nach Komplexität des Speichers sind noch größere Schaltabstände denkbar. Die erfindungsgemäße Korrektur führt daher zu einer besonders effizienten Verbesserung der Transistorsteuerung.
• 3 zeigt auf einer Zeitachse t eine Abfolge von 20 Taktpulsen und darunter ein mit R bezeichnetes Signal eines Taktgebers. Über dieselbe zeitliche Dauer sind die On- und Off-Zustände der Transistoren T1 und T2 dargestellt. Der Transistor T1 springt während der 20 Takte fünf Mal in den On-Zustand und wieder zurück, was einer Schalthäufigkeit von 10 entspricht. Durchschnittlich wird der Transistor folglich bei jedem zweiten Takt geschaltet, was einem mittleren zeitlichen Abstand zwischen zwei Schaltvorgängen von zwei Takten entspricht. Der Transistor T2 hingegen wird insgesamt nur zweimal geschaltet und hat somit einen Kehrwert der Schaltfrequenz von 10 Takten. Der Kehrwert der Schaltfrequenz des Transistors 2 ist damit um den Faktor 5 größer als der des Transistors 1, so daß die Lebensdauer des Transistors T2 potentiell größer ist. Daher kann die Schichtdicke des Gate-Oxids des zweiten Transistors verringert werden, ohne die Lebensdauer des gesamten Schaltkreises zu verringern.
• Sämtliche Zahlangaben in den 1 bis 3 sind lediglich beispielhaft; ihre Größe ist nur durch den konkreten jeweiligen Halbleiterchip bestimmt. Daher ergibt sich auch aus Er fahrungswerten, ob und in welchem Ausmaß Gate-Oxid-Schichten dünner gestaltet sind, um die verbesserte Steuerung des Transistors zu erzielen.

Claims (14)

1. Integrierte Halbleiterschaltung (5) mit zwei Transistoren (1, 2), die beide mit einer ersten Betriebsspannung (V₁) betrieben werden und die jeweils eine Steuerelektrode (G₁, G₂) und eine der jeweiligen Steuerelektrode benachbarte Schicht eines Dielektrikums (GOX₁, GOX₂) aufweisen, wobei der erste und der zweite Transistor so verschaltet sind, daß der erste und der zweite Transistor im zeitlichen Mittel verschieden häufig geschaltet werden, wobei die mittlere Schalthäufigkeit (f₂) des zweiten Transistors (2) kleiner ist als die mittlere Schalthäufigkeit (f₁) des ersten Transistors (1), wobei die integrierte Halbleiterschaltung (5) auf eine feste Taktfrequenz ausgelegt ist und die mittlere Schalthäufigkeit (f) eines Transistors (1, 2, 3, 4) zu dem Tastverhältnis (DC₁, DC₂, DC₃, DC₄) des Transistors (1, 2, 3, 4) proportional ist und wobei die Halbleiterschaltung ein eingebetteter DRAM ist, dadurch gekennzeichnet, dass die Schichtdicke des zweiten Dielektrikums (GOX₂) des zweiten, weniger häufig geschalteten Transistors (2) kleiner ist als die Schichtdicke des ersten Dielektrikums (GOX₁) des ersten, häufiger geschalteten Transistors (1) ist.
2. Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die Schichtdicke (d2) des zweiten Dielektrikums (GOX₂) um 1 bis 15 % kleiner ist als die Schichtdicke (d1) des ersten Dielektrikums (GOX₁).
3. Halbleiterschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Schalthäufigkeit (f₂) des zweiten Transistors (2) um einen Faktor von 100 bis 10' kleiner ist als die Schalthäufigkeit (f₁) des ersten Transistors.
4. Halbleiterschaltung nach einem der Ansprüche 1 bis 3,
5. Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die Schichtdicke (d2) des zweiten Dielektrikums (GOX₂) um 1 bis 15 % kleiner ist als die Schichtdicke (d1) des ersten Dielektrikums (GOX₁).
6. Halbleiterschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Schalthäufigkeit (f₂) des zweiten Transistors (2) um einen Faktor von 100 bis 10⁷ kleiner ist als die Schalthäufigkeit (f₁) des ersten Transistors.
7. Halbleiterschaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass der zweite Transistor (2) ein Auswahltransistor ist, durch den eine Speicherzelle in einem Speicherzellenfeld (Z) ausgewählt wird.
8. Halbleiterschaltung nach Anspruch 4, dadurch gekennzeichnet, dass der erste Transistor (1) ein Transistor ist, durch den eine Wortleitung (WL) ausgewählt wird, an die einen Vielzahl zweiter Transistoren (2) angeschlossen ist.
9. Halbleiterschaltung nach Anspruch 5, dadurch gekennzeichnet, dass zwischen eintausend und einhunderttausend Auswahltransistoren (2) an die Wortleitung (WL) des ersten Transistors (1) angeschlossen sind.
10. Halbleiterschaltung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass ein dritter Transistor (3) vorgesehen ist, dessen Betriebsspannung (V₂) kleiner ist als die Betriebsspannung (V₁) des zweiten und des ersten Transistors (1, 2) und der ein drittes Dielektrikum (GOX₃) aufweist, dessen Schichtdicke (d3) kleiner ist als die Schichtdicke (d2) des zweiten Dielektrikums (GOX₂) .
11. Halbleiterschaltung nach Anspruch 7, dadurch gekennzeichnet, dass der dritte Transistor ein Transistor eines Datenpfades ist, der Informationen aus Speicherzellen (2) weiterleitet.
12. Halbleiterschaltung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass mindestens vier Transistoren (1, 2, 3, 4) mit jeweils einem Dielektrikum (GOX₁, GOX₂, GOX₃, GOX₄), vorgesehen sind, wobei die die Dielektrika (GOX₁, GOX₂, GOX₃, GOX₄) verschiedene Schichtdicken (d1, d2, d3, d4) besitzen.
13. Halbleiterschaltung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass die Transistoren (1, 2, 3, 4) MOSFETs und die Steuerelektroden (G1, G2, G3, G4) Gate-Elektroden sind.
14. Halbleiterschaltung nach Anspruch 10, dadurch gekennzeichnet, dass die Dielektrika (GOX₁, GOX₂, GOX₃, GOX₄) Gate-Oxide sind.