DE2450882A1

DE2450882A1 - Komplementaere mos-logische schaltung

Info

Publication number: DE2450882A1
Application number: DE19742450882
Authority: DE
Inventors: Hideki Fukuda
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1974-04-16
Filing date: 1974-10-25
Publication date: 1975-10-23
Also published as: JPS50138763A

Description

KOMPLEMENTÄRE MOS-LOGISCHE SCHALTUNG Die Erfindung beschäftigt sich mit komplementären MOS-logischen Schaltungen, insbesondere mit in Kaskade geschalteten Stufen von dynamischen, komplementären MOS-Schaltungen. In der vorliegenden Beschreibung bedeutet die Abkürzung MOS sowohl Metalloxidhalbleiter-Vorrichtungen als auch MIS (Metallisolatorhalbleiter)-Vorrichtungen.
Aufgrund ihres niedrigen Energieverbrauchs und aufgrund der Stabilität-ihrer Ausgangsspannung erweist sich die komplementäre MOS (CMOS)-logische Schaltung für eine Verwendung in heutigen elektronischen Schaltkreisen als besonders vorteilhaft.
Typische CMOS-logische Schaltungen lassen sich in zwei Arten klassifizieren, in statische und in dynamische.
Die erste Bauart, d. h. die statische Art der Schaltung, ist beispielsweise in der US-PS 3 356 858 beschrieben. Ein Beispiel einer derartigen Schaltung, wie es dort beschrieben ist, wird in Fig. 1 der vorliegenden Anmeldung zur Erläuterung wiedergegeben, wobei P-MOSFErs 10 - 12 und N-MOSFETs 20 - 22 verwendet sind.
Die N-ZDSFSTs 20 - 22 sind in Reihe geschaltet, während die P-MOSFETS 10 - 12 parallel geschaltet sind. Die Steuerelektroden der N-Treiber-M0SFETs 10 - 12 sind mit den entsprechenden Elektroden der P4#SFETs 20 - 22 verbunden. Diese statische Bauart der CPIOS-logischen Schaltung benötigt eine relativ große Anzahl von Transistoren, da ein Paar von M0SF#s, d. h. ein P- und ein N-MOSFET, für jeden Eingang A, B und C benötigt werden.
Die dynamische Bauart der logischen Schaltung ist in der US-PS 3 551 693 beschrieben. Ein Beispiel von einer derartigen Schalt tung ist in Fig. 2 der Zeichnungen dargestellt. In Fig. 2 sind ein P-MOSFET 10 und N-MOSFETs 20 - 22 sowie 30 dargestellt. Die in Reihe geschalteten N-MOSFXTs 20 - 22 bilden einen Logikblock LB , der mit strichlierten Linien dargestellt ist, wobei sie zwis-chen die Abfluß- bzw. Senkenelektrode des P-M0SFETs 10 und die AbRluß- bzw. Senkenelektrode des N-M0SFETs 30 geschaltet sind. Die Steuerelektrode des P-MOSFEUs 10 ist mit der Steuerelektrode des N-MOSFETs 30 verbunden. Ein Impulssignal ~ wird an die miteinander verbundenen Steuerelektroden angelegt. Der Ausgang der Schaltung wird an den Verbindungspunkt zwischen dem P-MOSFET 10 und dem N-MOSFET 20 gelegt.
Ein Vergleich zwischen der dynamischen, in Fig, 2 dargestellten Schaltung und der statischen, in Fig. 1 dargestellten Schaltung zeigt, daß die Anzahl der bei der dynamischen Schaltung verwendeten Transistoren verringert werden kann, da die Anzahl der Belastungs- MOSFETs verringert wird. Dies bedeutet, dass die dynamische Bauart der MOSFETs leichter in ein Halbleitersubstrat integriert werden kann.
Diese Bauart der dynamischen Schaltung ist jedoch auch nicht problemlos. Insbesondere, wenn die in Fig. 2 dargestellte Schaltung in Kaskade geschaltet ist, besteht die Möglichkeit eines fehlerhaften Betriebs. Zwecks besseren Verständnisses dieses Problems wird im folgenden auf die Fig. 3 und 4 der Zeichnung verwiesen. Fig. 3 zeigt eine Kaskadenschaltung von der in Fig. 2 dargestellten Schaltung, während Fig. 4 die an verschiedenen Bereichen dieser Schaltung auftretenden Spannungsverläufe wiedergibt.
In Fig. 3 ist aus Gründen einer Vereinfachung der Logikblock LB von Fig. 2 von einem einzigen MOSFET 20a oder 20b wiedergegeben. Die erste und die zweite Gatterstufe werden von dem gleichen Impulssignal ~ angetrieben.
Zusätzlich zu den herkömmlichen Belastungskondensatoren CL und CL2, die an den Ausgang der entsprechenden Gatterstufe angeschlossen sind, sind Kondensatoren C1 und C2 vorgesehen, wobei diese Kondensatoren beide Sperrschichtkapazitäten, Gatterkapazitäten und die Verdrahtungskapazitäten enthalten. Des weiteren ergeben sich, wenn die MOSFETs eingeschaltet sind, Kanalwiderstände von einigen Hundert Ohm.
Zu den folgenden Ausführungen wird insbesondere auf Fig. 4 verwiesen. Wenn ein Impulssignal #, das sich zwischen der Versorgungsspannung von +VDD und O Volt ändert, von der Hochspannung (+VDD) auf O Volt umgeschaltet wird, wird der P-MOSFET loa eingeschaltet, während der N-MOSFET 30a abgeschaltet wird. Dies führt dazu, daß der Kondensator CL1 mit einer Spannung +VDD über dem MOSFET 10a geladen wird. Die Zeitdauer t1 wird als "Vorladungsdauer" bezeichnet. Das Zeitintervall t1 ist in Fig. 4 dargestellt. Die Vorladungsdauer t1 sollte derart gewählt sein, daß eine ausreichende Ladung des Kondensators CL1 sichergestellt ist, so daß eine Spannung von +VDD parallel an diesem aufrechterhalten wird, wenn man die Zeitkonstante betrachtet, die von dem Kondensator CL1 und dem Kanalwiderstand des MOSFETS 10a festgelegt wird.
Wenn nun das Impulssignal ~ zu dem hohen Potential (+VDD) zurückgeschaltet wird, wird der P-MOSF3T 10a abgeschaltet, während der N-MOSFET 30a eingeschaltet wird. Wenn während dieses Zustands eine Spannung von +VDD an dem Eingangsanschluß angelegt wird, erfolgt eine Einschaltung des MOSFhTS 20a. Die in dem Kondensator CL1 gespeicherte Ladung wird über die Reihenschaltung der MOSFETS 20a und 30a zu Masse entladen.
Während dieses Aufladevorgangs nimmt das Potential an dem Punkt X (dem Ausgang der ersten GatterstuSe) exponentiell auf einen Wert von O Volt (Erde) von seiner höchsten Spannung +VDD ab, wie dies von dem Kurvenbereich a in Fig. 4 wiedergegeben ist. Die Zeitkonstante des exponentiellen Abfalls von dem Potential an dem Punkt X wird von dem Kondensator CL1 und dem Kanalwiderstand der MOSFhTs 20a und 30a bestimmt.
Wenn an die Steuerelektroden der MOSFUS lOb und 30b ebenfalls ein Impulssignal ~ angelegt wird, erfolgt eine Einschaltung des P-M0SFETs lOb, wenn das Impulssignal ~ an einem Niveau von 0 Volt ist, während das N"MOSFxT abgeschaltet wird, so daß der zweite Belastungskondensator CL2 auf eine Spannung von +VDD über dem MOSFET lOb abgeladen wird.
Wenn sich das Impulssignal ~ ändert und seinen großen Wert (+VDD) annimmt, wird der P4iOSF%J? 10a abgeschaltet, nährend der N-MOSFET 30a eingeschaltet wird. Während der unmittelbar auf das Abschalten des MOSFETS lOb folgenden Zeitdauer sollte die Spannung an dem Punkt Y am Ausgang der zweiten Gatterstufe das Niveau +VDD annehrnen, da die MOSFETs 20a und 3Oa während dieser Zeitdauer eingeschaltet sind.
Da die Spannung an dem Punkt X exponentiell auf einen Wert von O Volt, d. h. Erdpotential, wie oben beschrieben von ihrem ! hohen Anfangswert +VDD abnimmt, verbleibt das MOSFET 20b eingeschaltet, bis das Spannungsniveau an dem Punkt X unter die Grenzspannung des MOSFETS 2Ob abgefallen ist.
Dies führt dazu, daß die in dem Kondensator CL2 gespeicherte Dadung teilweise über die MOSFETs 20b und 30b zu. Masse abfließt, so daß die Spannung an dem Punkt Y nicht auf dem Wert von +VDD wie erwünscht verbleibt, sondern auf eine niedrigere Spannung abfällt, wie dies von der Kurve b in Fig. 4 wiedergegeben ist.
Da dieses Spannungsniveau b niedriger ist als die Grenzspannung des MOSFETs in der nächstfolgenden Kaskadenstufe, die mit dem Ausgangsanschluß Y verbunden ist, wird ein derartiges MOSFET abgeschaltet, so daß der Betrieb der Schaltung fehlerhaft wird.
Mit der Erfindung wird die oben beschriebene unerwünschte Entladung bei einer komplementären MOS-integrierten Schaltung vermieden. Zu diesem Zwecke wird in der zweiten Gatterstufe ein P-MOSFET verwendet, wobei dieses MOSFET abgeschaltet ist, wenn das hohe Spannungsniveau (+VDD) an seine Steuerelektrode anliegt.
Die Steuerelektroden von einem komplementärem Paar von MOSFET5 mit entgegengesetzter Leitfähigkeit empfangen eine impulsartige Spannung, die bezüglich der an die erste Gatterstufe angelegten, impulsartigen Spannung umgekehrt ist. Das Ausganssinal wird von dem gemeinsamen Verbindungspunkt der MOSFETs in der zweiten Stufe mit entgegengesetzter Leitfähigkeit abgenommen.
Mit der Erfindung wird somit eine dynamische, komplementäre Metalloxidhalbleiterschaltung (CMOS) Oeschaffen, welche ein Paar von in Kaskade geschalteten Gatterstufen enthält. Die erste Gatterstufe enthält einen ersten Logikblock, der eine vorgeschriebene logische Funktion bewirkt, wobei dieser Logikblock zwischen einem P- und einem N-MOSFC geschaltet ist. Die Quellenelektroden der P- und der N-M0SFETs sind jeweils zwischen einer Stromversorgung und Masse geschaltet. Der Ausgangsanschluß der ersten Gatterstufe ist mit einem Belastungskondensator verbunden.
Der zweite Logikblock ist ebenfalls zwischen einem P-MOSFEX und einem N-ItOSFET geschaltet. Die Quellenelektroden dieser MOSFETs sind jeweils zwischen eine Spannungsquelle und Masse geschaltet, während die Steuerelektroden derselben miteinander verbunden sind. Des weiteren ist ein zweiter Belastungskondensator mit dem Ausgang der zweiten Gatterstufe verbunden.
Ein Paar von Impuls signalen, die zueinander umgekehrt sind, wird an die erste und die zweite Gatterstufe zum Antrieb derselben angelegt. Eines von den MOSFETs, welche den zweiten Logikblock bilden, ist von einer derartigen Bauart und derart angeschlossen, daß wenn die Versorgungsspannung an ihre Steuerelektrode von der ersten Gatterstufe angelegt ist, dieses MOSFET ausgeschaltet wird.
Hierdurch wird die Möglichkeit von einem Fehlbetrieb aufgrund der Ladungsabnahme des ersten Belastungskondensators an dem Ausgang der ersten Gatterstufe verhindert.
Die beiliegende Zeichnung dient der weiteren Erläuterung der Erfindung.
Fig. 1 zeigt eine schematische Darstellung von einer statischen komplementären MOS-logischen Schaltung gemäß dem Stand der Technik.
Fig. 2 zeigt eine schematische Darstellung von einer dynamischen komplementären MOS-logischen Schaltung gemäß dem Stand der Techr nik.
Fig. 3 zeigt eine Kaskadenschaltung von einem Paar von dynamischen komplementären MOS-logischen Schaltungen der in Fig. 2 gezeigten Bauart.
Fig. 4 zeigt SpannuntsverläuSe in verschiedenen Bereichen der in Fig. 3 dargestellten Schaltung während deren Betriebs.
Fig, 5 zeigt eine schematische Darstellung von einem Beispiel einer erfindungsgemäßen komplementären MOS-logischen Schaltung Fig. 6 zeigt die Spannungsverläufe für verschiedene Punkte der komplementären logischen Schaltung von Fig. 5.
Fig. 7 zeigt eine Abwandlung der in Fig. 5 dargestellten Schaltung, wobei die Polaritäten der Treibertransistoren und der Versorgungsspannungen annähernd umgekehrt sind.
Fig. 8 zeigt die Wellenformen der impulsartigen Signale, welche an die Steuerelektroden der in Fig. 7 dargestellten Treibertransistoren angelegt sind.
Fig. 9 zeigt eine weitere Abwandlung der komplementären logischen Schaltung von Fig. 5.
Fig. 10 zeigt eine NOR-logische Gatterschaltung, bei der die erfindungsgemäße komplementäre MOS-Schaltung verwendet wird.
Fig. 11 und Fig. 12 zeigen einen nur-Lesespeicher, bei dem die erfindungsgemäße Schaltung verwendet wird.
In Fig. 5 ist eine Grundkonstruktion der erfindungsgemäßen komplementären MOS-logischen Schaltung dargestellt. In dieser Figur sind eine erste Gatterstufe und eine zweite Gatterstufe dargestellt, wobei der Ausgang der ersten Gatterstufe in Kaskade mit dem Eingang der zweiten Gatterstufe verbunden ist. Jede Stufe enthält einen Logikblock, wobei der Logikblock der ersten Stufe aus Gründen der vereinfachten Darstellung so dargestellt ist, daß er aus einem einzigen Transistor 20a besteht. Der Logikblock der ersten Stufe ist von den strichlierten LinienLBl umgeben. Er ist mit Treibertransistoren 10a und 30a verbunden, die eine P- und eine N-Leitfähigkeit haben. Die zweite Stufe enthält zusätzlich zu den Treibertransistoren Oc und 10c, die vom N- und P-Typus sind, einen Transistor 20c, der von einer strichlierten Linie LB2 umgeben ist. Ein wesentlicher Unterschied zwischen der in Kaskade geschalteten Anordnung von Fig. 3 und der in Fig. 5 dargestellten erfindungsgemäßen Anordnung besteht in der Art des Transistors, der den Logikblock LB2 bildet, in dem Punkt Y, an dem der Ausgang angeschlossen ist und den Polaritäten der Steuerimpulse.
An dem Ausgang Y ist ebenso ein Ausgangskondensator CL2 angeschlossen. Die Steuerelektroden der Treibertransistoren 30c und 10c sind miteinander verbunden, so daß sie ein Impulssignal X empfangen.
Für die entsprechende, in Fig. 5 dargestellte erste und zweite Gatterstufe sind die Taktimpulssignale ~1 und /1 invers zueinander, d. h. sie sind bezüglich ihres Nullniveaus und ihrer Höhe, wie aus Fig. 6 hervorgeht, entgegengesetzt ausgebildet.
Zwecks besseren Verständnisses der durch die vorliegende Erfindung geschaffenen Verbesserung soll im folgenden der Betrieb der Schaltung anhand der Fig. 5 und 6 erläutert werden.
Zu Beginn, während der Vorladezeitdauer tl, wird der MOSFET 10a eingeschaltet und der MOSFET 30a abgeschaltet, wenn das Taktsignal ~ auf das untere Spannungsniveau (O Volt) abgefallen ist, so -daß das Hochspannungsniveau (+VDD) an dem Kondensator CL1 über den MOSFET 10a anliegt, unabhängig von dem Niveau des an den Eingangsanschluß angelegten Signals.
Bezüglich der zweiten Gatterstufe ergibt sich folgendes Ergebnis.
Wenn ein impulsartiges Signal / mit umgekehrter, d.h. inverser Polarität an die Antriebstransistoren 30c und 10c angelegt ist, wird der MOSFET 30c ausgeschaltet, während der MOSFET 10c eingeschaltet wird. Während dieser Zeitdauer liegt eine Spannung von 0 Volt an dem Kondensator CL2 über dem MOSFET lOc an. Insbesondere der Verbindungspunkt Y ist über dem MOSFET 10c wesentlich geerdet.
Wenn nun das Spannungsniveau des Taktimpulssignals S auf das hohe Niveau (+VDD) zuruckkehrt und ein Spannungsniveau von +VDD an dem Eingangsanschluß anliegt, wie dies in Fig. 6 dargestellt ist, wird der MOSFET 20a eingeschaltet, der MOSFET 10a ausgeschaltet und der MOSFET 30a eingeschaltet. Dies führt dazu, daß die an dem Kondensator CL1 gespeicherte Ladung an Masse über die MOSFETs 20a und 30a abgegeben wird, so daß das an dem Punkt X erscheinende Ausgangssignal auf das untere Spamlungsniveau von O Volt abfällt, wie dies ebenfalls in Fig. 6 dargestellt ist.
Da der Kondensator CL1 sich entladen hat, liegt an der Steuerelektrode des Transistors 20c, der den Logikblock LB2 in der zweiten Gatterstufe bildet, eine Spannung von wesentlich 0 Volt an. Der MOSFET 20c wird daher eingeschaltet. Während der Zeitdauer t2 ist bei eingeschaltetem MOSFET 20c wegen des Niveaus des inversen Signals 7 der N-fi1OSFLT 10c abgeschaltet, während der KOSFET 30c eingeschaltet ist. Da beide MOSFETs 30c und 20c eingeschaltet sind und eine im wesentlichen offene Schaltung zwischen dem Ausgang Y und Masse besteht (der Transistor 10c ist abgeschaltet fließt ein Strom von dem Anschluß der Spannungquelle +VDD über die Transistoren 30c und 20c, so daß der Kondensator CL2 bei dem hohen Niveau der Spannung <+VDD) geladen wird. Die Spannung an dem Punkt Y, dem Ausgangsanschluß, beträgt somit +VDD Volt.
Hiernach werden während der Vorladezeitdauer te unmittelbar anschließend an die Zeitdauer t2 die Polaritäten der Taktsignale / und F umgekehrt. Dies führt dazu, daß der Transistor 30a wieder abgeschaltet wird, während der Transistor 10a wieder eingeschaltet wird. Da der Transistor 10a eingeschaltet ist, wird der Kondensator CLl wieder auf das Niveau der hohen Spannung +VDD aufgeladen. Andererseits wird während der gleichen Zeitdauer t3 der Transistor 30c abgeschaltet, während der Transistor 10c einbeschaltet ist, so daß der Kondensator CL2 sich über dem Transistor 10c entlädt. Dieses bedeutet mit anderen Worten ausgedrückt, daß solange das an den Eingang anliegende Potential den Wert +VDD Volt aufeist, die Potentiale an den Ausg#ngen X und Y im wesentlichen den Taktimpulsen ~ und # folgen, wobei sie jedoch gegenüber diesen umgekehrt sind.
Wenn nun die an dem Lingangsanschluss anliegende Spannung auf das niedrige Niveau von 0 Volt abfällt, wird der Transistor 20a abgeschaltet. Hierdurch wird jeder Entladungsweg für den Kondensator Ci;1 unterbrochen bzw. blockiert, so dass das Potential an dem Punkt X auf dem hohen Spannungswert von +VDD verbleibt, sobald der Kondensator CL1 über den Transistor loa geladen ist.
Da die Spannung parallel zu dem Kondensator CL1 auf dem sert mit dem hohen Potential gehalten wird, erfolgt in entsprechender Weise eine Abschaltung des P-MOSFET 20c, so dass verhindert wird, dass ein Ladungsweg von dem Stromversorgungsanschluss +VDD über die Transistoren 3oc- und 20c zu dem Kondensator CL2 gebildet wird. Dies führt dazu, dass der Kondensator CL2, sobald er sich einmal über dem Transistor loc entladen hat, wenn dieser eingeschaltet ist, entladen verbleibt, bis sich das Potential an dem Bingangsanschluss ändert. Diese Potentiale sind in Figur 6c dargestellt. Die Spannungen an den Punkten X und Y verbleiben trend der gesamten Zeitdauer permanent hoch bzw. niedrig, während der die an dem Eingangsanschluss anliegende Spannung niedrig ist.
Aufgrund der in dem Kondensator CL1 gespeicherten Ladung verbleibt der IfOSFET 20c in der zweiten Gatterstufe in nichtleitendem Zustand während der Zeitdauer, an der man ein Ausgang signal an dem Ausgangsanschluss erhält,wobei der MOSFET 20a angeschaltet ist. enn der die Ladung speichernde Kondensator CL1 sich über die Reihenschaltung der WiOSF2Ts 2oa und voa in der ersten Gatterstufe entlädt, wird der MOSFET 20c in der zweiten Gatterstufe eingeschaltet, so dass das Spannungsniveau +VDD an den Kondensator CL2 über die MOSFETs oc und loc angelegt wird. Dies bewirkt, dass eine Abnahme in der Ausgangsspannung vermieden ist, wie sie in Kurve b der vorstehend abgehandelten Figur 4 dargestellt ist.
Da die erfindungsgemässe komplementäre MOS-Schaltung eine dynamische Schaltung bildet, lässt sich eine kleinere Anzahl von Schaltelementen verwenden, so dass auch der Energieverbrauch herabgesetzt wird.
Darüber hinaus lässt sich für die Taktimpulssignale, die an die Treibertransistoren angelegt werden, eine einfache Signalanordnung vorsehen, da die an die zweite Stufe angelegten Signale lediglich inverse bzw. umgekehrte Signale zu den an die erste Stufe angelegten Signalen sind. Hierdurch wird die Kompliziertheit der Antriebsschaltung für die einzelnen Stufen herabgesetzt. Da die Phase der Signale / und ~ die gleiche ist, lässt sich eine hohe Schaltgeschwindigkeit erhalten.
Bei einer Abwandlung der in Figur 5 dargestellten Ausführungsform können Transistoren von umgekehrter Leitfähigkeitsart verwendet werden. So können insbesondere, wie dies in Figur 7 dargestellt ist, die Antriebstransistoren 3tod, lod und loe, 30e in der ersten und in der zweiten Stufe bezüglich der Art ihrer Leitfähigkeit entgegengesetzt ausgebildet sein, wobei die Polarität der Spannung VDD ebenfalls umgekehrt und negativ ist. In diesem Falle sind die Polaritäten der Taktsignale ~ und 7 bezüglich der Darstellung von Figur 6 umgekehrt, dh. die Spannung ändert sich zwischen einem Niveau von 0 Volt und VDD Volt, wie dies in Figur 8 dargestellt ist.
Bei einer weiteren Ausführungsform der Erfindung, die in Figur 9 dargestellt ist, kann das OSFT~loc, das zwischen dem Stromversorgungsanschluss +VDD und dem Logikblock TS, geschaltet ist, weggelassen werden, da das MOSFET 20c des Logikblocks LB2 während der Vorladezeitdauer ebenfalls abgeschaltet ist.
Figur lo zeigt eine praktische Ausführungsform der Erfindung in einer NOR-logischen Gatterschaltung, wobei jeder der Logikblöcke LB1, LB2 aus einer Mehrzahl von Transistoren mit entsprechenden eingängen A, B, C aufgebaut ist.
Der Leitfähigkeitstyp von jedem der Transistoren in dem zweiten Logikblock LB2 ist der gleiche wie derjenige des mit der Stromversorgungsklemme +VDD verbundenen, dh. des Transistors 3ob,wie im Falle des Transistors 20c von Figur 5.
Die Gattereingänge zu den Transistoren 21b und 22b können mit den anderen logischen Signaleingängen entsprechend den Eingängen 3 und C vor LB1 verbunden werden.
Die Erfindung lässt sich auch auf die Bildung von anderen Arten von logischen Schaltkreisen wie UND-Gatter> NAND-Gatter, ODER-Gatter und WZ£AD-ONL'Y-Speicher verwenden.
Ein READ-ONLY-S;eicher (ROM), bei dem die erfindungsgemässen Gatterschaltungen verwendet sind, ist in den Figuren 11 und 12 dargestellt.
In Figur 11 wird eine erste Stufe von einer Gatterschaltung von einem P-MOSFET 41, einem N-MOSFbT 47 und einem ersten Logikblock LB1 gebildet, der aus einer Mehrzahl von N-MOSFUs 42, 4#> 44, 45 und 46 besteht. Der erste Logikblock LB1 bewirkt folgende logische Funktion: LB1 = A1 . A2 (A4 + A5 + A6) Der erste Logikblock LB1 ist zwischen einem Paar von komplementären MOSFETs 41 und 47 geschaltet, dessen Steuerelektroden mit einem umgekehrten Impulssignal # versorgt werden.
Eine zweite Stufe der Gatterschaltung wird von einem N-MOSF2T 48, einem P-MOSFET 56 und einem zweiten Logikblock LB2 gebildet, der aus einer Mehrzahl von P- MOSFETs 49, 50, 51, 52> 53, 54 und 55 besteht. Der zweite Logikblock 132 bewirkt folgende logische Funktion: LB2 = (B1. B2.B30B4) + B5 +-#6 + B7 Der zweite Logikblock LB2 ist zwischen der Paar der komplementären MOSFETs 48 und 56 geschaltet, wobei seine Steuerelektroden mit einem Impulssignal # versorgt werden.
Eine dritte Stufe der Gatterschaltung wird von einem P-MOSFET 57, einem N-MOSFET 64 und einem dritten Logikblock LB3 gebildet, der aus einer Mehrzahl von N-MOSF£Ts 48, 49, 50, 51> 62 und 63 besteht. Der dritte Logikblock LB3 bewirkt folgende Funktion: LB3 = Cl .C2.C3 (C4 + C5 + C6) Der dritte Logikblock LB3 ist zwischen das Paar der komplemen-) tären MOSFETs 57 und 64 geschaltet, wobei an die Steuerelektroden desselben das umgekehrte Impulssignal l 7 angelegt wird.
Die-als Quelle dienenden Elektroden der PMOSFETs 4 und 57 und des N-MOSFETs 48 sind mit einer Spannungsquelle +Vss (Masse) jeweils verbunden. Die Senlcenelektroden der N-MOSFETs 47 und 64 und des P-MOSFETs 50 sind mit einer weiteren Spannungsquelle VDD verbunden.
Die Steuerelektroden der MOSFETs 49, 50 bis 52, 54, 55r 58, 60 mit 62 und 63 sind mit anderen logischen Schaltungen verbunden,die diein Figur 11 nicht dargestellt sind.
Eine Anordnung von einer integrierten Schaltung eines ROM ist in Figur 12 dargestellt.
In Figur 12 bedeuten die schwarzen Punkte MOSFETs in den Logikblöcken, die in Figur 11 dargestellt sind. Die kleinen Kreise mit weiss gelassener Mitte bezeichnen MOSFETs in anderen Logikblöcken, die in Figur 11 nicht dargestellt sind.
N-M0SFETs sind an vorbestimmten Stellen angebracht. Dies ist durch die strichlierten Linien a und b in Figur 12 wiedergegeben. Entsprechend sind P4#SFETs ebenfalls an vorbestimmten Stellen angebracht. In einer vorbestimmten integrierten Schaltung können beispielsweise die P-MOSFETs an bestimmten Lagen eines N-Halbleitersubstrats gebildet werden, trend die N-MOSFETs in P-Bereichen gebildet werden, die in dem N-Halbleitersubstrat erzeugt erden.
Wenn das umgekehrte bzw. inverse Impulssignal auf den Wert mit dem niedrigen Potential (-VDD) umgeschaltet lrfrd, werden die P-MOSFETs 40 und 57 eingeschaltet, das N-MOSFETs 47 eingeschaltet und die N-MOSFETs 47 und 64 ausgeschaltet. Dies führt dazu, dass die Kondensatoren CL1 und CL über die MOSFETs 41 und 57 auf einen Wert von +Vss (Masse) entladen werden, während der P-MOSFET 53 abgeschaltet bleibt. Gleichzeitig mit der Umschaltung des Impulssignals auf den hohen Potentialwert (+ Vss = ° Volt) wird der N-MOSFET 56 eingeschaltet, während der P-IsOSFET 48 ausgeschaltet wird. Dies führt dazu, dass der Kondensator CL2 auf die Spannung VDD über den MOSFET 56 geladen wird, während der N-MOSFET 59 abgeschaltet verbleibt.
Wenn anschliessend das inverse Impulssignal # auf den Wert mit dem hohen Potential (+ Vss) zurückgeschaltet wird, erfolgt eine Abschaltung der P-MOSFETs 41 und 57, während die N-MOSFETs 47 und 64 abgeschaltet werden und die N-MOSFETs 47 und 64 eingeschaltet werden. Während das Impulssignal ~ einen Wert von +VSs einnimmt, wird eine Spannung +Vss an die Eingangsklemmen A1, A2 und an zumindest eine von A4, A5 und A6 angelegt ist, werden die MOSF-2s 42 und 43 sowie zumindest einer der MOSFETs 44, 45 und 56 eingeschaltet. Der Kondensator CL1 wird auf VDD Volt über die Reihenschaltung der MOSFETs 42 und 43 und die Parallelschaltung der MOSFzTs 44, 45 und 46 sowie des MOSFETs 47 geladen. Der MOSFET 53 wird daher eingeschaltet. Wenn eine Spannung VDD an die anderen Eingangsklemmen B6 und B7,sowie zumindest an eine der Eingangsklemmen B1 bis B4 angelegt ist, werden die MOSFETs 54, 55 sowie zumindest einer der MOSFETs 49 bis 52 eingeschaltet. Die in den Kondensator CL2 gespeicherte Ladung wird über die Reihenschaltung der MOSFETs 53, 54 und 55 und die Parallelschaltung der MOSFETs 49, 50, 51 und 52 und des MOSFETs 48 zu Masse entladen. Der MOSFET 59 wird daher ebenfalls eingeschaltet. Wenn eine Spannung +Vss an die anderen Eingangsklemmen C1, C3 und zumindest eine der Eingangsklemmen C4, C5 und C6 angelegt wird,werden die MOSFETs 58, 6o und zumindest eines der MOSFETs 61, 62 und 63 eingeschaltet und der Kondensator CJ,3 wird auf -VDD Volt über die Reihenschaltung der MOSFETs 58, 59 und 60 an die Parallelschaltung der MOSFETs 61, 12 und 63 sowie des MOSFETs 64 geladen. Die Spannung an dem Ausgang AUS erreicht somit den niedrigen Wert (VDD).

Claims

Patentansprüche

1. Komplementäre MOS-logische Schaltung mit einer ersten Gatterstufe, die ein Paar von TreiberMOS-Transistoren enthält, welche in Reihe mit einem ersten Logikblock aus zumindest einem MOS-Transistor zwischen einem ersten und einem zweiten Bezugspotential geschaltet sind, wobei die erste Gatterstufe des weiteren zumindest einen Eingangsanschluss und einen Ausgangsanschluss auDseist und mit einer zweiten Gatterstufe, die zumindest einen Treibertransistor enthält, der in Reihe mit einem zweiten Logikblock aus zumindest einem MOS-Transistor zwischen ein erstes und ein zweites Bezugspotential geschaltet ist, wobei die zweite Gatterstufe des weiteren zumindest einen Eingangs- und einen Ausgangsanschluss enthält,und wobei der Ausgangsanschluss des ersten Logikblockes an die Steuerelektrode von einem MOS-Transistor des zweiten Logikblockes gekoppelt ist, dadurch gekennzeichnet, dass der Leitfohigkeitstyp von zumindest einem MOS-Transistor (20c) der den zweiten Logikblock (LB2) ) bildet dem Leitfähigkeitstyp von zumindest einem MOS-Transistor (20a) entgegengesetzt ist, der den ersten Logikblock (L31) bildet.

2. Vorrichtung nach Anspruch 1, dadurch gekennzeicilnet, dass die beiden Treiberi4OS-Transistoren (loa, 30a) der ersten Stufe von entsprechend einander entgegengesetztem Leitf#'higkeitstypus sind.

3. Vorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass an den Ausgangsanschlüssen der ersten und der zweiten Gatterstufe ein erster bzw. ein zweiter Kondensator (CL1, CL2) angeschlossen sind.

4. Vorrichtung nach Anspruch 3, dadurch gekennzeichnet, dass die Steuerelektroden der Treibertransistoren in der ersten und in der zweiten Gatterstufe mit ersten und zweiten Quellen für Taktimpulse (#, #) verbunden sind.

5. Vorrichtung nach Anspruch 4, dadurch gekennzeichnet> dass die Taktimpulse (#> #) zwischen den ersten und den zweiten Bezugspotentialen variieren und dass der Taktimpuls (#) der ersten Quelle invers zu dem der zweiten Quelle (#) ist.

6. Vorrichtung nach einem der vorstehenden Ansprüche 1 mit " dadurch gekennzeichnet, dass die zweite Gatterstufe ein Paar von Treibertransistoren (10c, oc) enthält, die in Reihe mit dem zweiten Logikblock (L32) geschaltet sind.

7. Vorrichtung nach Anspruch 6, dadurch gekennzeichnet, dass die entsprechenden Treibertransistoren von jedem der ersten und der zweiten Paare der Treibertransistoren von entgegengesetztem Leitfähigkeitstypus sind.

8. Vorrichtung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass zumindest ein MOS-Transistor (2ob> 20c) des zweiten Logikblockes (Lb2) bezüglich seines Leitf.higkeitstypus umgekehrt zu demjenigen von zumindest einem Treibertransistor (lob, 3ob ; loc, Doc ; loe, 3oe) der zweiten Gatterstufe ist.

9. Komplementzre V1OS-logische Schaltung insbesondere nach einem der vorstehenden Ansprüche, gekennzeichnet durch eine erste und eine zweite komplementäre M0S-Kombination von denen jede einen ersten MOS-Transistor von einem ersten Leitfähigkeitstyp und einen zweiten MOS-Transistor von einem zweiten Leifähigkeitstyp aufweist der entgegengesetzt zu dem ersten Leitfähigkeitstyp ist; einen ersten Logikblock mit einem dritten IflGS-Transistor von dem ersten Leitfähigkeitstyp, der in Reihe zwischen die ersten und zweiten MOS-Transistoren der ersten komplementaren M0S-Kombination geschaltet ist; einen zweiten Logikblock mit einem vierten MOS-Transistor vom zweiten Leitfähigkeitstyp, der in Reihe zwischen die ersten und zweiten MOS-Transistoren der zweiten komplementären MOS-Kombination geschaltet ist; eine erste Einrichtung um die Quellenelektroden der ersten MOS-Transistoren mit einem ersten Bezugspotential zu verbinden; eine zweite Einrichtung um die Quellenelektroden der zweiten MOS-Transistoren mit einem zweiten Bezugspotential zu verbinden; eine dritte Einrichtung um die Senkenelektrode des ersten Transistors der ersten komplementären MOS-Kombination mit der Steuerelektrode des vierten Transistors zu verbinden; einen ersten Kondensator, der zwischen das zweite Bezugspotential und die Senkenelektrode des ersten Transistors der ersten komplementären MOS-Kombination geschaltet ist; einen Ausgangsanschluss, der mit der Senkenelektrode des zweiten Transistors der zweiten komplementären t.OS-Kombination verbunden ist; einen zweiten Kondensator, der zwischen den Ausgangsanschluss und das zweite Bezugspotential geschaltet ist; eine erste Taktgebereinrichtung, die mit den Steuerelektroden des ersten und des zweiten NOS-Transistors der ersten komplementären MOS-Kombination verbunden ist um diesen einen ersten Taktimpuls zuzuführen; und eine zweite Taktgebereinrichtung, die mit den Steuerelektroden der ersten und zweiten MOS-Transistoren der zweiten komplementären MOS-Kombination verbunden ist, um einen zweiten Taktimpuls zuzuführen, der invers zu dem ersten Taktimpuls ist.

10. Komplementäre MOS-logische Schaltung; insbesondere nach einem der vorstehenden Ansprüche, gekennzeichnet durch eine erste und eine zweite komplementäre MOS-Kombination, von denen jede einen ersten MOS-Transistor ( 30d; 10e ) von einem ersten Leitfähigkeitstyp (N) und einen zweiten NOS-Transistor ( 10d; 30e ) von einem zweiten Leitfähigkeitstyp (P) aufweist, der entgegengesetzt zu dem ersten Leitfähigkeitstyp ist; einen ersten Logikblock ( LB1 ) mit einem dritten NOS-Transistor ( 20a ) von dem ersten Leitfähigkeitstyp (#), der in Reihe zwischen die ersten ( 30d ) und zweiten ( 10d ) MOS-Transistoren der ersten komplementären MOS-Kombination geschaltet ist; einen zweiten Logikblock ( #2 # mit einem vierten MOS-Transistor ( 20c ) vom zweiten Leitfähigkeitstyp (P), der in Reihe zwischen die ersten (1je) und zweiten ( 30e ) MOS-Transistoren der zweiten komplementären MOS-Kombination geschaltet ist; eine erste Einrichtung, um die Quellenelektroden der ersten MOS-Transistoren ( Od, 10e ) mit einem ersten Bezugspotential ( -VDD) zu verbinden; eine zweite EinrichtungXum die Quellenelektroden der zweiten MOS-Transistoren ( 10d, 30e ) mit einem zweiten Bezugspotential ( Masse ) zu verbinden; eine dritte Einrichtung, um die Senkenelektrode des zweiten Transistors ( 10d ) der ersten komplementären MOS-Kombination mit der Steuerelektrode des vierten Transistors ( 20c ) zu verbinden; einen ersten Kondensator ( CL1 )~ der zwischen das zweite Bezugspotential ( Masse ) und die Senkenelektrode des zweiten Tmansistors ( 10d ) der ersten komplementären IvOS-Kombination geschaltet ist; einen Ausgangsanschluß, der mit der Senkenelektrode des ersten Transistors ( IOe ) der zweiten komplementären MOS-Kombination verbunden ist; einen zweiten Kondensator ( CL2 ), der zwischen den Ausgangsanschluß ( Ausgang ) und das zweite Bezugspotential ( Masse ) geschaltet ist; eine erste Taktgebereinrichtung, die mit den Steuerelektroden des ersten ( 30d) und des zweiten ( 10d ) MOS-Transistors der ersten komplementären MOS-Kombination verbunden ist, um diesen einen ersten Taktimpuls ( ~ ) zuzuführen; und eine zweite Taktgebereinrichtung, die mit den Steuerelektroden der ersten ( 10e ) und zweiten ( 30e ) MOS-Transistoren der zweiten komplementären MOS-Kombination verbunden ist, um einen zweiten Taktimpuls ( ~ ) zuzuführen, der invers zu dem ersten Taktimpuls ( ~ ) ist.

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