JPS5897922A - 論理積和回路 - Google Patents
論理積和回路Info
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- JPS5897922A JPS5897922A JP56196571A JP19657181A JPS5897922A JP S5897922 A JPS5897922 A JP S5897922A JP 56196571 A JP56196571 A JP 56196571A JP 19657181 A JP19657181 A JP 19657181A JP S5897922 A JPS5897922 A JP S5897922A
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- H03—ELECTRONIC CIRCUITRY
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
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- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
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- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
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- H03K19/1772—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register with synchronous operation of at least one of the logical matrixes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
この発明は%0−MO8論理回路に係り、特にその論理
積和回路に関する。
積和回路に関する。
発明の技術的背景
従来、0−MO8回路で論理積和回路を構成する場合は
、菓子数を減らすため、431図1=示すような同期型
の回路が用いられている。すなわち、一端がそれぞれ信
号線D1〜D44二′!#続され、他端がNチャネル型
のプルダウン用トランジスタTrlを介して接地される
Nチャネル型トランジスタ群TN、に論理信号ム、A、
B、B、0.0を供給して4通制御する。上記トランジ
スタ群TN、は論理1m回路を構成しており、その導通
あるいは非導通状態で信号線り。
、菓子数を減らすため、431図1=示すような同期型
の回路が用いられている。すなわち、一端がそれぞれ信
号線D1〜D44二′!#続され、他端がNチャネル型
のプルダウン用トランジスタTrlを介して接地される
Nチャネル型トランジスタ群TN、に論理信号ム、A、
B、B、0.0を供給して4通制御する。上記トランジ
スタ群TN、は論理1m回路を構成しており、その導通
あるいは非導通状態で信号線り。
〜D4を充放電するもので、この信号線り、〜D4には
同期信号φ、により導通制御されるクリチャージ用のP
チャネル型トランジスタTr。
同期信号φ、により導通制御されるクリチャージ用のP
チャネル型トランジスタTr。
〜Tr、を介して所定のタイミングで電源゛電圧Vcc
が供給される。そして、上記信号線り、〜D4の゛電位
で論理和回路を構成するトランジスタ群L5を導通制御
する。このトランジスタ群と5は一端が信号線EI〜l
i!i、Eそれぞれ接続され、他端がNチャネル型のプ
ルダウン用トランジスタTr、を介して接地されており
。
が供給される。そして、上記信号線り、〜D4の゛電位
で論理和回路を構成するトランジスタ群L5を導通制御
する。このトランジスタ群と5は一端が信号線EI〜l
i!i、Eそれぞれ接続され、他端がNチャネル型のプ
ルダウン用トランジスタTr、を介して接地されており
。
信号線E1〜E、には、信号φ、で導通制御されるPチ
ャネル型トランジスタTr、〜Tr。
ャネル型トランジスタTr、〜Tr。
を介して電源゛縦比Vccが供給される。上記信号−E
l〜E、はトランジスタ群TN、の導通状態により充電
あるいは放電されて論理積和を得るように構成されてい
る。ここで上記回路の出^・B・O+A−B・0」であ
る。
l〜E、はトランジスタ群TN、の導通状態により充電
あるいは放電されて論理積和を得るように構成されてい
る。ここで上記回路の出^・B・O+A−B・0」であ
る。
次に上記のような構成において第2図のタイミングチャ
ートを用いて動作を説明する。同細ン状態となり、電源
電圧Vccが各信号線り、〜D4に供給されてプリチャ
ージされる。そして、信号シ、が@1”レベルになると
トランジスタTr1がオン状態、トランジスタT「、〜
T「、がオフ状態となり、この状態で信号人。
ートを用いて動作を説明する。同細ン状態となり、電源
電圧Vccが各信号線り、〜D4に供給されてプリチャ
ージされる。そして、信号シ、が@1”レベルになると
トランジスタTr1がオン状態、トランジスタT「、〜
T「、がオフ状態となり、この状態で信号人。
人、B、B、0.Oが供給されるとトランジスタ#工l
ユが導通制御される。この時、同一信号線上の少なくと
も一個のトランジスタがオン状態であると、この信号線
は0”レベルに放電され、全てのトランジスタがオフ状
態であると充電電位(@1”レベル)を保持する。上記
信号線D1〜D4の電位でトランジスタ群Tll。
ユが導通制御される。この時、同一信号線上の少なくと
も一個のトランジスタがオン状態であると、この信号線
は0”レベルに放電され、全てのトランジスタがオフ状
態であると充電電位(@1”レベル)を保持する。上記
信号線D1〜D4の電位でトランジスタ群Tll。
が導通制御される。q!r信号信号線へB、#1L同期
侶号T、のIII 6 dレベル(−より、トランジス
タTry〜Tr、を介して電源゛電圧Vccが供給され
て充電されているので、このトランジスタ群TM、のう
ち同一信号線上の少なくとも一つのトランジスタが導通
している信号線は10#レベルとなり、他の信号線は1
1#レベルとなる。
侶号T、のIII 6 dレベル(−より、トランジス
タTry〜Tr、を介して電源゛電圧Vccが供給され
て充電されているので、このトランジスタ群TM、のう
ち同一信号線上の少なくとも一つのトランジスタが導通
している信号線は10#レベルとなり、他の信号線は1
1#レベルとなる。
今、図示するように信号人、0が11#レベル、信号B
が@θルベルとすると、信号線D1に接続されたトラン
ジスタ#ま全てオフ状態なので、この信号線Dsは@l
”レベルを維持し。
が@θルベルとすると、信号線D1に接続されたトラン
ジスタ#ま全てオフ状態なので、この信号線Dsは@l
”レベルを維持し。
信”t#Ds # D! e Daはトランジスタ
Tr。
Tr。
會介して放電され10”レベルとなる。したがって、こ
の信号@D、〜D4にゲートが接続されたトランジスタ
群TN、が導通制御され、信号−g、、g、が@0”レ
ベル、信号巌E、が@1”レベルとな名。
の信号@D、〜D4にゲートが接続されたトランジスタ
群TN、が導通制御され、信号−g、、g、が@0”レ
ベル、信号巌E、が@1”レベルとな名。
背景技術の問題点
しかし、このような構成では2相の同期信号が必襞とな
り、同期信号を発生する回路が複雑化するのみならず、
第1の信号°′i、で論理積を得てからこの信号I:面
同期た第2の信号i、のタイミングで上記論理積の論理
和を得るため、動作速度が低下する欠点がある。
り、同期信号を発生する回路が複雑化するのみならず、
第1の信号°′i、で論理積を得てからこの信号I:面
同期た第2の信号i、のタイミングで上記論理積の論理
和を得るため、動作速度が低下する欠点がある。
発明の目的
この発明は上記のような亭情C:鑑みてなされたもので
、その目的とするところは、比較的簡単な回路構成で高
速動作が可能な論理積和回路を提供することである。
、その目的とするところは、比較的簡単な回路構成で高
速動作が可能な論理積和回路を提供することである。
発明の概要
すなわち、この発明においてはNチャネル型M08トラ
ンジスタとPチャネル型MO8)ランジスタを同一基板
上に有する0−MO8構成の論理積和回路において、信
号線上(:直列接続したトラレジスタで論理積回路を形
成し、このトランジスタと逆導電型のトランジスタを並
列接続して論理和回路を形成し、それぞれの論理(ロ)
路を互い(二逆相となる信号で制御するよう1:構成し
たものである。
ンジスタとPチャネル型MO8)ランジスタを同一基板
上に有する0−MO8構成の論理積和回路において、信
号線上(:直列接続したトラレジスタで論理積回路を形
成し、このトランジスタと逆導電型のトランジスタを並
列接続して論理和回路を形成し、それぞれの論理(ロ)
路を互い(二逆相となる信号で制御するよう1:構成し
たものである。
発明の実施例
以下、この発明の一実施例について図面を参照して説明
する。
する。
第3図はその構成を示すもので、@理積回路はNチャネ
ル型のトランジスタ*’r’sが信号@F、〜P4にそ
れぞれ曲列接続されて形成され、それぞれの信号線は一
括されてプルダウン用トランジスタTr1・を介して接
地される。上記トランジスタ群!5は、入力信号A、A
。
ル型のトランジスタ*’r’sが信号@F、〜P4にそ
れぞれ曲列接続されて形成され、それぞれの信号線は一
括されてプルダウン用トランジスタTr1・を介して接
地される。上記トランジスタ群!5は、入力信号A、A
。
B、B、0.Oによって導通制御される。また、上記悄
号線F、〜F、にはプリチャージ用トランジスタ’r’
tt〜Tr、4の一端が接続され、このトランジスタT
r 11 ”’−T r 14 の他端は一括されて
電源Vccに接続される。そして、上記プルダウン用ト
ランジスタTr1@ およびプリチャージ用トランジス
タTrll〜Tr14 のゲートには藺期信号Tが供給
される。上記信号F、〜F4は、論理和回路を構成する
Pチャネル型トランジスタ群工」ユの各ゲートに接続さ
れ、このトランジスタ鮮工2□を導通1111′lj−
する、トランジスタ群Tp1の一111Ilは一括され
てJail Vcc 1=接続され、他端はそれぞれ信
号線01〜G、(=接続される。この信号@01〜G、
はtプルダウン用トランジスタTrll〜Tr□を介し
て接地され、このトランジスタ’r’ll〜Trayに
は、同期信号φがインバータ回路NOTを介して供給さ
れ、導通制御されるようシーして成る。
号線F、〜F、にはプリチャージ用トランジスタ’r’
tt〜Tr、4の一端が接続され、このトランジスタT
r 11 ”’−T r 14 の他端は一括されて
電源Vccに接続される。そして、上記プルダウン用ト
ランジスタTr1@ およびプリチャージ用トランジス
タTrll〜Tr14 のゲートには藺期信号Tが供給
される。上記信号F、〜F4は、論理和回路を構成する
Pチャネル型トランジスタ群工」ユの各ゲートに接続さ
れ、このトランジスタ鮮工2□を導通1111′lj−
する、トランジスタ群Tp1の一111Ilは一括され
てJail Vcc 1=接続され、他端はそれぞれ信
号線01〜G、(=接続される。この信号@01〜G、
はtプルダウン用トランジスタTrll〜Tr□を介し
て接地され、このトランジスタ’r’ll〜Trayに
は、同期信号φがインバータ回路NOTを介して供給さ
れ、導通制御されるようシーして成る。
上記のような構成(二おいて、184図のタイミングチ
ャートを用いて動作を説明する。今、同m信q*が@0
”レベルの時、信号線F1〜F、にはプリチャージ用ト
ランジスタ’rrtt〜Trロ を介して゛罐源Vcc
電圧が供給されて71Jチヤージされ、信号1が@1”
レベルになるとトランジスタTrH〜Tr14がオフ状
態、トランジスタT r 1・がオン状態となる。この
状態で。
ャートを用いて動作を説明する。今、同m信q*が@0
”レベルの時、信号線F1〜F、にはプリチャージ用ト
ランジスタ’rrtt〜Trロ を介して゛罐源Vcc
電圧が供給されて71Jチヤージされ、信号1が@1”
レベルになるとトランジスタTrH〜Tr14がオフ状
態、トランジスタT r 1・がオン状態となる。この
状態で。
例えば図示するよう(=信号A、Oが″11″レベル、
Bが10”レベルになると、同一信号線上の全てのトラ
ンジスタがオン状態の信号線は放電されてmO”レベル
、少なくとも一つのトランジスタがオフ状態であると充
電電位(mx”レベル)を保持する。したがって、信号
線F1*F1t’4が51jlルベル、F、が@0”レ
ベルとなる。この電位でトランジスタ群Tp。
Bが10”レベルになると、同一信号線上の全てのトラ
ンジスタがオン状態の信号線は放電されてmO”レベル
、少なくとも一つのトランジスタがオフ状態であると充
電電位(mx”レベル)を保持する。したがって、信号
線F1*F1t’4が51jlルベル、F、が@0”レ
ベルとなる。この電位でトランジスタ群Tp。
が導通制御され、伯号婦上の全てのトランジスタがオン
状態の信号線が10”レベル、少なくとも1つがオフ状
態であると11”レベルとなる。この場合は、信号線G
、、G、が@l”レベル、G!が@0”レベルとなる。
状態の信号線が10”レベル、少なくとも1つがオフ状
態であると11”レベルとなる。この場合は、信号線G
、、G、が@l”レベル、G!が@0”レベルとなる。
この回路の出力信号は上記第1図の回路の反転出力とな
り、+A−8・0」となる。
り、+A−8・0」となる。
このような構成C二よれば、同期信号は一相で。
良いので同期を取るための時間が不要となり、動作達F
!Eを^連化できるとともに、回路を単純化できる。
!Eを^連化できるとともに、回路を単純化できる。
なお、この発明ト1上記実翔例C二限定されるものでは
なく、この発明による回路は、入力信号、出力信号とも
礪=一つの同期信号で動作するため、出力信号を帰還し
て入力信号として使用することにより、複雑な論理回路
を比較的簡単な回路で構成できる。
なく、この発明による回路は、入力信号、出力信号とも
礪=一つの同期信号で動作するため、出力信号を帰還し
て入力信号として使用することにより、複雑な論理回路
を比較的簡単な回路で構成できる。
第5図はその構成を模式的に示したものであり、第6図
は各@彎のタイミングを示している。
は各@彎のタイミングを示している。
図においてAND −ORは論理積和回路、x1は入力
信号、71は出力信号、φは制御信号である。
信号、71は出力信号、φは制御信号である。
87図は、上記第5図の構成を具体的C:示した回路図
で、上記第3図の回路に帰還平膜を設けたものである。
で、上記第3図の回路に帰還平膜を設けたものである。
すなわち、信号線otsG*の出力信号を論理積回路に
帰還して論理積回路(二供給し、その出力を論理和回路
に供給し、信号線G4 、G、から出力を得る′もので
ある。この信号線G1.GIからはそれぞれbrG4=
G、・DJ 、 rG、−〇、・D」 の出力が得られ
る。
帰還して論理積回路(二供給し、その出力を論理和回路
に供給し、信号線G4 、G、から出力を得る′もので
ある。この信号線G1.GIからはそれぞれbrG4=
G、・DJ 、 rG、−〇、・D」 の出力が得られ
る。
第8図は上記第7図の回路のタイミングチャートで、ま
ず、信号1 a t〜G、の電位が立ち上がり、次覗;
所定のタイミング遅れて信号線041GIの電位が立ち
上がる。
ず、信号1 a t〜G、の電位が立ち上がり、次覗;
所定のタイミング遅れて信号線041GIの電位が立ち
上がる。
発明の詳細
な説明したよう(二この発明礪=よれば、同期信号が一
相でよいため比較的簡単な回路構成で複雑な論理が得ら
れるととも6二高速動作も可能な論理積和回路が得られ
る。
相でよいため比較的簡単な回路構成で複雑な論理が得ら
れるととも6二高速動作も可能な論理積和回路が得られ
る。
m1図は従来の論理積和回路を示す図、$2図は・1記
第1図の回路のタイミングチャート、第3図はこの発明
の一実施例に係る論理積和回路を示す図、第4図は上記
第3図の回路のタイミングチャート、第5図、86図は
それぞれこの発明の他の実−例を示す基本構成図および
そのタイミングチャート、第7図、第8図はそれぞれ上
記第S図の具体的な構成例およびそのタイミングチャー
トである。 Tr、。〜Trag・・・トランジスタh ”a・・・
トランジスタ群(論理積回路)%TPユ・・・トランジ
スタ群(論理和回路)、1・・・制御信号S Al”I
B、B、O,0,D・・・入力信号、F、〜F4 。 G、〜G、・・・信号線、NOT・・・インバータ回路
。 出−人代珈人 弁理士 鈴江 武 彦 第1図 第2図 +Y1 出力化5 ニニ、= E+=iコ
第3図 第4図 °°1゛ 第5図 第6図 第7図
第1図の回路のタイミングチャート、第3図はこの発明
の一実施例に係る論理積和回路を示す図、第4図は上記
第3図の回路のタイミングチャート、第5図、86図は
それぞれこの発明の他の実−例を示す基本構成図および
そのタイミングチャート、第7図、第8図はそれぞれ上
記第S図の具体的な構成例およびそのタイミングチャー
トである。 Tr、。〜Trag・・・トランジスタh ”a・・・
トランジスタ群(論理積回路)%TPユ・・・トランジ
スタ群(論理和回路)、1・・・制御信号S Al”I
B、B、O,0,D・・・入力信号、F、〜F4 。 G、〜G、・・・信号線、NOT・・・インバータ回路
。 出−人代珈人 弁理士 鈴江 武 彦 第1図 第2図 +Y1 出力化5 ニニ、= E+=iコ
第3図 第4図 °°1゛ 第5図 第6図 第7図
Claims (2)
- (1)Nチャネル型MO8)ランジスタとPチャネル型
M08トランジスタを同一基板上シー有する0−MO8
論理回路(二おいて、′s1導電型のM08トランジス
タ群を直列接続して構成した同期型の論理積回路と、上
記論理積回路のWaj!出力が供給される428m電型
のMO8トランジスタ群を並列接続して構成した同期型
のWta理利理路回路備え、上記各論理回路はそれぞれ
その論理動作が互いに逆相となる同期信号で制御される
よう1二構成したことを待機とする論理積和回路。 - (2)Nチャネル型MO8)う゛ンジスタとP−チャネ
ル型MO8トランジスタを同一基板上C=有する0−M
O8論理回路(:おいて、第1虐電製のMO8)ランジ
スタ群を直列接続して構成した同期型の論理積回路と、
上記論理積回路の論理出力が供給される第24電型のM
O8)ランジスタ群を並列接続して構成した同期型の論
理和回路と、上記論理和回路の論理出力を上記論理積回
路に供給する手段とを備え、上記各論理回路はそれぞれ
互い(二逆相となる同期信号で制御されるように構成し
たことを特徴とする論理積和回路。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56196571A JPS5897922A (ja) | 1981-12-07 | 1981-12-07 | 論理積和回路 |
DE8282306255T DE3278147D1 (en) | 1981-12-07 | 1982-11-24 | And-or logic circuit |
EP82306255A EP0081317B1 (en) | 1981-12-07 | 1982-11-24 | And-or logic circuit |
US06/446,772 US4501977A (en) | 1981-12-07 | 1982-12-03 | AND-OR logic circuit including a feedback path |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56196571A JPS5897922A (ja) | 1981-12-07 | 1981-12-07 | 論理積和回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5897922A true JPS5897922A (ja) | 1983-06-10 |
Family
ID=16359949
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56196571A Pending JPS5897922A (ja) | 1981-12-07 | 1981-12-07 | 論理積和回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4501977A (ja) |
EP (1) | EP0081317B1 (ja) |
JP (1) | JPS5897922A (ja) |
DE (1) | DE3278147D1 (ja) |
Cited By (3)
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---|---|---|---|---|
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JPS61208316A (ja) * | 1985-03-12 | 1986-09-16 | Asahi Micro Syst Kk | プログラマブル論理回路 |
JPH03142102A (ja) * | 1989-09-07 | 1991-06-17 | Iscar Ltd | 切削インサート及び工具ホルダー |
Families Citing this family (24)
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CA1204171A (en) * | 1983-07-15 | 1986-05-06 | Stephen K. Sunter | Programmable logic array |
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US4652992A (en) * | 1983-09-20 | 1987-03-24 | Mensch Jr William D | Topography of integrated circuit CMOS microprocessor chip |
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