JPS5897922A - 論理積和回路 - Google Patents
論理積和回路Info
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- JPS5897922A JPS5897922A JP56196571A JP19657181A JPS5897922A JP S5897922 A JPS5897922 A JP S5897922A JP 56196571 A JP56196571 A JP 56196571A JP 19657181 A JP19657181 A JP 19657181A JP S5897922 A JPS5897922 A JP S5897922A
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- H03—ELECTRONIC CIRCUITRY
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
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- H03K19/096—Synchronous circuits, i.e. using clock signals
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- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
この発明は％０−ＭＯ８論理回路に係り、特にその論理
積和回路に関する。
積和回路に関する。
発明の技術的背景
従来、０−ＭＯ８回路で論理積和回路を構成する場合は
、菓子数を減らすため、４３１図１＝示すような同期型
の回路が用いられている。すなわち、一端がそれぞれ信
号線Ｄ１〜Ｄ４４二′！＃続され、他端がＮチャネル型
のプルダウン用トランジスタＴｒｌを介して接地される
Ｎチャネル型トランジスタ群ＴＮ、に論理信号ム、Ａ、
Ｂ、Ｂ、０．０を供給して４通制御する。上記トランジ
スタ群ＴＮ、は論理１ｍ回路を構成しており、その導通
あるいは非導通状態で信号線り。
、菓子数を減らすため、４３１図１＝示すような同期型
の回路が用いられている。すなわち、一端がそれぞれ信
号線Ｄ１〜Ｄ４４二′！＃続され、他端がＮチャネル型
のプルダウン用トランジスタＴｒｌを介して接地される
Ｎチャネル型トランジスタ群ＴＮ、に論理信号ム、Ａ、
Ｂ、Ｂ、０．０を供給して４通制御する。上記トランジ
スタ群ＴＮ、は論理１ｍ回路を構成しており、その導通
あるいは非導通状態で信号線り。
〜Ｄ４を充放電するもので、この信号線り、〜Ｄ４には
同期信号φ、により導通制御されるクリチャージ用のＰ
チャネル型トランジスタＴｒ。
同期信号φ、により導通制御されるクリチャージ用のＰ
チャネル型トランジスタＴｒ。
〜Ｔｒ、を介して所定のタイミングで電源゛電圧Ｖｃｃ
が供給される。そして、上記信号線り、〜Ｄ４の゛電位
で論理和回路を構成するトランジスタ群Ｌ５を導通制御
する。このトランジスタ群と５は一端が信号線ＥＩ〜ｌ
ｉ！ｉ、Ｅそれぞれ接続され、他端がＮチャネル型のプ
ルダウン用トランジスタＴｒ、を介して接地されており
。
が供給される。そして、上記信号線り、〜Ｄ４の゛電位
で論理和回路を構成するトランジスタ群Ｌ５を導通制御
する。このトランジスタ群と５は一端が信号線ＥＩ〜ｌ
ｉ！ｉ、Ｅそれぞれ接続され、他端がＮチャネル型のプ
ルダウン用トランジスタＴｒ、を介して接地されており
。
信号線Ｅ１〜Ｅ、には、信号φ、で導通制御されるＰチ
ャネル型トランジスタＴｒ、〜Ｔｒ。
ャネル型トランジスタＴｒ、〜Ｔｒ。
を介して電源゛縦比Ｖｃｃが供給される。上記信号−Ｅ
ｌ〜Ｅ、はトランジスタ群ＴＮ、の導通状態により充電
あるいは放電されて論理積和を得るように構成されてい
る。ここで上記回路の出＾・Ｂ・Ｏ＋Ａ−Ｂ・０」であ
る。
ｌ〜Ｅ、はトランジスタ群ＴＮ、の導通状態により充電
あるいは放電されて論理積和を得るように構成されてい
る。ここで上記回路の出＾・Ｂ・Ｏ＋Ａ−Ｂ・０」であ
る。
次に上記のような構成において第２図のタイミングチャ
ートを用いて動作を説明する。同細ン状態となり、電源
電圧Ｖｃｃが各信号線り、〜Ｄ４に供給されてプリチャ
ージされる。そして、信号シ、が＠１”レベルになると
トランジスタＴｒ１がオン状態、トランジスタＴ「、〜
Ｔ「、がオフ状態となり、この状態で信号人。
ートを用いて動作を説明する。同細ン状態となり、電源
電圧Ｖｃｃが各信号線り、〜Ｄ４に供給されてプリチャ
ージされる。そして、信号シ、が＠１”レベルになると
トランジスタＴｒ１がオン状態、トランジスタＴ「、〜
Ｔ「、がオフ状態となり、この状態で信号人。
人、Ｂ、Ｂ、０．Ｏが供給されるとトランジスタ＃工ｌ
ユが導通制御される。この時、同一信号線上の少なくと
も一個のトランジスタがオン状態であると、この信号線
は０”レベルに放電され、全てのトランジスタがオフ状
態であると充電電位（＠１”レベル）を保持する。上記
信号線Ｄ１〜Ｄ４の電位でトランジスタ群Ｔｌｌ。
ユが導通制御される。この時、同一信号線上の少なくと
も一個のトランジスタがオン状態であると、この信号線
は０”レベルに放電され、全てのトランジスタがオフ状
態であると充電電位（＠１”レベル）を保持する。上記
信号線Ｄ１〜Ｄ４の電位でトランジスタ群Ｔｌｌ。
が導通制御される。ｑ！ｒ信号信号線へＢ、＃１Ｌ同期
侶号Ｔ、のＩＩＩ ６ ｄレベル（−より、トランジス
タＴｒｙ〜Ｔｒ、を介して電源゛電圧Ｖｃｃが供給され
て充電されているので、このトランジスタ群ＴＭ、のう
ち同一信号線上の少なくとも一つのトランジスタが導通
している信号線は１０＃レベルとなり、他の信号線は１
１＃レベルとなる。
侶号Ｔ、のＩＩＩ ６ ｄレベル（−より、トランジス
タＴｒｙ〜Ｔｒ、を介して電源゛電圧Ｖｃｃが供給され
て充電されているので、このトランジスタ群ＴＭ、のう
ち同一信号線上の少なくとも一つのトランジスタが導通
している信号線は１０＃レベルとなり、他の信号線は１
１＃レベルとなる。
今、図示するように信号人、０が１１＃レベル、信号Ｂ
が＠θルベルとすると、信号線Ｄ１に接続されたトラン
ジスタ＃ま全てオフ状態なので、この信号線Ｄｓは＠ｌ
”レベルを維持し。
が＠θルベルとすると、信号線Ｄ１に接続されたトラン
ジスタ＃ま全てオフ状態なので、この信号線Ｄｓは＠ｌ
”レベルを維持し。
信”ｔ＃Ｄｓ ＃ Ｄ！ ｅ Ｄａはトランジスタ
Ｔｒ。
Ｔｒ。
會介して放電され１０”レベルとなる。したがって、こ
の信号＠Ｄ、〜Ｄ４にゲートが接続されたトランジスタ
群ＴＮ、が導通制御され、信号−ｇ、、ｇ、が＠０”レ
ベル、信号巌Ｅ、が＠１”レベルとな名。
の信号＠Ｄ、〜Ｄ４にゲートが接続されたトランジスタ
群ＴＮ、が導通制御され、信号−ｇ、、ｇ、が＠０”レ
ベル、信号巌Ｅ、が＠１”レベルとな名。
背景技術の問題点
しかし、このような構成では２相の同期信号が必襞とな
り、同期信号を発生する回路が複雑化するのみならず、
第１の信号°′ｉ、で論理積を得てからこの信号Ｉ：面
同期た第２の信号ｉ、のタイミングで上記論理積の論理
和を得るため、動作速度が低下する欠点がある。
り、同期信号を発生する回路が複雑化するのみならず、
第１の信号°′ｉ、で論理積を得てからこの信号Ｉ：面
同期た第２の信号ｉ、のタイミングで上記論理積の論理
和を得るため、動作速度が低下する欠点がある。
発明の目的
この発明は上記のような亭情Ｃ：鑑みてなされたもので
、その目的とするところは、比較的簡単な回路構成で高
速動作が可能な論理積和回路を提供することである。
、その目的とするところは、比較的簡単な回路構成で高
速動作が可能な論理積和回路を提供することである。
発明の概要
すなわち、この発明においてはＮチャネル型Ｍ０８トラ
ンジスタとＰチャネル型ＭＯ８）ランジスタを同一基板
上に有する０−ＭＯ８構成の論理積和回路において、信
号線上（：直列接続したトラレジスタで論理積回路を形
成し、このトランジスタと逆導電型のトランジスタを並
列接続して論理和回路を形成し、それぞれの論理（ロ）
路を互い（二逆相となる信号で制御するよう１：構成し
たものである。
ンジスタとＰチャネル型ＭＯ８）ランジスタを同一基板
上に有する０−ＭＯ８構成の論理積和回路において、信
号線上（：直列接続したトラレジスタで論理積回路を形
成し、このトランジスタと逆導電型のトランジスタを並
列接続して論理和回路を形成し、それぞれの論理（ロ）
路を互い（二逆相となる信号で制御するよう１：構成し
たものである。
発明の実施例
以下、この発明の一実施例について図面を参照して説明
する。
する。
第３図はその構成を示すもので、＠理積回路はＮチャネ
ル型のトランジスタ＊’ｒ’ｓが信号＠Ｆ、〜Ｐ４にそ
れぞれ曲列接続されて形成され、それぞれの信号線は一
括されてプルダウン用トランジスタＴｒ１・を介して接
地される。上記トランジスタ群！５は、入力信号Ａ、Ａ
。
ル型のトランジスタ＊’ｒ’ｓが信号＠Ｆ、〜Ｐ４にそ
れぞれ曲列接続されて形成され、それぞれの信号線は一
括されてプルダウン用トランジスタＴｒ１・を介して接
地される。上記トランジスタ群！５は、入力信号Ａ、Ａ
。
Ｂ、Ｂ、０．Ｏによって導通制御される。また、上記悄
号線Ｆ、〜Ｆ、にはプリチャージ用トランジスタ’ｒ’
ｔｔ〜Ｔｒ、４の一端が接続され、このトランジスタＴ
ｒ １１ ”’−Ｔ ｒ １４ の他端は一括されて
電源Ｖｃｃに接続される。そして、上記プルダウン用ト
ランジスタＴｒ１＠ およびプリチャージ用トランジス
タＴｒｌｌ〜Ｔｒ１４ のゲートには藺期信号Ｔが供給
される。上記信号Ｆ、〜Ｆ４は、論理和回路を構成する
Ｐチャネル型トランジスタ群工」ユの各ゲートに接続さ
れ、このトランジスタ鮮工２□を導通１１１１′ｌｊ−
する、トランジスタ群Ｔｐ１の一１１１Ｉｌは一括され
てＪａｉｌ Ｖｃｃ １＝接続され、他端はそれぞれ信
号線０１〜Ｇ、（＝接続される。この信号＠０１〜Ｇ、
はｔプルダウン用トランジスタＴｒｌｌ〜Ｔｒ□を介し
て接地され、このトランジスタ’ｒ’ｌｌ〜Ｔｒａｙに
は、同期信号φがインバータ回路ＮＯＴを介して供給さ
れ、導通制御されるようシーして成る。
号線Ｆ、〜Ｆ、にはプリチャージ用トランジスタ’ｒ’
ｔｔ〜Ｔｒ、４の一端が接続され、このトランジスタＴ
ｒ １１ ”’−Ｔ ｒ １４ の他端は一括されて
電源Ｖｃｃに接続される。そして、上記プルダウン用ト
ランジスタＴｒ１＠ およびプリチャージ用トランジス
タＴｒｌｌ〜Ｔｒ１４ のゲートには藺期信号Ｔが供給
される。上記信号Ｆ、〜Ｆ４は、論理和回路を構成する
Ｐチャネル型トランジスタ群工」ユの各ゲートに接続さ
れ、このトランジスタ鮮工２□を導通１１１１′ｌｊ−
する、トランジスタ群Ｔｐ１の一１１１Ｉｌは一括され
てＪａｉｌ Ｖｃｃ １＝接続され、他端はそれぞれ信
号線０１〜Ｇ、（＝接続される。この信号＠０１〜Ｇ、
はｔプルダウン用トランジスタＴｒｌｌ〜Ｔｒ□を介し
て接地され、このトランジスタ’ｒ’ｌｌ〜Ｔｒａｙに
は、同期信号φがインバータ回路ＮＯＴを介して供給さ
れ、導通制御されるようシーして成る。
上記のような構成（二おいて、１８４図のタイミングチ
ャートを用いて動作を説明する。今、同ｍ信ｑ＊が＠０
”レベルの時、信号線Ｆ１〜Ｆ、にはプリチャージ用ト
ランジスタ’ｒｒｔｔ〜Ｔｒロ を介して゛罐源Ｖｃｃ
電圧が供給されて７１Ｊチヤージされ、信号１が＠１”
レベルになるとトランジスタＴｒＨ〜Ｔｒ１４がオフ状
態、トランジスタＴ ｒ １・がオン状態となる。この
状態で。
ャートを用いて動作を説明する。今、同ｍ信ｑ＊が＠０
”レベルの時、信号線Ｆ１〜Ｆ、にはプリチャージ用ト
ランジスタ’ｒｒｔｔ〜Ｔｒロ を介して゛罐源Ｖｃｃ
電圧が供給されて７１Ｊチヤージされ、信号１が＠１”
レベルになるとトランジスタＴｒＨ〜Ｔｒ１４がオフ状
態、トランジスタＴ ｒ １・がオン状態となる。この
状態で。
例えば図示するよう（＝信号Ａ、Ｏが″１１″レベル、
Ｂが１０”レベルになると、同一信号線上の全てのトラ
ンジスタがオン状態の信号線は放電されてｍＯ”レベル
、少なくとも一つのトランジスタがオフ状態であると充
電電位（ｍｘ”レベル）を保持する。したがって、信号
線Ｆ１＊Ｆ１ｔ’４が５１ｊｌルベル、Ｆ、が＠０”レ
ベルとなる。この電位でトランジスタ群Ｔｐ。
Ｂが１０”レベルになると、同一信号線上の全てのトラ
ンジスタがオン状態の信号線は放電されてｍＯ”レベル
、少なくとも一つのトランジスタがオフ状態であると充
電電位（ｍｘ”レベル）を保持する。したがって、信号
線Ｆ１＊Ｆ１ｔ’４が５１ｊｌルベル、Ｆ、が＠０”レ
ベルとなる。この電位でトランジスタ群Ｔｐ。
が導通制御され、伯号婦上の全てのトランジスタがオン
状態の信号線が１０”レベル、少なくとも１つがオフ状
態であると１１”レベルとなる。この場合は、信号線Ｇ
、、Ｇ、が＠ｌ”レベル、Ｇ！が＠０”レベルとなる。
状態の信号線が１０”レベル、少なくとも１つがオフ状
態であると１１”レベルとなる。この場合は、信号線Ｇ
、、Ｇ、が＠ｌ”レベル、Ｇ！が＠０”レベルとなる。
この回路の出力信号は上記第１図の回路の反転出力とな
り、＋Ａ−８・０」となる。
り、＋Ａ−８・０」となる。
このような構成Ｃ二よれば、同期信号は一相で。
良いので同期を取るための時間が不要となり、動作達Ｆ
！Ｅを＾連化できるとともに、回路を単純化できる。
！Ｅを＾連化できるとともに、回路を単純化できる。
なお、この発明ト１上記実翔例Ｃ二限定されるものでは
なく、この発明による回路は、入力信号、出力信号とも
礪＝一つの同期信号で動作するため、出力信号を帰還し
て入力信号として使用することにより、複雑な論理回路
を比較的簡単な回路で構成できる。
なく、この発明による回路は、入力信号、出力信号とも
礪＝一つの同期信号で動作するため、出力信号を帰還し
て入力信号として使用することにより、複雑な論理回路
を比較的簡単な回路で構成できる。
第５図はその構成を模式的に示したものであり、第６図
は各＠彎のタイミングを示している。
は各＠彎のタイミングを示している。
図においてＡＮＤ −ＯＲは論理積和回路、ｘ１は入力
信号、７１は出力信号、φは制御信号である。
信号、７１は出力信号、φは制御信号である。
８７図は、上記第５図の構成を具体的Ｃ：示した回路図
で、上記第３図の回路に帰還平膜を設けたものである。
で、上記第３図の回路に帰還平膜を設けたものである。
すなわち、信号線ｏｔｓＧ＊の出力信号を論理積回路に
帰還して論理積回路（二供給し、その出力を論理和回路
に供給し、信号線Ｇ４ 、Ｇ、から出力を得る′もので
ある。この信号線Ｇ１．ＧＩからはそれぞれｂｒＧ４＝
Ｇ、・ＤＪ 、 ｒＧ、−〇、・Ｄ」 の出力が得られ
る。
帰還して論理積回路（二供給し、その出力を論理和回路
に供給し、信号線Ｇ４ 、Ｇ、から出力を得る′もので
ある。この信号線Ｇ１．ＧＩからはそれぞれｂｒＧ４＝
Ｇ、・ＤＪ 、 ｒＧ、−〇、・Ｄ」 の出力が得られ
る。
第８図は上記第７図の回路のタイミングチャートで、ま
ず、信号１ ａ ｔ〜Ｇ、の電位が立ち上がり、次覗；
所定のタイミング遅れて信号線０４１ＧＩの電位が立ち
上がる。
ず、信号１ ａ ｔ〜Ｇ、の電位が立ち上がり、次覗；
所定のタイミング遅れて信号線０４１ＧＩの電位が立ち
上がる。
発明の詳細
な説明したよう（二この発明礪＝よれば、同期信号が一
相でよいため比較的簡単な回路構成で複雑な論理が得ら
れるととも６二高速動作も可能な論理積和回路が得られ
る。
相でよいため比較的簡単な回路構成で複雑な論理が得ら
れるととも６二高速動作も可能な論理積和回路が得られ
る。
ｍ１図は従来の論理積和回路を示す図、＄２図は・１記
第１図の回路のタイミングチャート、第３図はこの発明
の一実施例に係る論理積和回路を示す図、第４図は上記
第３図の回路のタイミングチャート、第５図、８６図は
それぞれこの発明の他の実−例を示す基本構成図および
そのタイミングチャート、第７図、第８図はそれぞれ上
記第Ｓ図の具体的な構成例およびそのタイミングチャー
トである。 Ｔｒ、。〜Ｔｒａｇ・・・トランジスタｈ ”ａ・・・
トランジスタ群（論理積回路）％ＴＰユ・・・トランジ
スタ群（論理和回路）、１・・・制御信号Ｓ Ａｌ”Ｉ
Ｂ、Ｂ、Ｏ，０，Ｄ・・・入力信号、Ｆ、〜Ｆ４ 。 Ｇ、〜Ｇ、・・・信号線、ＮＯＴ・・・インバータ回路
。 出−人代珈人 弁理士 鈴江 武 彦 第１図 第２図 ＋Ｙ１ 出力化５ ニニ、＝ Ｅ＋＝ｉコ
第３図 第４図 °°１゛ 第５図 第６図 第７図
第１図の回路のタイミングチャート、第３図はこの発明
の一実施例に係る論理積和回路を示す図、第４図は上記
第３図の回路のタイミングチャート、第５図、８６図は
それぞれこの発明の他の実−例を示す基本構成図および
そのタイミングチャート、第７図、第８図はそれぞれ上
記第Ｓ図の具体的な構成例およびそのタイミングチャー
トである。 Ｔｒ、。〜Ｔｒａｇ・・・トランジスタｈ ”ａ・・・
トランジスタ群（論理積回路）％ＴＰユ・・・トランジ
スタ群（論理和回路）、１・・・制御信号Ｓ Ａｌ”Ｉ
Ｂ、Ｂ、Ｏ，０，Ｄ・・・入力信号、Ｆ、〜Ｆ４ 。 Ｇ、〜Ｇ、・・・信号線、ＮＯＴ・・・インバータ回路
。 出−人代珈人 弁理士 鈴江 武 彦 第１図 第２図 ＋Ｙ１ 出力化５ ニニ、＝ Ｅ＋＝ｉコ
第３図 第４図 °°１゛ 第５図 第６図 第７図
Claims (2)
- （１）Ｎチャネル型ＭＯ８）ランジスタとＰチャネル型
Ｍ０８トランジスタを同一基板上シー有する０−ＭＯ８
論理回路（二おいて、′ｓ１導電型のＭ０８トランジス
タ群を直列接続して構成した同期型の論理積回路と、上
記論理積回路のＷａｊ！出力が供給される４２８ｍ電型
のＭＯ８トランジスタ群を並列接続して構成した同期型
のＷｔａ理利理路回路備え、上記各論理回路はそれぞれ
その論理動作が互いに逆相となる同期信号で制御される
よう１二構成したことを待機とする論理積和回路。 - （２）Ｎチャネル型ＭＯ８）う゛ンジスタとＰ−チャネ
ル型ＭＯ８トランジスタを同一基板上Ｃ＝有する０−Ｍ
Ｏ８論理回路（：おいて、第１虐電製のＭＯ８）ランジ
スタ群を直列接続して構成した同期型の論理積回路と、
上記論理積回路の論理出力が供給される第２４電型のＭ
Ｏ８）ランジスタ群を並列接続して構成した同期型の論
理和回路と、上記論理和回路の論理出力を上記論理積回
路に供給する手段とを備え、上記各論理回路はそれぞれ
互い（二逆相となる同期信号で制御されるように構成し
たことを特徴とする論理積和回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56196571A JPS5897922A (ja) | 1981-12-07 | 1981-12-07 | 論理積和回路 |
| DE8282306255T DE3278147D1 (en) | 1981-12-07 | 1982-11-24 | And-or logic circuit |
| EP82306255A EP0081317B1 (en) | 1981-12-07 | 1982-11-24 | And-or logic circuit |
| US06/446,772 US4501977A (en) | 1981-12-07 | 1982-12-03 | AND-OR logic circuit including a feedback path |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56196571A JPS5897922A (ja) | 1981-12-07 | 1981-12-07 | 論理積和回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5897922A true JPS5897922A (ja) | 1983-06-10 |
Family
ID=16359949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56196571A Pending JPS5897922A (ja) | 1981-12-07 | 1981-12-07 | 論理積和回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4501977A (ja) |
| EP (1) | EP0081317B1 (ja) |
| JP (1) | JPS5897922A (ja) |
| DE (1) | DE3278147D1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60233932A (ja) * | 1984-05-04 | 1985-11-20 | Nec Corp | ドミノｃ−ｍｏｓ論理アレイ |
| JPS61208316A (ja) * | 1985-03-12 | 1986-09-16 | Asahi Micro Syst Kk | プログラマブル論理回路 |
| JPH03142102A (ja) * | 1989-09-07 | 1991-06-17 | Iscar Ltd | 切削インサート及び工具ホルダー |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4577282A (en) | 1982-02-22 | 1986-03-18 | Texas Instruments Incorporated | Microcomputer system for digital signal processing |
| US4611133A (en) * | 1983-05-12 | 1986-09-09 | Codex Corporation | High speed fully precharged programmable logic array |
| CA1204171A (en) * | 1983-07-15 | 1986-05-06 | Stephen K. Sunter | Programmable logic array |
| US4646257A (en) * | 1983-10-03 | 1987-02-24 | Texas Instruments Incorporated | Digital multiplication circuit for use in a microprocessor |
| US4700088A (en) * | 1983-08-05 | 1987-10-13 | Texas Instruments Incorporated | Dummy load controlled multilevel logic single clock logic circuit |
| US4652992A (en) * | 1983-09-20 | 1987-03-24 | Mensch Jr William D | Topography of integrated circuit CMOS microprocessor chip |
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