JPS61208316A - プログラマブル論理回路 - Google Patents
プログラマブル論理回路Info
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- JPS61208316A JPS61208316A JP4756385A JP4756385A JPS61208316A JP S61208316 A JPS61208316 A JP S61208316A JP 4756385 A JP4756385 A JP 4756385A JP 4756385 A JP4756385 A JP 4756385A JP S61208316 A JPS61208316 A JP S61208316A
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- Japan
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- plane
- output line
- output
- trs
- transistors
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
- H03K19/17716—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register
- H03K19/1772—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register with synchronous operation of at least one of the logical matrixes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野〕
本発明は、論理出力を得るのに先立ってプリチャージを
行うことが必要なＣＭＯ９構成のプログラマブル論理回
路（以下、ＰＬＡという）に関する。
行うことが必要なＣＭＯ９構成のプログラマブル論理回
路（以下、ＰＬＡという）に関する。
［従来技術］
ＮＭＯＳトランジスタのみを用いたＮＭＯＳ回路によっ
てＰＬＡを構成することは広く一般的であり、Ｎ０Ｒ−
ＮＯＲ構成で論理を実現している。この前段のＮＯＲ部
をＡＭ［ｌ平面、後段のＮＯＲ部をＯＲ平面と呼んでい
るが、これは「超ＬＳＩシステム入門（Ｉｎｔｒｏｄｕ
ｃｔｉｏｎ ｔｏ ＶＬＳＩ ｓｙｓｔｅｍｓ、
ｂｙ Ｃ，Ｍｅａｄａｎｄ Ｌ、 Ｃｏｎｗａ
ｒ） Ｊ ＋菅野卓雄、榊 裕之 監訳 培風館発行な
どで良く知られていることである。
てＰＬＡを構成することは広く一般的であり、Ｎ０Ｒ−
ＮＯＲ構成で論理を実現している。この前段のＮＯＲ部
をＡＭ［ｌ平面、後段のＮＯＲ部をＯＲ平面と呼んでい
るが、これは「超ＬＳＩシステム入門（Ｉｎｔｒｏｄｕ
ｃｔｉｏｎ ｔｏ ＶＬＳＩ ｓｙｓｔｅｍｓ、
ｂｙ Ｃ，Ｍｅａｄａｎｄ Ｌ、 Ｃｏｎｗａ
ｒ） Ｊ ＋菅野卓雄、榊 裕之 監訳 培風館発行な
どで良く知られていることである。
しかし１．このＮ０Ｒ−ＮＯＲ論理構成をそのままＣＭ
ＯＳ化すると、多大力ＮＯＲゲートの遅延時間が大きく
なり、またＬＳＩとしてのレイアウトも非常に困難とな
る。
ＯＳ化すると、多大力ＮＯＲゲートの遅延時間が大きく
なり、またＬＳＩとしてのレイアウトも非常に困難とな
る。
そこで、従来は、ＣＭＯ３型ＰＬＡとしては、クロック
入力でその動作を制御するクロック論理構成をとる方法
が知られていた（ＩＳＳＣＣ１！３８４ ＦＥＢ／２２
ＳＥＳＳＩＯＮ Ｉ ＷＡＭ １．１参照）。
入力でその動作を制御するクロック論理構成をとる方法
が知られていた（ＩＳＳＣＣ１！３８４ ＦＥＢ／２２
ＳＥＳＳＩＯＮ Ｉ ＷＡＭ １．１参照）。
その概要を第４図に示す、第４図において、ＡＮＤ平面
はＮＨＯ２トランジスタＱａｕ ｎＱａ１３＋”’
＋Ｑａ−で構成され、ＯＲ平面はＮ）ＩＱｓ トランジ
スタＱＯ＋＋ １・・・、ＱＯｃｚで構成されており
、これら平面のいずれにおいても各ＮＭＯ５トランジス
タのソース端子がＶＳｓラインに接続されている。また
、両平面の出力線Ｒ１〜Ｒ４およびＤ１〜Ｄ４にはクロ
ック入力φ２により制御されＶｄｄラインにプルアップ
されるＰＭＯＳ トランジスタＱａＰ＋ 、−、Ｑａ
ｐａおよびＱＯＰ＋ ＋・・・＋ＱＯＰａが接続され
て、外部からプリチャージおよび読み出しを制御するこ
とができるようにする。
はＮＨＯ２トランジスタＱａｕ ｎＱａ１３＋”’
＋Ｑａ−で構成され、ＯＲ平面はＮ）ＩＱｓ トランジ
スタＱＯ＋＋ １・・・、ＱＯｃｚで構成されており
、これら平面のいずれにおいても各ＮＭＯ５トランジス
タのソース端子がＶＳｓラインに接続されている。また
、両平面の出力線Ｒ１〜Ｒ４およびＤ１〜Ｄ４にはクロ
ック入力φ２により制御されＶｄｄラインにプルアップ
されるＰＭＯＳ トランジスタＱａＰ＋ 、−、Ｑａ
ｐａおよびＱＯＰ＋ ＋・・・＋ＱＯＰａが接続され
て、外部からプリチャージおよび読み出しを制御するこ
とができるようにする。
なお、 ＱＴｈｌ ＮＱＴ１４ およびＱＴＯＬ
ＮＱＴＯ午 はクロック人力φ１により制御されてＡ
ＮＤ平面とＯＲ平面との間およびＯＲ平面と出力との間
をそれぞれ分離するパストランジスタである。
ＮＱＴＯ午 はクロック人力φ１により制御されてＡ
ＮＤ平面とＯＲ平面との間およびＯＲ平面と出力との間
をそれぞれ分離するパストランジスタである。
ここで、ＡＮＤ平面出力線Ｒｉ（＋璽１〜４）に着目す
ると、この出力線はプリチャージサイクルではプルアッ
プトランジスタＱａｐｉを通してＶｄｄ電位に充電され
ている。ここで、入力としてＩｔおよび■２ともにＶｓ
ｓ電位にあるものと仮定すると、読み出しサイクルにお
いてはパストランジスタＱＴＬ がオンとなるため、
出力線Ｒ２，Ｒ３およびＲ４はそれぞれＱａｔｚ ｌ
Ｑｌ、、＋ ＱａｔｚおよびＱａｂ４を通してＶｓｓ電
位へ放電され、出力線Ｒ，のみがＶｄｄ電位に保たれて
選択されることになる。
ると、この出力線はプリチャージサイクルではプルアッ
プトランジスタＱａｐｉを通してＶｄｄ電位に充電され
ている。ここで、入力としてＩｔおよび■２ともにＶｓ
ｓ電位にあるものと仮定すると、読み出しサイクルにお
いてはパストランジスタＱＴＬ がオンとなるため、
出力線Ｒ２，Ｒ３およびＲ４はそれぞれＱａｔｚ ｌ
Ｑｌ、、＋ ＱａｔｚおよびＱａｂ４を通してＶｓｓ電
位へ放電され、出力線Ｒ，のみがＶｄｄ電位に保たれて
選択されることになる。
従って、ＯＲ平面ではＱＯ＋ｔおよびＱＯｌｌのみがオ
ンとなり、出力端子Ｄ！、０２ 、Ｄ３．０４からは論
理値″１１００″が出力される。
ンとなり、出力端子Ｄ！、０２ 、Ｄ３．０４からは論
理値″１１００″が出力される。
第５図にこのＰＬＡを制御するクロック入力波形の一例
を示す、第５図を参照して、第４図のＰＬＡの動作をさ
らに詳しく説明する。第５図において、ＴＩはプリチャ
ージサイクルを示し、Ｔ２は読み出しサイクルを示す、
Ｔ３はオーバーラツプ区間であり、この区間Ｔ３が設け
られているのは、プリチャージサイクルＴ、から読み出
しサイクルＴ２に移行した時に、プリチャージされてい
た出力線Ｒ２が選択されなかった配線Ｂ上のトランジス
タＱａ２２を通して十分に低い電位まで引き下げられて
、トランジスタＱＱＩＩおよびＱａλ４がオフになり出
力が確定するのを待つためと、選択された配線Ｒ１に出
力線Ｒ１に充電されていた電荷が分配されることによる
電位の低下（以下、チャージシェアリングという）を防
ぐためである。
を示す、第５図を参照して、第４図のＰＬＡの動作をさ
らに詳しく説明する。第５図において、ＴＩはプリチャ
ージサイクルを示し、Ｔ２は読み出しサイクルを示す、
Ｔ３はオーバーラツプ区間であり、この区間Ｔ３が設け
られているのは、プリチャージサイクルＴ、から読み出
しサイクルＴ２に移行した時に、プリチャージされてい
た出力線Ｒ２が選択されなかった配線Ｂ上のトランジス
タＱａ２２を通して十分に低い電位まで引き下げられて
、トランジスタＱＱＩＩおよびＱａλ４がオフになり出
力が確定するのを待つためと、選択された配線Ｒ１に出
力線Ｒ１に充電されていた電荷が分配されることによる
電位の低下（以下、チャージシェアリングという）を防
ぐためである。
しかし、このオーバーラツプ区間Ｔ３においては、プル
アップトランジスタＱａＰ２はオン状態にあるため、こ
のプルアップトランジスタＱａＰ２からパストランジス
タＱ ＴＩ２ を通ってトランジスタＱａ２Ｚへと貫
通電流が流れ、したがって消費電力が大きくなってしま
う、さらにまた、第５図のような複雑なりロックシーケ
ンスを必要とするので、外部にクロックシーケンス発生
回路を配置することが必要となっていた。
アップトランジスタＱａＰ２はオン状態にあるため、こ
のプルアップトランジスタＱａＰ２からパストランジス
タＱ ＴＩ２ を通ってトランジスタＱａ２Ｚへと貫
通電流が流れ、したがって消費電力が大きくなってしま
う、さらにまた、第５図のような複雑なりロックシーケ
ンスを必要とするので、外部にクロックシーケンス発生
回路を配置することが必要となっていた。
［目的］
そこで、本発明の目的は、上述したようなオーバーラツ
プ区間のない単純なりロック入力を用いて制御可能であ
り、静的消費電力の全くないＣＭＯＳ型ＰＬＡ構造をも
つプログラマブル論理回路を提供することにある。
プ区間のない単純なりロック入力を用いて制御可能であ
り、静的消費電力の全くないＣＭＯＳ型ＰＬＡ構造をも
つプログラマブル論理回路を提供することにある。
［発明の構成コ
かかる目的を達成するために、本発明は、ＡＮＤ平面出
力線に対してＭＯＳトランジスタが直列に接続され、Ｏ
Ｒ平面出力線に対してＭＯＳ ）ランジス゛りが並列に
接続され、 ＡＮＩＩ平面出力線の一端には第１の電源
線との間にクロック入力で制御されるＭＯＳ トランジ
スタを接続し、 ＡＮＤ平面出力線の他端には第２の電
源線との間にクロック入力で制御されるＭＯＳトランジ
スタを接続し、ＯＲ平面の出力線には第２の電源線との
間にクロック入力とは逆相のクロックで制御されるＭＯ
Ｓ トランジスタを接続したＣＭＯ９構成を具え、ＡＮ
Ｄ平面出力数のうち。
力線に対してＭＯＳトランジスタが直列に接続され、Ｏ
Ｒ平面出力線に対してＭＯＳ ）ランジス゛りが並列に
接続され、 ＡＮＩＩ平面出力線の一端には第１の電源
線との間にクロック入力で制御されるＭＯＳ トランジ
スタを接続し、 ＡＮＤ平面出力線の他端には第２の電
源線との間にクロック入力で制御されるＭＯＳトランジ
スタを接続し、ＯＲ平面の出力線には第２の電源線との
間にクロック入力とは逆相のクロックで制御されるＭＯ
Ｓ トランジスタを接続したＣＭＯ９構成を具え、ＡＮ
Ｄ平面出力数のうち。
プリチャージサイクルか−読み出しサイクルに変化する
タイミングにおいて選択された１本のＡＮＤ平面出力線
のみが、当該ＡＮＤ平面出力線に接続されたＯＲ平面内
のＭＯＳ トランジスタを導通させる方向に遷移し、残
余のＡＮＤ平面出力はＯＲ平面内のＭＯＳトランジスタ
をし生新状態のままに保つように出力電位を維持するよ
うにしたことを特徴とする。
タイミングにおいて選択された１本のＡＮＤ平面出力線
のみが、当該ＡＮＤ平面出力線に接続されたＯＲ平面内
のＭＯＳ トランジスタを導通させる方向に遷移し、残
余のＡＮＤ平面出力はＯＲ平面内のＭＯＳトランジスタ
をし生新状態のままに保つように出力電位を維持するよ
うにしたことを特徴とする。
本発明によれば、クロック入力を単純化したことによっ
て起こる前述のチャージシェアリングの問題は、その原
因となるＡＮ［ｌ平面とＯＲ平面との間あるいは出力線
とＯＲ平面との間のパストランジスタを除去することで
解決される。しかもまた、ＡＮＤ平面の出力（例えばＲ
２）の放電による出力確定までの待ち時間の問題は、第
４図のような従来のＰＬＡ構造においては全てのＯＲ平
面のλカ線Ｒｊ（ｊ−１〜４）がプリチャージ区間にお
いてＶｄｄ電位に充電されてＯＲ平面の論理用ＮＭＯ９
トランジスタ（Ｑｏｕ〜ＱｏＨ）の全てをオンにしてい
たのに対し、本発明では、全ての出力線Ｒｆをそれに接
続されているＯＲ平面の論理用トランジスタの全てをオ
フにするようにプリチャージすることのできる回路構成
としたことにより解決される。
て起こる前述のチャージシェアリングの問題は、その原
因となるＡＮ［ｌ平面とＯＲ平面との間あるいは出力線
とＯＲ平面との間のパストランジスタを除去することで
解決される。しかもまた、ＡＮＤ平面の出力（例えばＲ
２）の放電による出力確定までの待ち時間の問題は、第
４図のような従来のＰＬＡ構造においては全てのＯＲ平
面のλカ線Ｒｊ（ｊ−１〜４）がプリチャージ区間にお
いてＶｄｄ電位に充電されてＯＲ平面の論理用ＮＭＯ９
トランジスタ（Ｑｏｕ〜ＱｏＨ）の全てをオンにしてい
たのに対し、本発明では、全ての出力線Ｒｆをそれに接
続されているＯＲ平面の論理用トランジスタの全てをオ
フにするようにプリチャージすることのできる回路構成
としたことにより解決される。
本発明プログラマブル論理回路はＡＮＤ平面の論理構造
を並列形から直列形に変えることにより構成できる。
を並列形から直列形に変えることにより構成できる。
［実施例１
以下１図面を参照して本発明の詳細な説明する。
第１図は本発明プログラマブル論理回路の一実施例を示
し、その制御クロックのタイミングチャート図を第２図
に示す。
し、その制御クロックのタイミングチャート図を第２図
に示す。
第１図において、ＡＮＤ平面では、ＮＭＯＳトランジス
タを直列に接続する。すなわち、ＮＭＯＳ ）テンジス
タＱａｕとＱａ＋Ｓとの直列接続により出力線Ｒ１を構
成し、ＮＭＯＳトランジスタＱａｓｌとＱａｚｚとの直
列接続により出力線Ｒ２を構成し、ＮＭＯＳトランジス
タＱａ１４とＱａｌｌとにより出力線Ｒ３を構成し、Ｎ
ＮＯ３トランジスタＱａｌｊとＱａｇとにより出力線Ｒ
４を構成する。
タを直列に接続する。すなわち、ＮＭＯＳ ）テンジス
タＱａｕとＱａ＋Ｓとの直列接続により出力線Ｒ１を構
成し、ＮＭＯＳトランジスタＱａｓｌとＱａｚｚとの直
列接続により出力線Ｒ２を構成し、ＮＭＯＳトランジス
タＱａ１４とＱａｌｌとにより出力線Ｒ３を構成し、Ｎ
ＮＯ３トランジスタＱａｌｊとＱａｇとにより出力線Ｒ
４を構成する。
一方、 ＯＲ平面においては、例えばＰＭＯＳ トラン
ジスタＱｏ＋−およびＱｏ引を出力線Ｄ４に並列に接続
１゜Ｌ、、ＰＭＯＳ トランジスタＱｏ２．を出力線０
３に並列に接続し、ＰＭＯＳトランジスタＱｏＩｉ
ｌ ｏｏｌｌおよびＱｏｈｓを出力線Ｄ２に並列に接続
し、’ＰＭＯ９トランジスタＱ（ｈ、＊ＱａｇおよびＱ
ＯＱを出力線り、に並列に接続する。
ジスタＱｏ＋−およびＱｏ引を出力線Ｄ４に並列に接続
１゜Ｌ、、ＰＭＯＳ トランジスタＱｏ２．を出力線０
３に並列に接続し、ＰＭＯＳトランジスタＱｏＩｉ
ｌ ｏｏｌｌおよびＱｏｈｓを出力線Ｄ２に並列に接続
し、’ＰＭＯ９トランジスタＱ（ｈ、＊ＱａｇおよびＱ
ＯＱを出力線り、に並列に接続する。
ここで、ＡＮＤ平面出カ線Ｒ４（ｉ謹１〜０をプリチャ
ージするＰＮｏｓトランジスタＱｐｆおよび出力線Ｒｉ
をＶｓｇ電位に放電させるためにこの出方線Ｒｉと直列
に接続されたＮＭＯＳ トランジスタＱｄａｉに対して
第２図のクロック入力φを供給する。出力線Ｄ１をＶｓ
ｓ電位にプリチャージするＮＮ０Ｊ トランジスタＱｄ
ｏｉに対しては第１１ｆｆのりａツク入力ｉを供給する
。
ージするＰＮｏｓトランジスタＱｐｆおよび出力線Ｒｉ
をＶｓｇ電位に放電させるためにこの出方線Ｒｉと直列
に接続されたＮＭＯＳ トランジスタＱｄａｉに対して
第２図のクロック入力φを供給する。出力線Ｄ１をＶｓ
ｓ電位にプリチャージするＮＮ０Ｊ トランジスタＱｄ
ｏｉに対しては第１１ｆｆのりａツク入力ｉを供給する
。
プリチャージサイクルＴ１の間は、クロック入力φｌ＊
Ｖｓｓ電位にあり、全てのトランジスタ。ｐｉおよびＱ
ｄｏｆがオン、全てのトランジスタ。ｄａｆがオフとな
っている。したがって、全てのＡＮＤ平面出力線Ｒｉは
Ｖｄｄ電位にプリチャージされ、全ての出力線旧はＶｓ
ｓ電位にプリチャージされている。
Ｖｓｓ電位にあり、全てのトランジスタ。ｐｉおよびＱ
ｄｏｆがオン、全てのトランジスタ。ｄａｆがオフとな
っている。したがって、全てのＡＮＤ平面出力線Ｒｉは
Ｖｄｄ電位にプリチャージされ、全ての出力線旧はＶｓ
ｓ電位にプリチャージされている。
従って、ＯＲ平面内の全ての論理出方用ＰＮＯ３トラン
ジスタ（ＱＯ＋＋ ＋・・・＊Ｑｏ＊ａ）はオフであり
、貫通電流が流れる経路はこのＰＬＡの中に存在しない
。
ジスタ（ＱＯ＋＋ ＋・・・＊Ｑｏ＊ａ）はオフであり
、貫通電流が流れる経路はこのＰＬＡの中に存在しない
。
次に、φ入力がＶｄｄ電位に遷移し、読み出しサイクル
Ｔ２に入ると１例えば１１人力および１２人力ともにＶ
ｄｄ電位のときは、ＡＮＤ平面出力線のうち出力線Ｒ１
のみがＮＭＯＳ トランジスタ。ａ 。
Ｔ２に入ると１例えば１１人力および１２人力ともにＶ
ｄｄ電位のときは、ＡＮＤ平面出力線のうち出力線Ｒ１
のみがＮＭＯＳ トランジスタ。ａ 。
Ｑａ ＋！およびＱｄａ Ｉを通してＶｓｓ電位へ放電
されて選択されるが、他の出力線Ｒ，、Ｒ，およびＲ，
を門それぞれトランジスタＱａｘｚ 、Ｑａｔｌ、
Ｑａ＊ｚオヨヒＱａａｐがオフであるためにＶｄｄ電位
に保たれる。
されて選択されるが、他の出力線Ｒ，、Ｒ，およびＲ，
を門それぞれトランジスタＱａｘｚ 、Ｑａｔｌ、
Ｑａ＊ｚオヨヒＱａａｐがオフであるためにＶｄｄ電位
に保たれる。
従って、出力線Ｒ１に接続されているＰＭｏｓトランジ
スタＣＩａｌｌ ｌ Ｑｏ＋ｉおよびＱｏ＋４のみがＯ
Ｒ平面内でオンになり、出力線Ｄｌ、ＤλおよびＤ４を
Ｖｄｄ電位に充電し、出力！ｌ Ｄ＋ ＋Ｄｚ 、０３
１３ヨびＤ４カらの出力として”ｔｔｏｔ”が得られる
。
スタＣＩａｌｌ ｌ Ｑｏ＋ｉおよびＱｏ＋４のみがＯ
Ｒ平面内でオンになり、出力線Ｄｌ、ＤλおよびＤ４を
Ｖｄｄ電位に充電し、出力！ｌ Ｄ＋ ＋Ｄｚ 、０３
１３ヨびＤ４カらの出力として”ｔｔｏｔ”が得られる
。
この読み出しサイクルにおいても、全てのトランジスタ
ＱｐｉおよびＱｄｏ ｉはオフになっているため、貫通
電流が流れる経路は存在しない。
ＱｐｉおよびＱｄｏ ｉはオフになっているため、貫通
電流が流れる経路は存在しない。
なお、本発明において、上述した動作シーケンスを達成
することのできる回路構成は第１図の実施例にのみ限ら
れるものではなく１例えばＰＭＯＳトランジスタとＮＮ
０ＳトランジスタおよびＶｄｄ 。
することのできる回路構成は第１図の実施例にのみ限ら
れるものではなく１例えばＰＭＯＳトランジスタとＮＮ
０ＳトランジスタおよびＶｄｄ 。
Ｖｓｓ端子を全て入れ換えた回路構成であってもよいこ
とはいうまでもない。
とはいうまでもない。
また、本発明によれば、上述のＰＬＡ構造を用いてＲＯ
Ｍを構成することも可能であり、その−例として、アド
レス入力が９ビツトで８ビツトのデータ出力が得られる
５１２バイトのＲＯＭに本発明を適用した回路例を第３
図に示す、すなわち、アドレスＡｄｏ〜Ａｄ８のうち下
位６ビツトのアドレスＡｄｏ−Ａｄｓを入力とするＡＮ
Ｄ平面ＡＮＤ １によるロウデコーダと、その６４木の
出力を共通の入力とし、それぞれ８木の出力線からなる
出力線群ＯＧ１〜００８を有する８個のＯＲ平面ＯＲ１
〜ＯＲ８、および出力線群ＯＧＩ〜ＯＧ８のＯＲ出力を
供給され、かつ上位３ビツトのアドレスＡｄ６〜Ａｄ８
で制御されるカラムデコーダＣＤの組合せにより簡単に
構成できる。しかも、このＲＯには前述したように単純
な制御クロックで動作する。
Ｍを構成することも可能であり、その−例として、アド
レス入力が９ビツトで８ビツトのデータ出力が得られる
５１２バイトのＲＯＭに本発明を適用した回路例を第３
図に示す、すなわち、アドレスＡｄｏ〜Ａｄ８のうち下
位６ビツトのアドレスＡｄｏ−Ａｄｓを入力とするＡＮ
Ｄ平面ＡＮＤ １によるロウデコーダと、その６４木の
出力を共通の入力とし、それぞれ８木の出力線からなる
出力線群ＯＧ１〜００８を有する８個のＯＲ平面ＯＲ１
〜ＯＲ８、および出力線群ＯＧＩ〜ＯＧ８のＯＲ出力を
供給され、かつ上位３ビツトのアドレスＡｄ６〜Ａｄ８
で制御されるカラムデコーダＣＤの組合せにより簡単に
構成できる。しかも、このＲＯには前述したように単純
な制御クロックで動作する。
［効果コ
以上説明したように、本発明によれば、プリチャージサ
イクルの時のＡＮＤ平面のすべて出力線を、それに接続
されたＯＲ平面内のトランジスタをオフにするようにプ
リチャージしておいてから、読み出しサイクルで選択さ
れたｌ木のＡＮＤ平面出力線のみをＯＲ平面のトランジ
スタをオンにするように変化させるようにしたので、静
的貫通電流の流れる経路が発生しなくなり、消費電力が
低減し、りａツク入力も単純な互いに反転したものでよ
い。
イクルの時のＡＮＤ平面のすべて出力線を、それに接続
されたＯＲ平面内のトランジスタをオフにするようにプ
リチャージしておいてから、読み出しサイクルで選択さ
れたｌ木のＡＮＤ平面出力線のみをＯＲ平面のトランジ
スタをオンにするように変化させるようにしたので、静
的貫通電流の流れる経路が発生しなくなり、消費電力が
低減し、りａツク入力も単純な互いに反転したものでよ
い。
第１図は本発明プログラマブル論理回路の回路配置の一
実施例を示す回路図、 １！Ｊ２図はそのクロック入力の信号波形図、第３図は
本発明により構成したＲＯＭを示すブロック線図、 第４図は従来のプログラマブル論理回路の回路配置の一
例を示す回路図、 ８５図はそのクロック入力の信号波形図である。 Ｑａ＋＋ 、 Ｑａ＋ｚ ｒ −、Ｑａ錦−ＡＮＤ平面
のＮＭＯＳ トランジスタ、 Ｑｏ、１ 、 Ｑｏ＋ｚ 、 −−−、ＱＯＱ・−ＯＲ
平面のＰＭＯＳトランジスタ、 Ｑｐ＋、・・・＋ Ｑｐａ ｌ・・・プリチャージ用
ＰＭＯＳトランジスタ Ｑｄａ＋ １ ＋＋ 、Ｑｄａａ ・・・放電用ＮＭ
ｏ５トランジスタ、 Ｑｄｏｌ 、・・・、Ｑｄｏａ・・・プリチャージ用
ＮＭＯＳ トランジスタ、 Ｒ１＋・・・＋Ｒ４・・・出力線、 Ｄ寞 、・・・＋０４・・・出力線、 １、、、Ｉ２・・・入力線、 φ、五・・・クロック入力。 第２図 Ｔ２：読み出しブイグル 第３図 ＡＮＤ ／ ０１１７６４ ０Ｒｆ ｌ）に
２ ｃｍσＴｔ： プリチャージサイク
ル Ｔ２： 読み出しサイグル Ｔ３＝ オーバーラツプ区間
実施例を示す回路図、 １！Ｊ２図はそのクロック入力の信号波形図、第３図は
本発明により構成したＲＯＭを示すブロック線図、 第４図は従来のプログラマブル論理回路の回路配置の一
例を示す回路図、 ８５図はそのクロック入力の信号波形図である。 Ｑａ＋＋ 、 Ｑａ＋ｚ ｒ −、Ｑａ錦−ＡＮＤ平面
のＮＭＯＳ トランジスタ、 Ｑｏ、１ 、 Ｑｏ＋ｚ 、 −−−、ＱＯＱ・−ＯＲ
平面のＰＭＯＳトランジスタ、 Ｑｐ＋、・・・＋ Ｑｐａ ｌ・・・プリチャージ用
ＰＭＯＳトランジスタ Ｑｄａ＋ １ ＋＋ 、Ｑｄａａ ・・・放電用ＮＭ
ｏ５トランジスタ、 Ｑｄｏｌ 、・・・、Ｑｄｏａ・・・プリチャージ用
ＮＭＯＳ トランジスタ、 Ｒ１＋・・・＋Ｒ４・・・出力線、 Ｄ寞 、・・・＋０４・・・出力線、 １、、、Ｉ２・・・入力線、 φ、五・・・クロック入力。 第２図 Ｔ２：読み出しブイグル 第３図 ＡＮＤ ／ ０１１７６４ ０Ｒｆ ｌ）に
２ ｃｍσＴｔ： プリチャージサイク
ル Ｔ２： 読み出しサイグル Ｔ３＝ オーバーラツプ区間
Claims (1)
- ＡＮＤ平面出力線に対してＭＯＳトランジスタが直列に
接続され、ＯＲ平面出力線に対してＭＯＳトランジスタ
が並列に接続され、前記ＡＮＤ平面出力線の一端には第
１の電源線との間にクロック入力で制御されるＭＯＳト
ランジスタを接続し、前記ＡＮＤ平面出力線の他端には
第２の電源線との間に前記クロック入力で制御されるＭ
ＯＳトランジスタを接続し、前記ＯＲ平面の出力線には
前記第２の電源線との間に前記クロック入力とは逆相の
クロックで制御されるＭＯＳトランジスタを接続したＣ
ＭＯＳ構成を具え、前記ＡＮＤ平面出力線のうち、プリ
チャージサイクルから読み出しサイクルに変化するタイ
ミングにおいて選択された１本のＡＮＤ平面出力線のみ
が、当該ＡＮＤ平面出力線に接続された前記ＯＲ平面内
のＭＯＳトランジスタを導通させる方向に遷移し、残余
のＡＮＤ平面出力は前記ＯＲ平面内のＭＯＳトランジス
タをしゃ断状態のままに保つように出力電位を維持する
ようにしたことを特徴とするプログラマブル論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4756385A JPS61208316A (ja) | 1985-03-12 | 1985-03-12 | プログラマブル論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4756385A JPS61208316A (ja) | 1985-03-12 | 1985-03-12 | プログラマブル論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61208316A true JPS61208316A (ja) | 1986-09-16 |
Family
ID=12778682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4756385A Pending JPS61208316A (ja) | 1985-03-12 | 1985-03-12 | プログラマブル論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61208316A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0428300A2 (en) * | 1989-11-13 | 1991-05-22 | Advanced Micro Devices, Inc. | Programmable logic array apparatus |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5897922A (ja) * | 1981-12-07 | 1983-06-10 | Toshiba Corp | 論理積和回路 |
| JPS5947845A (ja) * | 1982-09-10 | 1984-03-17 | Nec Corp | Ｃｍｏｓロジツクアレイ |
-
1985
- 1985-03-12 JP JP4756385A patent/JPS61208316A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5897922A (ja) * | 1981-12-07 | 1983-06-10 | Toshiba Corp | 論理積和回路 |
| JPS5947845A (ja) * | 1982-09-10 | 1984-03-17 | Nec Corp | Ｃｍｏｓロジツクアレイ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0428300A2 (en) * | 1989-11-13 | 1991-05-22 | Advanced Micro Devices, Inc. | Programmable logic array apparatus |
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