JPS6089899A - メモリ回路 - Google Patents
メモリ回路Info
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- JPS6089899A JPS6089899A JP58198591A JP19859183A JPS6089899A JP S6089899 A JPS6089899 A JP S6089899A JP 58198591 A JP58198591 A JP 58198591A JP 19859183 A JP19859183 A JP 19859183A JP S6089899 A JPS6089899 A JP S6089899A
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- Japan
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は製造中圧発生する欠陥を救済することが可能な
半導体メモリに関するものである。
半導体メモリに関するものである。
半導体メモリはますます大答和化の傾向にあるが、チッ
ク内に収容される素子数やチツ７′面積の増大に伴い欠
陥のない良品を得ることはまずまず困辣になってきてい
る。そこで予め、チップ内に正規のメモリセルの他に予
備のメモリセルを設けておき、欠陥をもつ正規のメモリ
セル（以下不良メモリセルと称する）が存在した場合、
その不良メモリセルを予備のメモリセルに置換して、該
不良メモリセルを含むチップを救済するという冗長構成
を有した半導体メモリが必要となってきた。
ク内に収容される素子数やチツ７′面積の増大に伴い欠
陥のない良品を得ることはまずまず困辣になってきてい
る。そこで予め、チップ内に正規のメモリセルの他に予
備のメモリセルを設けておき、欠陥をもつ正規のメモリ
セル（以下不良メモリセルと称する）が存在した場合、
その不良メモリセルを予備のメモリセルに置換して、該
不良メモリセルを含むチップを救済するという冗長構成
を有した半導体メモリが必要となってきた。
不良メモリセルを予備のメモリセルに置換する方法とし
ては、不良メモリセルを含む行（以下不良行と称する）
を予備の行に置換する行単位の置換。
ては、不良メモリセルを含む行（以下不良行と称する）
を予備の行に置換する行単位の置換。
及び不良メモリセルを含む列を予備の列に置換する列単
位の置換などがある。一般的に行単位の置換は列単位の
置換に比べてアクセスタイムの劣化をまねくという欠点
がある。そこで本発明が関係する行単位の置換について
以下に説明する。
位の置換などがある。一般的に行単位の置換は列単位の
置換に比べてアクセスタイムの劣化をまねくという欠点
がある。そこで本発明が関係する行単位の置換について
以下に説明する。
まず冗長構成をもたない半導体メモリについて説明する
。
。
第１図は冗長構成をもたない半導体メモリの行アドレス
入力から行が駆動されるまでの回路である。
入力から行が駆動されるまでの回路である。
ここでは入力行アドレスｋ１．行アドレスバッファ群２
１行テコーダ３１行テコーダ３の出力である節点ＮＲと
行Ｗを活性化する信号（以下性活性化信号と称する）
Ｒ，Ａを入力とする行駆動回路４が示される。
１行テコーダ３１行テコーダ３の出力である節点ＮＲと
行Ｗを活性化する信号（以下性活性化信号と称する）
Ｒ，Ａを入力とする行駆動回路４が示される。
第１図の回路において行Ｗが選択されるまでの内部波形
を第２図に示す。
を第２図に示す。
行アドレスｈｉが入力されると性情性化１１号ＩＬＡが
非活性つまり低レベル（”ＬＯＷ″）となり前回選択さ
れていた行がリセットされる。性情性化信号Ｒ，Ａが非
活性の期間Ｔにアドレスバッファ（ＡＢｏ。
非活性つまり低レベル（”ＬＯＷ″）となり前回選択さ
れていた行がリセットされる。性情性化信号Ｒ，Ａが非
活性の期間Ｔにアドレスバッファ（ＡＢｏ。
・・・・・・、 ＡＢｉ ）の状態が決定され１行デコ
ーダ３が選択される。その時行デコーダ３の出力である
節点ＮＲは高レベル（ｕＨｉｇｈ″）となり、性情性化
信号Ｒ，Ａが活性化つまり”Ｈｉｇｈ″になると行Ｗが
選択される。この様に冗長構成をもたない半導体メモリ
においては行デコーダ３の出力が決定されれば、すぐに
性情性化信号ＲＡは活性化される。
ーダ３が選択される。その時行デコーダ３の出力である
節点ＮＲは高レベル（ｕＨｉｇｈ″）となり、性情性化
信号Ｒ，Ａが活性化つまり”Ｈｉｇｈ″になると行Ｗが
選択される。この様に冗長構成をもたない半導体メモリ
においては行デコーダ３の出力が決定されれば、すぐに
性情性化信号ＲＡは活性化される。
次に冗長構成を有した半導体メモリについて説明する。
、第３図は冗長構成を有した半導体メモリの行アドレス
入力から行が駆動されるまでの回路である０ここでＷは
入力行アドレス群５１行アドレスバッファ群６１プログ
ラム可能な抵抗素子（以下１０グラム素子と称する）７
を含むプログラム回路群。
入力から行が駆動されるまでの回路である０ここでＷは
入力行アドレス群５１行アドレスバッファ群６１プログ
ラム可能な抵抗素子（以下１０グラム素子と称する）７
を含むプログラム回路群。
予備の行デコーダ８．正規の行デコーダを禁止する信号
（以下正規行テコーダ禁止信号と称する）ＮＲＤを発生
する回路９１行アドレスバッファ群６の出力と正規行デ
コーダ禁止信号ＮＲ，ＤＩ入力とする正規の行デコーダ
ＩＯ９予備の行デコーダ８の出力Ｎ８Ｒと性情性化信号
ＨＡを入力とし予備の行Ｗ３を駆動する予備の行駆動回
路１１．正規の行デコーダｌＯの出力ＮＮＲと性情性化
信号Ｒ，Ａを入力とし正規の行ｗＮを駆動する正規の行
駆動回路１２が設けられる。
（以下正規行テコーダ禁止信号と称する）ＮＲＤを発生
する回路９１行アドレスバッファ群６の出力と正規行デ
コーダ禁止信号ＮＲ，ＤＩ入力とする正規の行デコーダ
ＩＯ９予備の行デコーダ８の出力Ｎ８Ｒと性情性化信号
ＨＡを入力とし予備の行Ｗ３を駆動する予備の行駆動回
路１１．正規の行デコーダｌＯの出力ＮＮＲと性情性化
信号Ｒ，Ａを入力とし正規の行ｗＮを駆動する正規の行
駆動回路１２が設けられる。
一プログ２ム回路群７の中のプログラム回路（ＰＲＯｌ
・・・・・・、Ｐ’ａｉ）Ｋは予め不良行のアドレスに
対応したアドレス情報がプログラム素子によって記憶さ
れる。またプログラム回路Ｐ”８ＲＢも冗長構成全使用
するか否かの情報がフログラム素子によって記憶される
。
・・・・・・、Ｐ’ａｉ）Ｋは予め不良行のアドレスに
対応したアドレス情報がプログラム素子によって記憶さ
れる。またプログラム回路Ｐ”８ＲＢも冗長構成全使用
するか否かの情報がフログラム素子によって記憶される
。
つまりプログラム回路ＰＲ８ＲＦｔの出力Ｎ８ＲＦ！は
冗長構成を使用する時にはｕＬＯＷ″、使用しない時に
はｔｌＨｉｇｈ″となる様にプログラムされる。
冗長構成を使用する時にはｕＬＯＷ″、使用しない時に
はｔｌＨｉｇｈ″となる様にプログラムされる。
この様に救済手段を備えた半導体メモリにおいて予備の
行を用いた場合の回路動作１１次の様になる。
行を用いた場合の回路動作１１次の様になる。
ここで予備の行を用いているのでプログラム回路ＰＲ８
ＲＨの出力Ｎ８ＲＦ！は’ＬＯＷ″となり”Ｃイア：ｒ
。
ＲＨの出力Ｎ８ＲＦ！は’ＬＯＷ″となり”Ｃイア：ｒ
。
まず入力アドレス（Ａｏｓ・旧・・、Ａｉ）とプログラ
ム回路（ＰＲｏ、・・・・・・、ＰｔＬｉ）に記憶され
ている不良行、のアドレスが比較され、これらが一致し
た場合にはプログラム回路（ｐｒｔｏ、・・・・・・、
Ｐｎｉ）の出力（Ｎ ＰＲＯｌ ・・・＝ ＋ Ｎｐｎ
１ ）はすべて’ＬＯＷ″となり、予備の行デコーダ８
が選択される。また一致しない場合にはプログラム回路
（ＰＲｏｌ・・・・・・、ＦＩＪ）の出力（ＮＰＲＯ、
・・・・・・、 ＮｐＲｉ）の少なくとも１個はｕＨｉ
ｇｈ”となハ予備の行デコーダ８は選択されず、入力行
アドレスに対応した行デコーダが選択される。
ム回路（ＰＲｏ、・・・・・・、ＰｔＬｉ）に記憶され
ている不良行、のアドレスが比較され、これらが一致し
た場合にはプログラム回路（ｐｒｔｏ、・・・・・・、
Ｐｎｉ）の出力（Ｎ ＰＲＯｌ ・・・＝ ＋ Ｎｐｎ
１ ）はすべて’ＬＯＷ″となり、予備の行デコーダ８
が選択される。また一致しない場合にはプログラム回路
（ＰＲｏｌ・・・・・・、ＦＩＪ）の出力（ＮＰＲＯ、
・・・・・・、 ＮｐＲｉ）の少なくとも１個はｕＨｉ
ｇｈ”となハ予備の行デコーダ８は選択されず、入力行
アドレスに対応した行デコーダが選択される。
第４図に予備の行が選択されていた状態がら続−て正規
の行が選択される場合の内部波形を示す。
の行が選択される場合の内部波形を示す。
入力行アドレスＡｉが変化すると付活性信号がＲＡが非
活性つまりｕＬＯＷ″′となり、今まで選択されていた
予備行Ｗ８がリセットされる。
活性つまりｕＬＯＷ″′となり、今まで選択されていた
予備行Ｗ８がリセットされる。
そしてＲＡの非活性期間Ｔ＋Δｔにプログラム回路で入
力行アドレスと記憶されている不良行アドレスとが比較
されるが、今回のサイクルは正規の行が選択されるから
一致せす節点Ｎ８ＲはｕＨｉｇｈ”から１ＬＯＷ″にな
る。
力行アドレスと記憶されている不良行アドレスとが比較
されるが、今回のサイクルは正規の行が選択されるから
一致せす節点Ｎ８ＲはｕＨｉｇｈ”から１ＬＯＷ″にな
る。
前のサイクルまで正規の行デコーダを禁止していた正規
行デコーダ禁止信号ＮＲＤも’Ｈｉｇｈ″からｕＬＯＷ
″となり、正規の行デコーダ１０が選択され、節点ＮＮ
Ｒｔｒｉ ｔＩＬＯＷ″カＧ）’Ｈｉｇｈ″トナル。
行デコーダ禁止信号ＮＲＤも’Ｈｉｇｈ″からｕＬＯＷ
″となり、正規の行デコーダ１０が選択され、節点ＮＮ
Ｒｔｒｉ ｔＩＬＯＷ″カＧ）’Ｈｉｇｈ″トナル。
その後行デコーダ活性化信号ＲＡにより正規の行駆動回
路１２が活性化され、正規の行ｗＮが選択される。
路１２が活性化され、正規の行ｗＮが選択される。
この様に冗長構成を有した半導体メモリは予備の行デコ
ーダ８の状態が決定され、正規行テコーダ信号ＮＲＤが
出力されてはじめて正規の行デコーダｌＯが決定される
。したがって性情性化信号Ｒ，Ａの非活性期間は冗長構
成をもたない半導体メモリに比べて△ｔだけ長くしなけ
れはならない。
ーダ８の状態が決定され、正規行テコーダ信号ＮＲＤが
出力されてはじめて正規の行デコーダｌＯが決定される
。したがって性情性化信号Ｒ，Ａの非活性期間は冗長構
成をもたない半導体メモリに比べて△ｔだけ長くしなけ
れはならない。
ここで△ｔとはアドレスバッファの出力とプログラム回
路（ＰＲｏ、・・・・・・、ＰＲＬ）に記憶されている
不良行のアドレスが比較され予備の行デコーダの出力が
決定し、正規行デコーダ禁止信号１１Ｄが出力されるま
での時間である。
路（ＰＲｏ、・・・・・・、ＰＲＬ）に記憶されている
不良行のアドレスが比較され予備の行デコーダの出力が
決定し、正規行デコーダ禁止信号１１Ｄが出力されるま
での時間である。
従来の冗長構成を有した半導体メモリにおいて付活性化
信号ｎＡの非活性期間をΔｔだけ長くする回路としては
第５図に示す回路が一般的である。
信号ｎＡの非活性期間をΔｔだけ長くする回路としては
第５図に示す回路が一般的である。
第５図において信号Ｏ８は付活性化信号ＩＬＡを発生さ
せるための入力信号、１３は遅延回路、１４は信号Ｏ８
及び遅延回路１３の出力を入力とするＮＯＲ回路である
。
せるための入力信号、１３は遅延回路、１４は信号Ｏ８
及び遅延回路１３の出力を入力とするＮＯＲ回路である
。
しかしこの様な従来の付活性化信号ＴＬＡの発生回路を
用いた場合冗長構成を使用するしないにかかわらず付活
性化信号Ｔｌ、Ａの非活性期間は冗長構成を備えていな
いメモリ回路にくらべてΔ【だけ長くなりアクセスタイ
ムも遅れるという欠点があった。
用いた場合冗長構成を使用するしないにかかわらず付活
性化信号Ｔｌ、Ａの非活性期間は冗長構成を備えていな
いメモリ回路にくらべてΔ【だけ長くなりアクセスタイ
ムも遅れるという欠点があった。
本発明の目的はかかる欠点を改良し、冗長構成ｔ−使用
する時には動作に必要なタイミング条件を満たすと同時
に、冗長構成を備えていないメモリ回路と同等のアクセ
スタイムを実現した冗長構成を備えたメモリ回路を提供
することにある。
する時には動作に必要なタイミング条件を満たすと同時
に、冗長構成を備えていないメモリ回路と同等のアクセ
スタイムを実現した冗長構成を備えたメモリ回路を提供
することにある。
本発明によるメモリ回路は欠陥メモリセル救済するため
の冗長構成を有しており、前記冗長構成を用いない時に
ディスエーブルであり、同して用いる時にエネーブルで
ある遅延回路を備えていることを特徴としている。
の冗長構成を有しており、前記冗長構成を用いない時に
ディスエーブルであり、同して用いる時にエネーブルで
ある遅延回路を備えていることを特徴としている。
るるいは、本発明によるメモリ回路は、前記遅延回路が
テコーダ制御信号発生回路の一部をなすことを特徴とし
ている。
テコーダ制御信号発生回路の一部をなすことを特徴とし
ている。
本発明の実施例を第６図に示す。
本発明は第５図に示した’ＦＬＡ発生回路を改良したも
のである。第６図の如く、信号Ｏ８を入力とし節点Ｎｘ
Ｔｈ出力とするインバータ１５．節点Ｎ１を入力とし、
節点Ｎａｔ出力とするイン／く一部１６゜節点Ｎ３と信
号Ｏ８を入力とし、付活性化信号ＲＡを出力とするＮＯ
Ｒ回路１７．節点Ｎｔ、ｔ＝入力とし、加点Ｎ６を出力
とするインバータ１Ｂ、プログラム素子Ｈｐｌｋ含む２
ツテ回路１９（以下ヒユーズラッチ回路と称する）、Ｎ
チャンネル型ＭＯ８）ランジスタＱＮＩ ＋ ＱＮ２
＊ ＱＮ３ （以下Ｎ −ｃｈ ＭＯＳトランジスタと
称する）、Ｐチャンネル型ＭＯＳトランジスタＱｐ１＋
ＱＰ２ （以下Ｐ−ｃｈＭＯ８トランジスタと称する
）９節点Ｎ２と接地電位をもつ電源ＧＮＤを両極とする
容量Ｃ１を有して構成される。Ｎ−ｃｈ）７ンジスタＱ
ＮＩは節点Ｎｌをドレイン、節点Ｎ２をソース、ヒユー
ズラッチ回路の出力でめる節点Ｎ５をゲートとする。ま
たＰ−ｃｈトランジスタＱＰＩは節点Ｎ２ｔドレイン、
節点Ｎｌをソース、節点Ｎ５を入力とするインバータ１
８の出力である節点Ｎ６をゲートとする。
のである。第６図の如く、信号Ｏ８を入力とし節点Ｎｘ
Ｔｈ出力とするインバータ１５．節点Ｎ１を入力とし、
節点Ｎａｔ出力とするイン／く一部１６゜節点Ｎ３と信
号Ｏ８を入力とし、付活性化信号ＲＡを出力とするＮＯ
Ｒ回路１７．節点Ｎｔ、ｔ＝入力とし、加点Ｎ６を出力
とするインバータ１Ｂ、プログラム素子Ｈｐｌｋ含む２
ツテ回路１９（以下ヒユーズラッチ回路と称する）、Ｎ
チャンネル型ＭＯ８）ランジスタＱＮＩ ＋ ＱＮ２
＊ ＱＮ３ （以下Ｎ −ｃｈ ＭＯＳトランジスタと
称する）、Ｐチャンネル型ＭＯＳトランジスタＱｐ１＋
ＱＰ２ （以下Ｐ−ｃｈＭＯ８トランジスタと称する
）９節点Ｎ２と接地電位をもつ電源ＧＮＤを両極とする
容量Ｃ１を有して構成される。Ｎ−ｃｈ）７ンジスタＱ
ＮＩは節点Ｎｌをドレイン、節点Ｎ２をソース、ヒユー
ズラッチ回路の出力でめる節点Ｎ５をゲートとする。ま
たＰ−ｃｈトランジスタＱＰＩは節点Ｎ２ｔドレイン、
節点Ｎｌをソース、節点Ｎ５を入力とするインバータ１
８の出力である節点Ｎ６をゲートとする。
ヒユーズラッテ回路１９はプログラム素子ＴＬＦ１とＮ
−ｃｈＭＯ８）ランジスタＱＮ２で構成されるインバー
タとＰ−ａｈ ＭＯ８） ／ＦンジスタＱＰ２とＮ−ｃ
ｈＭＯ８トランジスタＱＮ３で構成されるインバータが
相互接続してなるフリップフロップで構成される。
−ｃｈＭＯ８）ランジスタＱＮ２で構成されるインバー
タとＰ−ａｈ ＭＯ８） ／ＦンジスタＱＰ２とＮ−ｃ
ｈＭＯ８トランジスタＱＮ３で構成されるインバータが
相互接続してなるフリップフロップで構成される。
ここでプログラム素子ＲＦＩがプログラムされない時は
ヒューズ２ツテ回路の出力は”Ｌ（ＪＷ″、１０ダシム
された時は’Ｈｉｇｈ″となる様にヒューズ２ツテ回路
１９の回路定数を設定しておく。
ヒューズ２ツテ回路の出力は”Ｌ（ＪＷ″、１０ダシム
された時は’Ｈｉｇｈ″となる様にヒューズ２ツテ回路
１９の回路定数を設定しておく。
冗長構成を使用しない時にはプログラム素子ＲＦＩはプ
ログシムされず、ヒューズ２ツテ回路１９の出力Ｎ５は
’ＬＯＷ”となり、節点Ｎ６は″”Ｈｉｇｈ″となる。
ログシムされず、ヒューズ２ツテ回路１９の出力Ｎ５は
’ＬＯＷ”となり、節点Ｎ６は″”Ｈｉｇｈ″となる。
したがってＮ−ｃｈ ＭＯ８） ”ｙ ／ジスタＱＮＩ
とＰ−ｃｈＭＯ８トランジスタＱＰＩは共にオフし、容
量Ｃ１は節点Ｎ１からしゃ断される。
とＰ−ｃｈＭＯ８トランジスタＱＰＩは共にオフし、容
量Ｃ１は節点Ｎ１からしゃ断される。
したがって第７図に示す様にインバータ１５の出力Ｎ１
は容量ｃｌに対応した遅延△ｔなしに次段のインバータ
１６に伝達され、付活性化信号Ｒ，Ａの非活性期間はＴ
となる。
は容量ｃｌに対応した遅延△ｔなしに次段のインバータ
１６に伝達され、付活性化信号Ｒ，Ａの非活性期間はＴ
となる。
冗長構成を使用した時にはプログラム素子はプログラム
されヒューズ２ツテ回路１９の出力Ｎ５は’Ｈｉｇｈ”
となり、インバータ１８の出力Ｎ６は”ＬＯＷ″となる
。したがってＮ−Ｃｈ ＭＯ８ト、ｉＦンジスタＱＮＩ
、 Ｐ ｃｈ ＭＯ８） ２ンジスタＱＰＩは共にオ
ンし、節点Ｎ１は前記の２つのトランジスタＱＮＩ ＊
Ｑｐｔを介して容量Ｃ１の一方の極Ｎ２と接続される
。
されヒューズ２ツテ回路１９の出力Ｎ５は’Ｈｉｇｈ”
となり、インバータ１８の出力Ｎ６は”ＬＯＷ″となる
。したがってＮ−Ｃｈ ＭＯ８ト、ｉＦンジスタＱＮＩ
、 Ｐ ｃｈ ＭＯ８） ２ンジスタＱＰＩは共にオ
ンし、節点Ｎ１は前記の２つのトランジスタＱＮＩ ＊
Ｑｐｔを介して容量Ｃ１の一方の極Ｎ２と接続される
。
この場合は、第８図の様に節点Ｎｌの波形は容量Ｃ１に
よって鈍り、インバータ１６の出力に遅延△ｔが生じる
。その結果性活性化信号ＲＡの非活性期間はＴ＋Δｔと
なる。よって冗長構成を使用した時には必要なタイミン
グ条件を満たして、性情性化信号Ｒ，Ａが活性化される
ことになる。
よって鈍り、インバータ１６の出力に遅延△ｔが生じる
。その結果性活性化信号ＲＡの非活性期間はＴ＋Δｔと
なる。よって冗長構成を使用した時には必要なタイミン
グ条件を満たして、性情性化信号Ｒ，Ａが活性化される
ことになる。
この様に冗長構成を有した半導体メモリにおいて、従来
の遅延回路をプログ２ム素子を含む遅延回路にすれば冗
長構成を使用しない時には冗長構成をもたない半導体メ
モリと同様のアクセスを得ることができる。
の遅延回路をプログ２ム素子を含む遅延回路にすれば冗
長構成を使用しない時には冗長構成をもたない半導体メ
モリと同様のアクセスを得ることができる。
以上本発明のメモリ回路を説明するのに相補型Ｍ２Ｓメ
そり回路を例にとって説明してきたが、本発明のメモリ
回路は相補型ＭＯ８メモリ回路に限られるものではなく
、又、本発明の主旨を満たす種々の応用例が可能である
ことは云うまでもな□い０
そり回路を例にとって説明してきたが、本発明のメモリ
回路は相補型ＭＯ８メモリ回路に限られるものではなく
、又、本発明の主旨を満たす種々の応用例が可能である
ことは云うまでもな□い０
、第１図は冗長構成のない半導体メモリの回路を示す図
、第２図は第１図の内部波形を示す図、第３図は冗長構
成を有する半導体メモリの回路図、第４図は第３図の内
部波形を示す図、第５図は従来の回路を示す図、第６図
は本発明の実施例を示す図、第７図は第６図においてプ
ログ２ム可能な抵抗素子への未書き込み状態での内部波
形を示す図、第８図は第６図においてプログラム可能な
抵抗素子への書き込み状態での内部波形を示す図である
。 １５．１６．１８・・・・・・インバータ、１７・・・
・・・ＮＯＲ回路、１９・・・・・・ラッチ回路％”Ｆ
ｌ・・・・・・グログ２ム可能な抵抗素子、ＱＮＩ ＋
ＱＮ２ ＊ ＱＮ３・・・・・・Ｎチャンネル型ＭＯ
８トランジスタ、ＱＰＩ ＋ ＱＰ２・・・・・・Ｐチ
ャンネル型ＭＯＳトランジスタ、Ｎｌ、Ｎ２．Ｎ３゜Ｎ
４ ａ ” Ｉｓ ＊ Ｎ ６・、・・・・・節点、Ｃ
１・・・・・・容量。
、第２図は第１図の内部波形を示す図、第３図は冗長構
成を有する半導体メモリの回路図、第４図は第３図の内
部波形を示す図、第５図は従来の回路を示す図、第６図
は本発明の実施例を示す図、第７図は第６図においてプ
ログ２ム可能な抵抗素子への未書き込み状態での内部波
形を示す図、第８図は第６図においてプログラム可能な
抵抗素子への書き込み状態での内部波形を示す図である
。 １５．１６．１８・・・・・・インバータ、１７・・・
・・・ＮＯＲ回路、１９・・・・・・ラッチ回路％”Ｆ
ｌ・・・・・・グログ２ム可能な抵抗素子、ＱＮＩ ＋
ＱＮ２ ＊ ＱＮ３・・・・・・Ｎチャンネル型ＭＯ
８トランジスタ、ＱＰＩ ＋ ＱＰ２・・・・・・Ｐチ
ャンネル型ＭＯＳトランジスタ、Ｎｌ、Ｎ２．Ｎ３゜Ｎ
４ ａ ” Ｉｓ ＊ Ｎ ６・、・・・・・節点、Ｃ
１・・・・・・容量。
Claims (2)
- （１）欠陥メモリセルを救済するための冗長構成を有し
たメモリ回路において、前記冗長構成を用いない時に付
勢されず、用いる時に付勢される遅延回路を備えたこと
を特徴とするメモリ回路。 - （２） 前記遅延回路がデコータ制御信号発生回路の一
部をなすことを特徴とする特許訴求の範囲第ｉｌ＋項に
記載のメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58198591A JPS6089899A (ja) | 1983-10-24 | 1983-10-24 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58198591A JPS6089899A (ja) | 1983-10-24 | 1983-10-24 | メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6089899A true JPS6089899A (ja) | 1985-05-20 |
| JPH0250560B2 JPH0250560B2 (ja) | 1990-11-02 |
Family
ID=16393732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58198591A Granted JPS6089899A (ja) | 1983-10-24 | 1983-10-24 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6089899A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62222500A (ja) * | 1986-03-20 | 1987-09-30 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6379298A (ja) * | 1986-09-24 | 1988-04-09 | Hitachi Vlsi Eng Corp | 半導体記憶装置 |
| JPH01241085A (ja) * | 1988-03-22 | 1989-09-26 | Nec Corp | クロック信号入力バッファ回路 |
| US5258958A (en) * | 1989-06-12 | 1993-11-02 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
-
1983
- 1983-10-24 JP JP58198591A patent/JPS6089899A/ja active Granted
Cited By (6)
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|---|---|---|---|---|
| JPS62222500A (ja) * | 1986-03-20 | 1987-09-30 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0526280B2 (ja) * | 1986-03-20 | 1993-04-15 | Fujitsu Ltd | |
| JPS6379298A (ja) * | 1986-09-24 | 1988-04-09 | Hitachi Vlsi Eng Corp | 半導体記憶装置 |
| JPH01241085A (ja) * | 1988-03-22 | 1989-09-26 | Nec Corp | クロック信号入力バッファ回路 |
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| US5321655A (en) * | 1989-06-12 | 1994-06-14 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0250560B2 (ja) | 1990-11-02 |
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