JPH01241085A - クロック信号入力バッファ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明はクロック信号入力バッファ回路に係わり、特に
クロック信号の制御機能の切り換えをプログラム回路の
設定条件を変えることによって容易に行うことができる
クロック信号入力バッファ回路に関する。

［従来の技術］ 近年、各分野におけるメモリの需要は増加の一途にあり
、それに従って市場の要求も多様化していく傾向にある
。メモリを制御するクロック信号を例にとれば、チップ
選択機能と出力端子制御機能を合わせ持つメモリの要求
や、正負両輪環のチップ選択機能を持つメモリの要求な
どが寄せられている。

この様な基本的な内部回路は同じで、クロック信号の機
能のみを変えたいわゆるファミリー製品は、クロック信
号入力バッファ回路内の回路接続を一部変えるだけで実
現できる。

以下、従来例として２入力のクロック信号入力バッファ
回路が、負論理のチップ選択機能（″Ｌ″レベルで選択
状態）と負論理の出力端子制御機能（ｔｗＬｓｔレベル
で出力端子活性状態）を持つ場合と、負論理のチップ選
択機能と正論理のチップ選択機能（”Ｈ”レベルで選択
状態）を持つ場合とを、回路接続で切り換える従来の方
法について第４（ａ）〜（ｃ）図を参照して説明する。

第４　（ａ）　〜（ｃ）図において、Ｉｔ、　　Ｉ２は
クロック信号、Ａ４１．Ａ４３．Ａ４５はインバータ回
路、Ａ４２．Ａ４４はＮＯＲ回路、Ｎ４１゜Ｎ４２は節
点、Ｂ４１．Ｂ４２．Ｂ４３はスイッチ部、ｃｓ’　　
＜オーバーパー）は内部チップ選択信号、ＯＥ”　（オ
ーバーパー）は内部出力端子制御信号である。

まず負論理のチップ選択機能と負論理の出力端子制御機
能を持たせる場合について説明する。この場合、スイッ
チ部Ｂ４１はＢ４２に示される接続とする。節点Ｎ４１
はｖＣＣ電源に接続されるからインバータ回路Ａ４１の
出力は常に′ｊ　Ｌ’ｊｊレベルに保たれ、内部チップ
選択信号ｃｓ’　　（オーバーパー）はクロック信号■
２の同相信号になる。

一方節点Ｎ４２はクロック信号■１と接続されるから内
部出力端子制御信号ＯＥ’　　（オーバーパー）は選択
状態即ち内部チップ選択信号ｃｓ’　　＜オーバーパー
）が”Ｌ”レベルであればクロック信号■１と同相信号
になる。従ってクロック信号■２は負論理のチップ選択
機能を有し、クロック信号■１は負論理の出力端子制御
機能を有する。

次に、負論理のチップ選択機能及び正論理のチップ選択
機能を持たせる場合を説明する。この場合はスイッチ部
Ｂ４１はＢ４２に示される接続とする。クロック信号１
１は節点Ｎ４１と接続されるから、内部チップ選択信号
ｃｓ’　　（オーバーパー）はクロック信号■１が”Ｈ
”レベルでかつクロック信号Ｉ２がｊ？　Ｌ”レベルの
場合のみ選択状態である”Ｌ”レベルになる。従ってク
ロック信号Ｉ２は負論理のチップ選択機能、クロック信
号■１は正論理のチップ選択機能を有することになる。

一方、節点Ｎ４２はＧＮＤ電源に接続されるから、内部
出力端子制御信号ＯＥ’　　（オーバーパー）は内部チ
ップ選択信号ｃｓ’　　（オーバーパー）と同相な信号
になる。従って選択状態では常に活性状態であるｔｔＭ
＊レベルに保たれ、メモリ回路の動作に影響を与えない
よう配慮されている。以上の説明から明らかなように、
従来例は第４（ａ）〜（Ｃ）図のクロック信号入力バッ
ファ回路のスイッチ部Ｂ４１をＢ４２またはＢ４３に示
すよう回路接続を切り換えることにより、クロック信号
の制御機能の異なる２種類のメモリ回路を実現できる。

［発明が解決しようとする問題点コ しかしながら、このようにクロック信号の制御機能を切
り換える場合、従来は、製造工程上上述した回路接続の
切り換えについては、ポリシリ配線やアルミ配線で行わ
れるため、拡散工程内で各々の接続に合わせた２種類の
マスクを作製し製造するという手段をとっていた。

従って、上述した従来例にあっては、２種類のマスクが
必要になり拡散工程に混乱をきたしたり、２種類のメモ
リ回路の生産量を拡散時点から常に管理しなければなら
ないという煩雑さもあった。

また、メモリ回路開発段階での試作評価の上からも２種
類のメモリ回路に対し各々の拡散工期を見積る必要があ
り、開発日数がかかるという欠点もあった。

それで本発明は基本的な内部回路は同じてクロック信号
の制御機能を変えたものを得たい場合に、１種類のマス
クで済み、拡散工程の単純化が図れ、生産量の調整や試
作評価も容易なりロック信号入力バッファ回路を提供す
ることを目的とする。

［問題点を解決するための手段、作用及び効果コ本発明
のクロック信号入力バッファ回路にあっては、内部チッ
プ選択信号を得る第１の出力手段、内部出力端子制御信
号を得る第２の出力手段に対し、クロック信号の制御機
能を切り換える手段として、プログラム回路を用いる。

このプログラム回路は、出力信号をｔｊ　Ｈ１ｊレベル
または１９Ｌｊｌレベルに設定可能な回路で、少なくと
も上記第１の出力手段または第２の出力手段に、１ｊＨ
ｊｊレベルの信号または”［、ＴＩレベルの信号のいず
れかを供給してクロック信号の制御機能を切り換える。

クロック信号の制御機能の切り換えは、従来の場合のよ
うに、大力バッファ回路内のスイッチ部を回路接続の異
なったものに変更するのではなく、上記のようなプログ
ラム回路を用い、その設定条件を変えることによってク
ロック信号の制御機能が互いに異なったものを得ること
ができる。このように本発明によれば、拡散工程内で回
路接続を切り換える手段をとらないから、全ての拡散工
程を各々−貫して１種類のマスクで製造でき、拡散工程
を単純なものにすることができる。また、プログラム回
路の設定を変えるだけで別々のクロック信号の制御機能
を持つメモリ回路に切り換えることができるから、市場
の要求に合わせて生産量を自由に調整できるし、更にメ
モリ回路の開発時点ても、クロック制御の異なる２種類
のメモリ回路について、プログラム回路の設定条件を変
えるだけで即座に評価でき、開発日数を短縮することも
てきるという効果が得られる。

［実施例コ 策１大茄看 次に本発明の第１実施例を第１図のクロック信号入力バ
ッファ回路及び第２図のプログラム回路を参照して説明
する。第１図、第２図において、Ａｌ　ｌ、Ａｌ２．Ａ
１４．Ａ１５はＮＯＲ回路、Ａ１３．Ａ１６．Ａ２１．
Ａ２２はインバータ回路、Ｒはポリシリ抵抗、ＱはＮチ
ャンネルＭＯＳトランジスタ、ＰＧＭはプログラム回路
出力信号である。まず第２図は、プログラム回路の一例
であり、ヒユーズとして機能するポリシリ抵抗Ｒを切断
することにより、プログラム回路出力信号ＰＧＭを”Ｈ
”レベルから”Ｌ”レベルに設定条件を変えることがで
きる。

すなわちプログラム回路は、ＮチャンネルＭＯＳトラン
ジスタＱのドレイン端子をインバータ回路Ａ２１の入力
端子及びポリシリ抵抗Ｒを介して■ＣＣ電源に接続し、
かつインバータ回路Ａ２１の出力端子をＮチャンネルＭ
Ｏ５トランジスタＱのゲート端子及びインバータ回路Ａ
２２の入力端子に接続して構成されており、ポリシリ抵
抗Ｒが未切断の場合はインバータ回路Ａ２２の出力は“
Ｈ１レベル、ポリシリ抵抗Ｒが切断された場合はインバ
ータ回路Ａ２２の出力は”Ｌ”レベルに設定されるよう
になっている。次にこのプログラム回路出力信号ＰＧＭ
の設定条件によりクロ・ンク信号の制御機能を切り換え
ることを可能とした第１図のクロック信号入力バッファ
回路を説明する。

第１図の構成は、第１、第２の外部クロック信号を入力
とし、内部チップ選択信号と内部出力端子制御信号を出
力とするもので、クロック信号１１とプログラム回路の
出力信号ＰＧＭのＮＯＲ論理出力をＮＯＲ回路Ａｌｌで
得ると共に、ＮＯＲ回路Ａ１２及びインバータ回路Ａ１
３を用いて、ＮＯＲ回路Ａｌｌの論理出力をクロック信
号■２とＯＲ論理を取り、その出力を内部チップ選択信
号Ｃｓ’　　＜オーバーパー）とする。

一方、クロック信号■１と上記内部チップ選択信号ｃｓ
’　　＜オーバーパー）のＮＯＲ論理出力をＮＯＲ回路
Ａ１４で得ると共に、ＮＯＲ回路Ａ１５及びインバータ
回路Ａ１６を用いて、ＮＯＲ回路Ａ１４の論理出力をプ
ログラム回路の出力信号ＰＧＭの逆相信号とＮＯＲ論理
を取り、その出力を内部出力端子制御信号ＯＥ′　（オ
ーバーパー）とする。上記構成において、プログラム回
路出力信号ＰＧＭがＩＩ　Ｈ”レベルの場合、ＮＯＲ回
路Ａ１１の出力はクロック信号■１によらず常にｊｔ　
Ｌ”レベルになり、内部チップ選択信号ｃｓ’　　＜オ
ーバーパー）はクロック信号Ｉ２の同相信号になる。

一方、ＮＯＲ回路Ａ１５の片方の入力であるインバータ
回路Ａ１６の出力は常に”Ｌ”レベルになるから内部出
力端子制御信号ＯＥ′　（オーバーパー）は、選択状態
即ち内部チップ選択信号Ｃ８゛　（オーバーパー）が“
′Ｌ”レベルであればクロック信号１１の同相信号にな
る。従って、クロック信号Ｉ２は負論理のチップ選択機
能を有し、クロック信号■１は負論理の出力端子制御機
能を有する。

プログラム回路出力信号ＰＧＭが”Ｌ”レベルの場合、
ＮＯＲ回路Ａｌｌの出力は、クロック信号Ｉ、の逆相信
号が伝えられるから内部チップ選択信号Ｃ５’　　（オ
ーバーパー）はクロック信号１１がパＨ”レベルでかつ
クロック信号Ｉ２がＩＩ　Ｌ”レベルの場合のみ選択状
態である”Ｌ”レベルになる。

従ってクロック信号Ｉ２は負論理のチップ選択機能、ク
ロック信号１１は正論理のチップ選択機能を持つことに
なる。

一方インバータ回路Ａ１６の出力は”Ｈ”レベルである
から、内部出力端子制御信号ＯＥ”　（オーバーパー）
も出力端子が活性状態であるｊｌｌｊ＃レベルに保たれ
、メモリ回路動作に影響を与えないように設定される。

上述の如く、クロック信号Ｉ２は負論理のチップ選択機
能を有し、クロック信号Ｉ＋はプログラム回路の出力信
号ＰＧＭの設定条件で機能が切り換わり、ＩＩＨＩＩレ
ベルの場合は負論理の出力端子制御機能、ＩＩ　Ｌ”レ
ベルの場合は正論理のチップ選択機能を持つことになる
。

以上の説明から本発明はプログラム回路出力信号ＰＧＭ
の設定条件により自動的に回路接続が切り換わり、クロ
ック信号の制御機能を変えることができることは明かで
ある。

剃λ叉崖腐 次に本発明の第２実施例を説明する。本発明は、本発明
の主旨を満たす種々のクロック信号入力バッフ７回路に
適用でき、第２実施例は一例として負論理のチップ選択
機能と負論理の出力端子制御機能を持つ場合と、負論理
のチップ選択機能のみを持つ場合をプログラム回路の設
定条件により切り換える例を第３図を参照して説明する
。

第３図において、Ａ３１．Ａ３２．Ａ３５はインバータ
回路、Ａ３３．Ａ３４はＮＯＲ回路である。第３図は本
発明の第１実施例である第１図と比較して、内部チップ
選択信号ｃｓ’　　＜オーバーパー）をクロック信号Ｉ
２のインバータ回路Ａ３１゜Ａ３２を介した信号とした
構成であり、内部出力端子制御信号ＯＥ′　（オーバー
パー）関して同じ構成である。

従って、クロック信号Ｉ２常に負論理のチップ選択機能
を有し、クロック信号■１は第１実施例で説明したよう
にプログラム回路出力信号ＰＧＭが”′Ｈ１レベルの場
合は、出力端子制御機能を有し、プログラム回路出力信
号ＰＧＭが”Ｌ”レベルの場合は、内部出力端子制御信
号ＯＥ’　　（オーバーパー）はクロック信号１１の制
御を受けず常に活性状態である”Ｌ”レベルを保つのは
明かである。

上記各実施例は、いずれも簡単な回路構成により、クロ
ック信号の制御機能を変えることができ、実際に製造す
る上で既述したように１種類のマスクで製造できるなど
の効果を得られるから、実使用の有益性は極めて高い。

なお、本発明は上記の各特定の実施例について説明した
が、これらの実施例に限定されるものではなく、基本的
な内部回路が同じてクロック信号の制御機能を変えたい
場合に広く適用可能である。

【図面の簡単な説明】

第１図は本発明の第１実施例を示すクロック信号入力バ
ッファ回路のブロック図、第２図はプロ（ａ）〜（ｃ）
Ｊｇｆは従来のクロック信号入力バッファ回路の構成の
説明に供する図である。 Ａｌ　ｌ、Ａｌ２．Ａ１４．Ａ１５．Ａ３３゜Ａ３４・
　・・・ＮＯＲ回路、 Ａ１３．　　Ａ１６．　　Ａ２１．　　Ａ２２．　　Ａ
３１．　　Ａ３２、Ａ３５・・・インバータ回路、 Ｒ・・・・・ポリシリ抵抗、 Ｑ・・・・・ＮチャンネルＭＯ３トランジスタ、ＩＩ＋
　　１２・・・クロック信号、 ｃｓ’　　＜オーバーパー）・・内部チップ選択信号、
ＯＥ′　（オーバーパー）・・・内部出力端子制御信号
、 ＰＧＭ・・・・・プログラム回路出力信号。 特許出願人　　日本電気株式会社 代理人　弁理士　　桑　井　清　− 第１図 痢３図 第４図 第４図 （ｂ） （Ｃ）

Claims (4)

【特許請求の範囲】
1. （１）外部クロック信号を入力とし、内部チップ選択信
   号と内部出力端子制御信号を出力とするクロック信号入
   力バッファ回路において、 内部チップ選択信号を得る第１の出力手段と、内部出力
   端子制御信号を得る第２の出力手段と、出力信号を”Ｈ
   ”レベルまたは”Ｌ”レベルに設定可能な回路であって
   、少なくとも上記第１の出力手段または第２の出力手段
   に”Ｈ”レベルの信号または”Ｌ”レベルの信号のいず
   れかを供給することにより、供給した信号のレベルに応
   じて上記外部クロック信号の制御機能を変更せしめるプ
   ログラム回路とを特徴とするクロック信号入力バッファ
   回路。
2. （２）前記プログラム回路は、ＮチャンネルＭＯＳトラ
   ンジスタのドレイン端子を第１のインバータの入力端子
   及びポリシリ抵抗を介してＶＣＣ電源に接続し、かつ上
   記第１のインバータの出力端子を上記ＮチャンネルＭＯ
   Ｓトランジスタのゲート端子及び第２のインバータの入
   力端子に接続して成る構成を有し、上記ポリシリ抵抗が
   未切断の場合は上記第２のインバータの出力が”Ｈ”レ
   ベルに、上記ポリシリ抵抗が切断された場合は上記第２
   のインバータの出力が”Ｌ”レベルに設定されることを
   特徴とする特許請求の範囲第１項記載のクロック信号入
   力バッファ回路。
3. （３）前記第１の出力手段は、プログラム回路の出力信
   号と第１の外部クロック信号のＮＯＲ論理を取る手段と
   、このＮＯＲ論理出力と第２の外部クロック信号のＯＲ
   論理を取ってその出力を内部チップ選択信号とする手段
   とを有し、前記第２の出力手段は、この内部チップ選択
   信号と上記第１の外部クロック信号のＮＯＲ論理を取る
   手段と、このＮＯＲ論理出力とプログラム回路の出力信
   号の逆送信号のＮＯＲ論理を取ってその出力を内部出力
   端子制御信号とする手段とを有することを特徴とする特
   許請求の範囲第１項または第２項記載のクロック信号入
   力バッファ回路。
4. （４）前記第１の出力手段は、第２の外部クロック信号
   を２つのインバータを介して得た信号を内部チップ選択
   信号とする手段から成り、前記第２の出力手段は、この
   内部チップ選択信号と第１の外部クロック信号のＮＯＲ
   論理を取る手段と、このＮＯＲ論理出力とプログラム回
   路の出力信号の逆送信号のＮＯＲ論理を取ってその出力
   を内部出力端子制御信号とする手段とを有することを特
   徴とする特許請求の範囲第１項または第２項記載のクロ
   ック信号入力バッファ回路。