JP2754637B2 - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- transistors
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体集積回路の出力バッファ回路に関
し、特に、インピーダンス整合が必要な信号系を駆動す
るのに好適の出力バッファ回路に関する。
し、特に、インピーダンス整合が必要な信号系を駆動す
るのに好適の出力バッファ回路に関する。
［従来の技術］ 従来、この種の出力バッファ回路として第２図に示す
回路がある。ＰチャネルMOSトランジスタ２のソースは
正電源端子10に接続され、そのゲートは内部回路からの
信号が与えられる入力節点１に接続されている。Ｎチャ
ネルMOSトランジスタ３のソースは負電源端子21に接続
され、そのゲートはトランジスタ２のゲートと共に、入
力節点１に接続されている。また、トランジスタ2,3の
ドレインは出力端子４に共通接続されている。
回路がある。ＰチャネルMOSトランジスタ２のソースは
正電源端子10に接続され、そのゲートは内部回路からの
信号が与えられる入力節点１に接続されている。Ｎチャ
ネルMOSトランジスタ３のソースは負電源端子21に接続
され、そのゲートはトランジスタ２のゲートと共に、入
力節点１に接続されている。また、トランジスタ2,3の
ドレインは出力端子４に共通接続されている。
このように構成された出力バッファ回路においては、
入力節点１を介してトランジスタ2,3のゲートに入力さ
れる内部回路からの信号により、トランジスタ２又はト
ランジスタ３が選択的に導通状態となり、出力端子４に
はトランジスタ２が導通した場合には“High"レベル
が、またトランジスタ３が導通した場合には“Low"レベ
ルが出力される。この場合に、導通するトランジスタの
オン抵抗は夫々駆動すべき信号系のインピーダンスと一
致するように設計されている。
入力節点１を介してトランジスタ2,3のゲートに入力さ
れる内部回路からの信号により、トランジスタ２又はト
ランジスタ３が選択的に導通状態となり、出力端子４に
はトランジスタ２が導通した場合には“High"レベル
が、またトランジスタ３が導通した場合には“Low"レベ
ルが出力される。この場合に、導通するトランジスタの
オン抵抗は夫々駆動すべき信号系のインピーダンスと一
致するように設計されている。
［発明が解決しようとする課題］ 前述した従来の出力バッファ回路は、インピーダンス
整合をとるためにトランジスタ２及びトランジスタ３の
オン抵抗を使用している。しかしながら、トランジスタ
のオン抵抗は製造のバラツキによる変動が大きく、ロッ
トによっては使用できないものが発生するという問題点
がある。また、異なるインピーダンス系の伝送路に使用
する場合には、新たにオン抵抗を設計し直し、その設計
値に基いて新たに出力バッファ回路を製造し直す必要が
あるという欠点がある。
整合をとるためにトランジスタ２及びトランジスタ３の
オン抵抗を使用している。しかしながら、トランジスタ
のオン抵抗は製造のバラツキによる変動が大きく、ロッ
トによっては使用できないものが発生するという問題点
がある。また、異なるインピーダンス系の伝送路に使用
する場合には、新たにオン抵抗を設計し直し、その設計
値に基いて新たに出力バッファ回路を製造し直す必要が
あるという欠点がある。
本発明はかかる問題点に鑑みてなされたものであっ
て、製造のバラツキによるインピーダンスの不整合を製
造後に修正するとができ、また、異なるインピーダンス
系の伝送路に対してもインピーダンス整合をとることが
できる出力バッファ回路を提供することを目的とする。
て、製造のバラツキによるインピーダンスの不整合を製
造後に修正するとができ、また、異なるインピーダンス
系の伝送路に対してもインピーダンス整合をとることが
できる出力バッファ回路を提供することを目的とする。
［課題を解決するための手段］ 本発明に係る出力バッファ回路は、そのゲートが入力
側に共通接続されドレインが出力側に共通接続された第
１極性の第１のMOSトランジスタ及び第２極性の第２のM
OSトランジスタと、そのソースが正電源端子に共通接続
されそのドレインが前記第１のMOSトランジスタのソー
スに共通接続された複数個の第１極性の第３のMOSトラ
ンジスタと、そのソースが負電源端子に共通接続されそ
のドレインが前記第２のMOSトランジスタのソースに共
通接続された複数個の第２極性の第４のMOSトランジス
タと、前記第３及び第４のMOSトランジスタのゲートを
制御して夫々選択的にオンにする制御手段とを有するこ
とを特徴とする。
側に共通接続されドレインが出力側に共通接続された第
１極性の第１のMOSトランジスタ及び第２極性の第２のM
OSトランジスタと、そのソースが正電源端子に共通接続
されそのドレインが前記第１のMOSトランジスタのソー
スに共通接続された複数個の第１極性の第３のMOSトラ
ンジスタと、そのソースが負電源端子に共通接続されそ
のドレインが前記第２のMOSトランジスタのソースに共
通接続された複数個の第２極性の第４のMOSトランジス
タと、前記第３及び第４のMOSトランジスタのゲートを
制御して夫々選択的にオンにする制御手段とを有するこ
とを特徴とする。
［作用］ 本発明においては、先ず、制御手段により第３のMOS
トランジスタのゲートを制御して１又は２以上のものを
選択的にオンにし、また、第４のMOSトランジスタも選
択的にオンにする。そうすると、出力バッファ回路への
入力信号により、第１のMOSトランジスタ及び第２のMOS
トランジスタのうち第１のMOSトランジスタが択一的に
オンにされた場合は、出力端子と正電源端子との間に第
１のMOSトランジスタと、前述の選択的にオンにされて
いる第３のMOSトランジスタとが直列的に接続されたこ
とになる。従って、出力端子と正電源端子との間のイン
ピーダンスは、第１のMOSトランジスタと選択的にオン
にされた第３のMOSトランジスタとのオン抵抗の和とな
る。このため、出力インピーダインスは複数個の第３の
MOSトランジスタのうち、そのゲートの導通制御により
オンにするものを適宜選択することによって調整するこ
とができる。また、第２のMOSトランジスタがオンにな
った場合も、出力端子と負電源端子との間のインピーダ
ンスは第２のMOSトランジスタと、選択的にオンにされ
ている第４のMOSトランジスタとのオン抵抗により決ま
り、第４のMOSトランジスタのうちオンにするものを適
宜選択することにより前記インピーダンスを調整するこ
とができる。
トランジスタのゲートを制御して１又は２以上のものを
選択的にオンにし、また、第４のMOSトランジスタも選
択的にオンにする。そうすると、出力バッファ回路への
入力信号により、第１のMOSトランジスタ及び第２のMOS
トランジスタのうち第１のMOSトランジスタが択一的に
オンにされた場合は、出力端子と正電源端子との間に第
１のMOSトランジスタと、前述の選択的にオンにされて
いる第３のMOSトランジスタとが直列的に接続されたこ
とになる。従って、出力端子と正電源端子との間のイン
ピーダンスは、第１のMOSトランジスタと選択的にオン
にされた第３のMOSトランジスタとのオン抵抗の和とな
る。このため、出力インピーダインスは複数個の第３の
MOSトランジスタのうち、そのゲートの導通制御により
オンにするものを適宜選択することによって調整するこ
とができる。また、第２のMOSトランジスタがオンにな
った場合も、出力端子と負電源端子との間のインピーダ
ンスは第２のMOSトランジスタと、選択的にオンにされ
ている第４のMOSトランジスタとのオン抵抗により決ま
り、第４のMOSトランジスタのうちオンにするものを適
宜選択することにより前記インピーダンスを調整するこ
とができる。
［実施例］ 次に、本発明の実施例について添付の図面を参照して
説明する。
説明する。
第１図は本発明の実施例に係る出力バッファ回路を示
す回路図である。ＰチャネルMOSトランジスタ２及びＮ
チャネルMOSトランジスタ３のドレインは出力端子４に
共通接続され、ゲートは入力節点１に共通接続されてい
る。ＰチャネルMOSトランジスタ5,6,7,8,9はそのソース
及びドレインを夫々共通にして並列接続されており、そ
のソースは正電源端子10に、また、そのドレインはトラ
ンジスタ２のソースに接続されている。そして、トラン
ジスタ5,6,7,8,9のゲートは夫々制御端子11,12,13,14,1
5に接続され、トランジスタ5,6,7,8,9は対応する制御端
子11,12,13,14,15に入力される信号により選択的に導通
状態となる。なお、各トランジスタ５乃至９のオン抵抗
は相互に異なるように設計されている。
す回路図である。ＰチャネルMOSトランジスタ２及びＮ
チャネルMOSトランジスタ３のドレインは出力端子４に
共通接続され、ゲートは入力節点１に共通接続されてい
る。ＰチャネルMOSトランジスタ5,6,7,8,9はそのソース
及びドレインを夫々共通にして並列接続されており、そ
のソースは正電源端子10に、また、そのドレインはトラ
ンジスタ２のソースに接続されている。そして、トラン
ジスタ5,6,7,8,9のゲートは夫々制御端子11,12,13,14,1
5に接続され、トランジスタ5,6,7,8,9は対応する制御端
子11,12,13,14,15に入力される信号により選択的に導通
状態となる。なお、各トランジスタ５乃至９のオン抵抗
は相互に異なるように設計されている。
一方、ＮチャネルMOSトランジスタ16,17,18,19,20は
そのソース及びドレインを夫々共通にして並列接続され
ており、そのソースは負電源端子21に、また、そのドレ
インはトランジスタ３のソースに接続されている。そし
て、トランジスタ16,17,18,19,20のゲートは夫々制御端
子22,23,24,25,26に接続されており、トランジスタ16,1
7,18,19,20は対応する制御端子22,23,24,25,26に入力さ
れる制御信号により選択的に導通状態となる。このトラ
ンジスタ16乃至20もそのオン抵抗が相互に異なるように
設計されている。
そのソース及びドレインを夫々共通にして並列接続され
ており、そのソースは負電源端子21に、また、そのドレ
インはトランジスタ３のソースに接続されている。そし
て、トランジスタ16,17,18,19,20のゲートは夫々制御端
子22,23,24,25,26に接続されており、トランジスタ16,1
7,18,19,20は対応する制御端子22,23,24,25,26に入力さ
れる制御信号により選択的に導通状態となる。このトラ
ンジスタ16乃至20もそのオン抵抗が相互に異なるように
設計されている。
次に、このように構成された本実施例回路の動作につ
いて設計する。
いて設計する。
制御端子11,12,13,14,15に入力する制御信号により、
並列接続されたトランジスタ5,6,7,8,9の中から１以上
のトランジスタを選択的にオンさせる。同様に制御端子
22,23,24,25,26に入力する制御信号により、並列接続さ
れたトランジスタ16,17,18,19,20の中から１以上のトラ
ンジスタを選択的にオンさせる。これにより、正電源端
子10とトランジスタ２との間には制御信号によりオンに
なったトランジスタ（例えば、トランジスタ６）が介挿
され、負電源端子21とトランジスタとの間には制御信号
によりオンになったトランジスタ（例えば、トランジス
タ17）が介挿される。
並列接続されたトランジスタ5,6,7,8,9の中から１以上
のトランジスタを選択的にオンさせる。同様に制御端子
22,23,24,25,26に入力する制御信号により、並列接続さ
れたトランジスタ16,17,18,19,20の中から１以上のトラ
ンジスタを選択的にオンさせる。これにより、正電源端
子10とトランジスタ２との間には制御信号によりオンに
なったトランジスタ（例えば、トランジスタ６）が介挿
され、負電源端子21とトランジスタとの間には制御信号
によりオンになったトランジスタ（例えば、トランジス
タ17）が介挿される。
次に、入力節点１に内部回路からの信号が入力される
と、その信号のレベルにより、トランジスタ２又はトラ
ンジスタ３が択一的にオンする。即ち入力節点１に“Lo
w"レベルの信号が入力された場合には、トランジスタ２
がオンとなり、トランジスタ３はオフとなる。このと
き、出力端子４には“High"レベルが出力されるが、そ
の出力インピーダンスはトランジスタ２のオン抵抗に、
このトランジスタ２と直列接続されたトランジスタ６の
オン抵抗を加えたものとなる。従って、並列接続された
トランジスタ5,6,7,8,9の中からオンさせるものを適宜
選択することにより、出力インピーダンスを変えること
ができる。また、入力節点１に“High"レベルの信号が
入力された場合には、トランジスタ３がオンとなり、ト
ランジスタ２はオフとなる。このとき、出力端子４には
“Low"レベルが出力されるが、この出力インピーダンス
は、トランジスタ16,17,18,19,20の中から所定のオン抵
抗を有するものを選択的にオンさせることにより変える
ことができる。
と、その信号のレベルにより、トランジスタ２又はトラ
ンジスタ３が択一的にオンする。即ち入力節点１に“Lo
w"レベルの信号が入力された場合には、トランジスタ２
がオンとなり、トランジスタ３はオフとなる。このと
き、出力端子４には“High"レベルが出力されるが、そ
の出力インピーダンスはトランジスタ２のオン抵抗に、
このトランジスタ２と直列接続されたトランジスタ６の
オン抵抗を加えたものとなる。従って、並列接続された
トランジスタ5,6,7,8,9の中からオンさせるものを適宜
選択することにより、出力インピーダンスを変えること
ができる。また、入力節点１に“High"レベルの信号が
入力された場合には、トランジスタ３がオンとなり、ト
ランジスタ２はオフとなる。このとき、出力端子４には
“Low"レベルが出力されるが、この出力インピーダンス
は、トランジスタ16,17,18,19,20の中から所定のオン抵
抗を有するものを選択的にオンさせることにより変える
ことができる。
このように、出力インピーダンスを製造後に修正する
ことが可能となるため、製造の結果、MOSトランジスタ
のオン抵抗が変動したことにより、出力インピーダンス
が設計値と異なった場合でも、並列接続されたトランジ
スタ群を選ぶことによって、所望の出力インピーダンス
を得ることができる。
ことが可能となるため、製造の結果、MOSトランジスタ
のオン抵抗が変動したことにより、出力インピーダンス
が設計値と異なった場合でも、並列接続されたトランジ
スタ群を選ぶことによって、所望の出力インピーダンス
を得ることができる。
以下に、MOSトランジスタのオン抵抗が変動した場合
の出力インピーダンスの修正方法について具体例を用い
て説明する。出力インピーダンスを50Ωにする場合、オ
ン抵抗のプロセスバラツキを−50％〜＋100％とする
と、ＰチャネルMOSトランジスタ２及びＰチャネルMOSト
ランジスタ5,6,7,8,9のオン抵抗の設計中心値を夫々10
Ω,90Ω,57Ω,40Ω,23Ω,15Ωに設定し、ＮチャネルMOS
トランジスタ３及びＮチャネルMOSトランジスタ16,17,1
8,19,20のオン抵抗の設定中心値を夫々10Ω,90Ω,57Ω,
40Ω,23Ω,15Ωに設定しておく。
の出力インピーダンスの修正方法について具体例を用い
て説明する。出力インピーダンスを50Ωにする場合、オ
ン抵抗のプロセスバラツキを−50％〜＋100％とする
と、ＰチャネルMOSトランジスタ２及びＰチャネルMOSト
ランジスタ5,6,7,8,9のオン抵抗の設計中心値を夫々10
Ω,90Ω,57Ω,40Ω,23Ω,15Ωに設定し、ＮチャネルMOS
トランジスタ３及びＮチャネルMOSトランジスタ16,17,1
8,19,20のオン抵抗の設定中心値を夫々10Ω,90Ω,57Ω,
40Ω,23Ω,15Ωに設定しておく。
そして、製造の結果、ＰチャネルMOSトランジスタの
オン抵抗値が設計中心値から変動がなかったとすれば、
トランジスタ２のオン抵抗値は10Ωであるから、制御端
子11,12,13,14,15によりトランジスタ5,6,7,8,9の中か
ら、オン抵抗値40Ωを有するトランジスタ７のみをオン
させ、他をオフさせれば、出力端子４と正電源端子10と
の間の出力インピーダンスは、トランジスタ２とトラン
ジスタ７のオン抵抗を直列に接続したオン抵抗値50Ωが
得られる。また、製造の結果、ＰチャネルMOSトランジ
スタのオン抵抗値が設計中心値から−50％の変動を生じ
たとすれば、トランジスタ２のオン抵抗値は５Ωとなる
から、トランジスタ5,6,7,8,9の中から、変動の結果45
Ωとなるトランジスタ５のみをオンさせ、他をオフさせ
ればよい。製造の結果、ＰチャネルMOSトランジスタの
オン抵抗値が設計中心値から＋100％の変動を生じたと
すれば、トランジスタ２のオン抵抗値は20Ωとなるか
ら、トランジスタ5,6,7,8,9の中から、変動の結果30Ω
となるトランジスタ９のみをオンさせ、他をオフさせれ
ばよい。また、中間的な変動が生じた場合には、トラン
ジスタ６若しくは８又はトランジスタ5,6,7,8,9の中か
ら適宜選択された複数のトランジスタをオンさせ、その
オン抵抗を組合わせることにより、設定しようとするオ
ン抵抗値に近づければよい。
オン抵抗値が設計中心値から変動がなかったとすれば、
トランジスタ２のオン抵抗値は10Ωであるから、制御端
子11,12,13,14,15によりトランジスタ5,6,7,8,9の中か
ら、オン抵抗値40Ωを有するトランジスタ７のみをオン
させ、他をオフさせれば、出力端子４と正電源端子10と
の間の出力インピーダンスは、トランジスタ２とトラン
ジスタ７のオン抵抗を直列に接続したオン抵抗値50Ωが
得られる。また、製造の結果、ＰチャネルMOSトランジ
スタのオン抵抗値が設計中心値から−50％の変動を生じ
たとすれば、トランジスタ２のオン抵抗値は５Ωとなる
から、トランジスタ5,6,7,8,9の中から、変動の結果45
Ωとなるトランジスタ５のみをオンさせ、他をオフさせ
ればよい。製造の結果、ＰチャネルMOSトランジスタの
オン抵抗値が設計中心値から＋100％の変動を生じたと
すれば、トランジスタ２のオン抵抗値は20Ωとなるか
ら、トランジスタ5,6,7,8,9の中から、変動の結果30Ω
となるトランジスタ９のみをオンさせ、他をオフさせれ
ばよい。また、中間的な変動が生じた場合には、トラン
ジスタ６若しくは８又はトランジスタ5,6,7,8,9の中か
ら適宜選択された複数のトランジスタをオンさせ、その
オン抵抗を組合わせることにより、設定しようとするオ
ン抵抗値に近づければよい。
ＮチャネルMOSトランジスタのオン抵抗が変動した場
合も、前述したＰチャネルMOSトランジスタの場合と同
様の操作により出力端子４と電源端子21との間の出力イ
ンピーダンスを修正することができる。
合も、前述したＰチャネルMOSトランジスタの場合と同
様の操作により出力端子４と電源端子21との間の出力イ
ンピーダンスを修正することができる。
上記実施例において、制御端子11,12,13,14,15,22,2
3,24,25,26は外部端子としたため、前述した一連の出力
インピーダンスの修正は外部から行うことができる。
3,24,25,26は外部端子としたため、前述した一連の出力
インピーダンスの修正は外部から行うことができる。
しかし、出力端子11乃至15及び22乃至26は必ずしも外
部端子である必要はなく、プロセスの配線工程等の修正
により制御端子を負電源端子又は正電源端子等に接続で
きるようにしておけば、再製造するとしてもTAT（Turn
Around Time）を極めて短縮することができる。
部端子である必要はなく、プロセスの配線工程等の修正
により制御端子を負電源端子又は正電源端子等に接続で
きるようにしておけば、再製造するとしてもTAT（Turn
Around Time）を極めて短縮することができる。
［発明の効果］ 以上説明したように、本発明は従来の出力バッファ回
路を構成する第１及び第２のMOSトランジスタのソース
と、夫々正及び負の電源端子との間に夫々相互間が電源
端子との間に並列に接続された複数個のMOSトランジス
タを接続し、その複数個のMOSトランジスタを外部から
導通制御可能に構成したため、製造のバラツキによる出
力バッファ回路の出力インピーダンスの変動を製造後に
修正することが可能となり、更に、異なるインピーダン
ス系の伝送路に対しても、出力インピーダンスを調整す
ることにより使用可能にすることができるという効果を
奏する。
路を構成する第１及び第２のMOSトランジスタのソース
と、夫々正及び負の電源端子との間に夫々相互間が電源
端子との間に並列に接続された複数個のMOSトランジス
タを接続し、その複数個のMOSトランジスタを外部から
導通制御可能に構成したため、製造のバラツキによる出
力バッファ回路の出力インピーダンスの変動を製造後に
修正することが可能となり、更に、異なるインピーダン
ス系の伝送路に対しても、出力インピーダンスを調整す
ることにより使用可能にすることができるという効果を
奏する。
第１図は本発明の実施例に係る出力バッファ回路を示す
回路図、第２図は従来の出力バッファ回路を示す回路図
である。 1;入力節点、2,5,6,7,8,9;PチャネルMOSトランジスタ、
3,16,17,18,19,20;NチャネルMOSトランジスタ、4;出力
端子、10;正電源端子、11,12,13,14,15,22,23,24,25,2
6;制御端子、21;負電源端子
回路図、第２図は従来の出力バッファ回路を示す回路図
である。 1;入力節点、2,5,6,7,8,9;PチャネルMOSトランジスタ、
3,16,17,18,19,20;NチャネルMOSトランジスタ、4;出力
端子、10;正電源端子、11,12,13,14,15,22,23,24,25,2
6;制御端子、21;負電源端子
Claims (1)
- 【請求項１】そのゲートが入力側に共通接続されドレイ
ンが出力側に共通接続された第１極性の第１のMOSトラ
ンジスタ及び第２極性の第２のMOSトランジスタと、そ
のソースが正電源端子に共通接続されそのドレインが前
記第１のMOSトランジスタのソースに共通接続された複
数個の第１極性の第３のMOSトランジスタと、そのソー
スが負電源端子に共通接続されそのドレインが前記第２
のMOSトランジスタのソースに共通接続された複数個の
第２極性の第４のMOSトランジスタと、前記第３及び第
４のMOSトランジスタのゲートを制御して夫々選択的に
オンにする制御手段とを有することを特徴とする出力バ
ッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63326677A JP2754637B2 (ja) | 1988-12-23 | 1988-12-23 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63326677A JP2754637B2 (ja) | 1988-12-23 | 1988-12-23 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02170572A JPH02170572A (ja) | 1990-07-02 |
| JP2754637B2 true JP2754637B2 (ja) | 1998-05-20 |
Family
ID=18190425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63326677A Expired - Lifetime JP2754637B2 (ja) | 1988-12-23 | 1988-12-23 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2754637B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7285976B2 (en) | 2005-01-31 | 2007-10-23 | Freescale Semiconductor, Inc. | Integrated circuit with programmable-impedance output buffer and method therefor |
-
1988
- 1988-12-23 JP JP63326677A patent/JP2754637B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02170572A (ja) | 1990-07-02 |
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