JP2000101390A - トリミング回路 - Google Patents
トリミング回路Info
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- JP2000101390A JP2000101390A JP10265364A JP26536498A JP2000101390A JP 2000101390 A JP2000101390 A JP 2000101390A JP 10265364 A JP10265364 A JP 10265364A JP 26536498 A JP26536498 A JP 26536498A JP 2000101390 A JP2000101390 A JP 2000101390A
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- Japan
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- trimming
- circuit
- impedance
- switch
- resistance
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H5/00—One-port networks comprising only passive electrical elements as network components
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/24—Frequency-independent attenuators
- H03H11/245—Frequency-independent attenuators using field-effect transistor
Landscapes
- Networks Using Active Elements (AREA)
- Semiconductor Integrated Circuits (AREA)
- Filters And Equalizers (AREA)
Abstract
(57)【要約】
【課題】 経路ごとに正確なインピーダンス比を設定す
ることができ、フィルタ回路に適用した場合にはピーク
変動を招かずに正確なトリミングを行うことが可能なト
リミング回路を提供する。 【解決手段】 複数の分岐経路を有し、各分岐経路には
少なくともスイッチ素子（ＳＷ）およびインピーダンス
素子（Ｃ）の直列回路でなるトリミング部を備え、各分
岐経路のトリミング部におけるスイッチのオン抵抗とイ
ンピーダンス素子の合成インピーダンスが所定の関係に
なるように設定される。これにより、フィルタ等に応用
した場合ピークレベルの変動を招くことなく正確なトリ
ミングが可能となる。
ることができ、フィルタ回路に適用した場合にはピーク
変動を招かずに正確なトリミングを行うことが可能なト
リミング回路を提供する。 【解決手段】 複数の分岐経路を有し、各分岐経路には
少なくともスイッチ素子（ＳＷ）およびインピーダンス
素子（Ｃ）の直列回路でなるトリミング部を備え、各分
岐経路のトリミング部におけるスイッチのオン抵抗とイ
ンピーダンス素子の合成インピーダンスが所定の関係に
なるように設定される。これにより、フィルタ等に応用
した場合ピークレベルの変動を招くことなく正確なトリ
ミングが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、トリミング回路に
関するもので、特に、アクティブフィルタ等の周波数調
整用に用いられるものである。
関するもので、特に、アクティブフィルタ等の周波数調
整用に用いられるものである。
【０００２】
【従来の技術】アクティブフィルタは、能動素子を主要
素として全体としてフィルタ作用を行う回路であって、
通常演算増幅器、抵抗（Ｒ）、容量（Ｃ）により構成さ
れ、その周波数特性はＲＣ素子の値により決定される。
素として全体としてフィルタ作用を行う回路であって、
通常演算増幅器、抵抗（Ｒ）、容量（Ｃ）により構成さ
れ、その周波数特性はＲＣ素子の値により決定される。
【０００３】しかしながら、半導体製造工程上のばらつ
きからこれら抵抗および容量を構成する層の幅、膜厚、
不純物濃度がばらつき、ＲおよびＣの値にばらつきを生
じやすい。
きからこれら抵抗および容量を構成する層の幅、膜厚、
不純物濃度がばらつき、ＲおよびＣの値にばらつきを生
じやすい。
【０００４】このため、素子の値のばらつきが生ずるこ
とを前提として、回路としての周波数特性のずれを調整
する目的で、ＲまたはＣをトリミングすることが行われ
ている。このトリミングは従来、スイッチを用いて調整
用の経路を切り換え、素子の値を微調整するようにして
いる。
とを前提として、回路としての周波数特性のずれを調整
する目的で、ＲまたはＣをトリミングすることが行われ
ている。このトリミングは従来、スイッチを用いて調整
用の経路を切り換え、素子の値を微調整するようにして
いる。
【０００５】図７は従来のアクティブフィルタの例を示
す回路図であって、２次多重帰還ローパスフィルタの一
例を示すものである。
す回路図であって、２次多重帰還ローパスフィルタの一
例を示すものである。
【０００６】入力端子ＩＮと演算増幅器ＯＰの反転入力
端子間には抵抗Ｒ１およびＲ２の直列回路が接続され、
この抵抗Ｒ１およびＲ２の接続中点と接地間には容量Ｃ
１が接続されている。また、出力端子ＯＵＴと反転入力
端子間には容量Ｃ２が、出力端子ＯＵＴと抵抗Ｒ１およ
びＲ２の接続中点間には抵抗Ｒ３がそれぞれ接続されて
いる。
端子間には抵抗Ｒ１およびＲ２の直列回路が接続され、
この抵抗Ｒ１およびＲ２の接続中点と接地間には容量Ｃ
１が接続されている。また、出力端子ＯＵＴと反転入力
端子間には容量Ｃ２が、出力端子ＯＵＴと抵抗Ｒ１およ
びＲ２の接続中点間には抵抗Ｒ３がそれぞれ接続されて
いる。
【０００７】このようなアクティブフィルタにおける周
波数特性ｆｃは
波数特性ｆｃは
【数１】 で表される。したがって、これらの各抵抗あるいは各容
量の少なくとも１つを調整することにより周波数特性を
調整することができる。
量の少なくとも１つを調整することにより周波数特性を
調整することができる。
【０００８】次に、トリミングを行うための具体的な手
法について説明する。図８は容量、例えば図７における
Ｃ２を調整するためのトリミング回路の回路図である。
この回路では基準抵抗Ｃに対して、１Ｃ、２Ｃ、４Ｃ、
８Ｃの４つの容量をそれぞれスイッチＳＷ１〜ＳＷ４と
直列接続したものを並列に接続したものである。このよ
うな構成において、これらのスイッチＳＷ１〜ＳＷ４の
オン状態を組み合わせることにより１Ｃから１５Ｃまで
の容量を１Ｃ刻みに調整することができる。
法について説明する。図８は容量、例えば図７における
Ｃ２を調整するためのトリミング回路の回路図である。
この回路では基準抵抗Ｃに対して、１Ｃ、２Ｃ、４Ｃ、
８Ｃの４つの容量をそれぞれスイッチＳＷ１〜ＳＷ４と
直列接続したものを並列に接続したものである。このよ
うな構成において、これらのスイッチＳＷ１〜ＳＷ４の
オン状態を組み合わせることにより１Ｃから１５Ｃまで
の容量を１Ｃ刻みに調整することができる。
【０００９】
【発明が解決しようとする課題】しかしながら、このト
リミング回路では、各経路のスイッチに同じサイズのも
のを用いており、各スイッチは同じオン抵抗Ｒを有して
いるため、オン抵抗Ｒと容量Ｃの合計インピーダンスは
各経路で正確な比例関係にはなく、ｊω成分の影響が残
る。
リミング回路では、各経路のスイッチに同じサイズのも
のを用いており、各スイッチは同じオン抵抗Ｒを有して
いるため、オン抵抗Ｒと容量Ｃの合計インピーダンスは
各経路で正確な比例関係にはなく、ｊω成分の影響が残
る。
【００１０】このため、図９に示すように、トリミング
を行うことにより周波数を変動させることはできるが、
カットオフ周波数近傍のピークレベルも変動してしまう
という欠点がある。
を行うことにより周波数を変動させることはできるが、
カットオフ周波数近傍のピークレベルも変動してしまう
という欠点がある。
【００１１】本発明はこのような従来の問題を解決する
ためになされたもので、経路ごとに正確なインピーダン
ス比を設定することができ、フィルタ回路に適用した場
合にはピーク変動を招かずに正確なトリミングを行うこ
とが可能なトリミング回路を提供することを目的とす
る。
ためになされたもので、経路ごとに正確なインピーダン
ス比を設定することができ、フィルタ回路に適用した場
合にはピーク変動を招かずに正確なトリミングを行うこ
とが可能なトリミング回路を提供することを目的とす
る。
【００１２】
【課題を解決するための手段】本発明にかかるトリミン
グ回路によれば、複数の分岐経路を有し、各分岐経路に
は少なくともスイッチ素子およびインピーダンス素子の
直列回路でなるトリミング部を備え、各トリミング部に
おけるスイッチのオン抵抗とインピーダンス素子のイン
ピーダンスが所定の関係、特に積が一定になるように設
定されたことを特徴とする。
グ回路によれば、複数の分岐経路を有し、各分岐経路に
は少なくともスイッチ素子およびインピーダンス素子の
直列回路でなるトリミング部を備え、各トリミング部に
おけるスイッチのオン抵抗とインピーダンス素子のイン
ピーダンスが所定の関係、特に積が一定になるように設
定されたことを特徴とする。
【００１３】トリミング部は、並列接続された同じサイ
ズのｎ（ｎは自然数）個のトランジスタ素子よりなるス
イッチと、並列接続された同じサイズのｎ個の単位容量
素子よりなるインピーダンス素子とを含むと良い。
ズのｎ（ｎは自然数）個のトランジスタ素子よりなるス
イッチと、並列接続された同じサイズのｎ個の単位容量
素子よりなるインピーダンス素子とを含むと良い。
【００１４】このトランジスタ素子および単位容量素子
はスタンダードセルを利用することができる。
はスタンダードセルを利用することができる。
【００１５】また、トリミング部におけるスイッチ素子
のゲート幅とゲート長が基準となるスイッチ素子のｎ倍
の寸法を有するようにすることもできる。
のゲート幅とゲート長が基準となるスイッチ素子のｎ倍
の寸法を有するようにすることもできる。
【００１６】このような構成のトリミング回路を採用す
ることにより、各経路のスイッチのオン抵抗とインピー
ダンス素子の合成インピーダンスを正確な比にすること
ができるため、ピークレベルの変動を招くことなく正確
なトリミングが可能となる。
ることにより、各経路のスイッチのオン抵抗とインピー
ダンス素子の合成インピーダンスを正確な比にすること
ができるため、ピークレベルの変動を招くことなく正確
なトリミングが可能となる。
【００１７】
【発明の実施の形態】本発明の実施の形態を図１〜図６
を参照して説明する。図１は本発明にかかるトリミング
回路の一般的な構成を示す回路図である。この回路は、
２つの端子間に、オン抵抗値Ｒを有するスイッチと容量
値Ｃの容量素子の直列回路、オン抵抗値Ｒ／２のスイッ
チと容量値２Ｃの容量素子の直列回路、以下同様にオン
抵抗値Ｒ／ｎのスイッチと容量値ｎＣの容量素子の直列
回路を分岐経路として有しており、これらの分岐経路は
２つの端子ＡＢ間に並列接続されている。すなわち、各
経路間では抵抗値、容量とも一定の比となっており、ま
た、各経路における抵抗値と容量値の積はＲＣで一定で
ある。
を参照して説明する。図１は本発明にかかるトリミング
回路の一般的な構成を示す回路図である。この回路は、
２つの端子間に、オン抵抗値Ｒを有するスイッチと容量
値Ｃの容量素子の直列回路、オン抵抗値Ｒ／２のスイッ
チと容量値２Ｃの容量素子の直列回路、以下同様にオン
抵抗値Ｒ／ｎのスイッチと容量値ｎＣの容量素子の直列
回路を分岐経路として有しており、これらの分岐経路は
２つの端子ＡＢ間に並列接続されている。すなわち、各
経路間では抵抗値、容量とも一定の比となっており、ま
た、各経路における抵抗値と容量値の積はＲＣで一定で
ある。
【００１８】このような構成における各分岐経路の合成
インピーダンスを計算すると、 Ｚ１＝Ｒ＋１／ｊωＣ＝（ｊωＲＣ＋１）／ｊωＣ Ｚ２＝Ｒ／２＋１／ｊω（２Ｃ）＝（ｊωＲＣ＋１）／
２ｊωＣ Ｚ３＝Ｒ／４＋１／ｊω（４Ｃ）＝（ｊωＲＣ＋１）／
４ｊωＣ Ｚ４＝Ｒ／８＋１／ｊω（８Ｃ）＝（ｊωＲＣ＋１）／
８ｊωＣ となる。このような関係を一般化すれば、ｎ番目の経路
では Ｚｎ＝Ｒ／２（ｎ−１）＋１／ｊω２（ｎ−１）Ｃ ＝（ｊωＲＣ＋１）／２（ｎ−１）ｊωＣ となり、これらの比は Ｚ１：Ｚ２：・・・：Ｚｎ＝１／Ｃ：１／２Ｃ：・・
・：１／２（ｎ−１）Ｃ＝２（ｎ−１）：・・・２：１ となる。
インピーダンスを計算すると、 Ｚ１＝Ｒ＋１／ｊωＣ＝（ｊωＲＣ＋１）／ｊωＣ Ｚ２＝Ｒ／２＋１／ｊω（２Ｃ）＝（ｊωＲＣ＋１）／
２ｊωＣ Ｚ３＝Ｒ／４＋１／ｊω（４Ｃ）＝（ｊωＲＣ＋１）／
４ｊωＣ Ｚ４＝Ｒ／８＋１／ｊω（８Ｃ）＝（ｊωＲＣ＋１）／
８ｊωＣ となる。このような関係を一般化すれば、ｎ番目の経路
では Ｚｎ＝Ｒ／２（ｎ−１）＋１／ｊω２（ｎ−１）Ｃ ＝（ｊωＲＣ＋１）／２（ｎ−１）ｊωＣ となり、これらの比は Ｚ１：Ｚ２：・・・：Ｚｎ＝１／Ｃ：１／２Ｃ：・・
・：１／２（ｎ−１）Ｃ＝２（ｎ−１）：・・・２：１ となる。
【００１９】したがって、合成インピーダンスはｊω成
分を含まない単純な整数比となるため、図２のグラフに
示すように、トリミングによりカットオフ周波数近傍の
ピークレベルの変動を招くことなく周波数を変動させる
ことができる。
分を含まない単純な整数比となるため、図２のグラフに
示すように、トリミングによりカットオフ周波数近傍の
ピークレベルの変動を招くことなく周波数を変動させる
ことができる。
【００２０】図３は図１の構成の具体的な実施の形態を
示す回路図である。
示す回路図である。
【００２１】この実施の形態では、４つの並列な経路を
有しており、第１の経路では制御信号Ｓ１で制御される
オン抵抗Ｒのスイッチと容量Ｃのキャパシタが直列接続
され、第２の経路では制御信号Ｓ２で制御され、それぞ
れオン抵抗Ｒの並列接続された２つのスイッチと、それ
ぞれ容量Ｃの並列接続された２つのキャパシタとが直列
接続され、第３の経路では制御信号Ｓ３で制御され、そ
れぞれオン抵抗Ｒの並列接続された４つのスイッチと、
それぞれ容量Ｃの並列接続された４つのキャパシタとが
直列接続され、第４の経路では制御信号Ｓ４で制御さ
れ、それぞれオン抵抗Ｒの並列接続された８つのスイッ
チと、それぞれ容量Ｃの並列接続された８つのキャパシ
タとが直列接続された構成となっている。
有しており、第１の経路では制御信号Ｓ１で制御される
オン抵抗Ｒのスイッチと容量Ｃのキャパシタが直列接続
され、第２の経路では制御信号Ｓ２で制御され、それぞ
れオン抵抗Ｒの並列接続された２つのスイッチと、それ
ぞれ容量Ｃの並列接続された２つのキャパシタとが直列
接続され、第３の経路では制御信号Ｓ３で制御され、そ
れぞれオン抵抗Ｒの並列接続された４つのスイッチと、
それぞれ容量Ｃの並列接続された４つのキャパシタとが
直列接続され、第４の経路では制御信号Ｓ４で制御さ
れ、それぞれオン抵抗Ｒの並列接続された８つのスイッ
チと、それぞれ容量Ｃの並列接続された８つのキャパシ
タとが直列接続された構成となっている。
【００２２】図４はスイッチＳＷの構成を示す回路図で
ある。端子ＡＢ間にＮチャネルトランジスタＱ１および
ＰチャネルトランジスタＱ２が並列接続されており、Ｎ
チャネルトランジスタＱ１のゲートには制御信号Ｓのイ
ンバータＩＮＶ１およびＩＮＶ２により２回反転された
信号が供給され、ＰチャネルトランジスタＱ２のゲート
には制御信号ＳのインバータＩＮＶ１による反転信号が
供給されている。したがって、制御信号によって、２つ
のトランジスタＱ１Ｑ２は同時に開閉制御される。
ある。端子ＡＢ間にＮチャネルトランジスタＱ１および
ＰチャネルトランジスタＱ２が並列接続されており、Ｎ
チャネルトランジスタＱ１のゲートには制御信号Ｓのイ
ンバータＩＮＶ１およびＩＮＶ２により２回反転された
信号が供給され、ＰチャネルトランジスタＱ２のゲート
には制御信号ＳのインバータＩＮＶ１による反転信号が
供給されている。したがって、制御信号によって、２つ
のトランジスタＱ１Ｑ２は同時に開閉制御される。
【００２３】この実施の形態における抵抗値、容量値は
図１の場合と全く同じであり、図２のようなトリミング
特性を得ることができる。
図１の場合と全く同じであり、図２のようなトリミング
特性を得ることができる。
【００２４】この実施の形態におけるスイッチおよびキ
ャパシタはそれぞれパターン形成を行ってもよいが、予
め標準の単位セルがマトリクス状に配設されたスタンダ
ードセルを配線して得ることができる。このようにする
ことにより、各経路間の正確な整数比を得ることができ
る。
ャパシタはそれぞれパターン形成を行ってもよいが、予
め標準の単位セルがマトリクス状に配設されたスタンダ
ードセルを配線して得ることができる。このようにする
ことにより、各経路間の正確な整数比を得ることができ
る。
【００２５】図５はオン抵抗値の異なるスイッチをサイ
ズを異ならせることにより得た実施の形態を示す回路図
である。ここで用いられたスイッチの詳細を図６に示
す。
ズを異ならせることにより得た実施の形態を示す回路図
である。ここで用いられたスイッチの詳細を図６に示
す。
【００２６】図６の構成は図４の場合と接続関係は同じ
であるが、トランジスタ自体の大きさを特別に設計して
いる。すなわち、ＮチャネルトランジスタＱ１１はゲー
ト長Ｌおよびゲート幅ＷＮを有しており、Ｐチャネルト
ランジスタＱ１２はゲート長Ｌおよびゲート幅ＷＰを有
している。そして、図５に示すように、第１の経路にお
いてはこのＷＰとＷＮとの比ＷＰ／ＷＮは２０／１０で
あり、第２の経路においては４０／２０、第３の経路に
おいては８０／４０、第４の経路においては１６０／８
０となっている。このようにサイズが異なる結果、その
オン抵抗値は図１の場合と同じになり、図２に示すトリ
ミング特性を得ることができる。
であるが、トランジスタ自体の大きさを特別に設計して
いる。すなわち、ＮチャネルトランジスタＱ１１はゲー
ト長Ｌおよびゲート幅ＷＮを有しており、Ｐチャネルト
ランジスタＱ１２はゲート長Ｌおよびゲート幅ＷＰを有
している。そして、図５に示すように、第１の経路にお
いてはこのＷＰとＷＮとの比ＷＰ／ＷＮは２０／１０で
あり、第２の経路においては４０／２０、第３の経路に
おいては８０／４０、第４の経路においては１６０／８
０となっている。このようにサイズが異なる結果、その
オン抵抗値は図１の場合と同じになり、図２に示すトリ
ミング特性を得ることができる。
【００２７】以上の実施の形態ではインピーダンス素子
としてキャパシタを採用したが、これに限ることなく、
種々のインピーダンス素子、例えばインダクタンス素子
等も使用することができる。
としてキャパシタを採用したが、これに限ることなく、
種々のインピーダンス素子、例えばインダクタンス素子
等も使用することができる。
【００２８】また、上述した実施の形態においては、各
分岐経路の合成インピーダンスは２の累乗の関係にあっ
たが、必要とされる調整値および調整範囲を考慮して所
定の関係とすれば良い。例えばより細かい調整をする場
合には全体を１／１０の値とすることができる。
分岐経路の合成インピーダンスは２の累乗の関係にあっ
たが、必要とされる調整値および調整範囲を考慮して所
定の関係とすれば良い。例えばより細かい調整をする場
合には全体を１／１０の値とすることができる。
【００２９】さらに、異なる抵抗値を得るために、イオ
ン注入のドーズ量を変えることもできる。
ン注入のドーズ量を変えることもできる。
【００３０】
【発明の効果】以上のように、本発明にかかるトリミン
グ回路によれば、複数の分岐経路における合成抵抗が所
定の関係になるように、スイッチのオン抵抗をインピー
ダンス素子の値に応じて変化させるようにしているの
で、フィルタ等に応用した場合ピークレベルの変動を招
くことなく正確なトリミングが可能となる。
グ回路によれば、複数の分岐経路における合成抵抗が所
定の関係になるように、スイッチのオン抵抗をインピー
ダンス素子の値に応じて変化させるようにしているの
で、フィルタ等に応用した場合ピークレベルの変動を招
くことなく正確なトリミングが可能となる。
【図１】本発明にかかるトリミング回路の一般的な構成
を示す回路図である。
を示す回路図である。
【図２】図１のトリミング回路を用いてフィルタの周波
数特性を変化させた様子を示すグラフである。
数特性を変化させた様子を示すグラフである。
【図３】本発明にかかるトリミング回路の第１の実施の
形態を示す回路図である。
形態を示す回路図である。
【図４】図３の構成におけるスイッチの詳細を示す回路
図である。
図である。
【図５】本発明にかかるトリミング回路の第２の実施の
形態を示す回路図である。
形態を示す回路図である。
【図６】図５の構成におけるスイッチの詳細を示す回路
図である。
図である。
【図７】本発明が適用されるアクティブフィルタの構成
を示す回路図である。
を示す回路図である。
【図８】従来のトリミング回路の構成を示す回路図であ
る。
る。
【図９】図８に示す従来のトリミング回路を用いてフィ
ルタの周波数特性を調整した場合の問題を示すグラフで
ある。
ルタの周波数特性を調整した場合の問題を示すグラフで
ある。
Ｒ オン抵抗 Ｃ 容量 Ｑ１、Ｑ２、Ｑ１１、Ｑ１２ トランジスタ ＩＮＶ１、ＩＮＶ２、ＩＮＶ１１、ＩＮＶ１２ インバ
ータ ＳＷ スイッチ
ータ ＳＷ スイッチ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１０年１０月６日（１９９８．１０．
６）
６）
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図 ２】
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図 ３】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正内容】
【図 ９】
Claims (5)
- 【請求項１】複数の分岐経路を有し、 各分岐経路には少なくともスイッチ素子およびインピー
ダンス素子の直列回路でなるトリミング部を備え、 前記各分岐経路のトリミング部における前記スイッチの
オン抵抗と前記インピーダンス素子の合成インピーダン
スが所定の関係になるように設定されたことを特徴とす
るトリミング回路。 - 【請求項２】隣接する分岐経路のトリミング部における
合成インピーダンスであるオン抵抗の抵抗値とＣの容量
値の積が一定であることを特徴とする請求項１に記載の
トリミング回路。 - 【請求項３】ｎ（ｎは自然数）番目の分岐経路のトリミ
ング部は、並列接続された同じサイズのｎ個のトランジ
スタ素子よりなるスイッチと、並列接続された同じサイ
ズのｎ個の単位容量素子よりなるインピーダンス素子と
を含むことを特徴とする請求項１に記載のトリミング回
路。 - 【請求項４】前記トランジスタ素子および単位容量素子
はスタンダードセルを利用したものであることを特徴と
する請求項３に記載のトリミング回路。 - 【請求項５】前記トリミング部におけるスイッチ素子の
ゲート幅とゲート長が基準となるスイッチ素子のｎ倍の
寸法を有することを特徴とする請求項３に記載のトリミ
ング回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10265364A JP2000101390A (ja) | 1998-09-18 | 1998-09-18 | トリミング回路 |
| TW088115142A TW419887B (en) | 1998-09-18 | 1999-09-02 | Trimming circuit |
| KR1019990037318A KR100360158B1 (ko) | 1998-09-18 | 1999-09-03 | 트리밍회로 |
| US09/397,012 US6344780B1 (en) | 1998-09-18 | 1999-09-15 | Impedance adjusting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10265364A JP2000101390A (ja) | 1998-09-18 | 1998-09-18 | トリミング回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000101390A true JP2000101390A (ja) | 2000-04-07 |
Family
ID=17416160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10265364A Pending JP2000101390A (ja) | 1998-09-18 | 1998-09-18 | トリミング回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6344780B1 (ja) |
| JP (1) | JP2000101390A (ja) |
| KR (1) | KR100360158B1 (ja) |
| TW (1) | TW419887B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002043893A (ja) * | 2000-07-31 | 2002-02-08 | Asahi Kasei Microsystems Kk | Ｇｍ−Ｃフィルタにおける容量回路 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7049759B2 (en) * | 2001-12-06 | 2006-05-23 | Linear Technology Corporation | Circuitry and methods for improving the performance of a light emitting element |
| JP2004336129A (ja) * | 2003-04-30 | 2004-11-25 | Canon Inc | 可変インピーダンス回路を用いた可変利得増幅回路 |
| TWI257202B (en) * | 2005-05-04 | 2006-06-21 | Realtek Semiconductor Corp | Filter of tunable bandwidth |
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