JP2006303668A - 出力インピーダンス可変回路 - Google Patents

Abstract

【課題】 フレキシブル・プリント配線基板（ＦＰＣ）に接続されるフォトディテクタＩＣ（ＰＤＩＣ）の出力インピーダンスを、所要の信号帯域を減衰することなくピーキングの発生を抑えるように、ＦＰＣのインダクタンス値、容量値に合わせてＰＤＩＣの外部から調整できるようにする。
【解決手段】 ＰＤＩＣ１にて光／電圧変換で電圧に変換された信号は出力回路３の出力から電界効果トランジスタ（ＦＥＴ）４のドレインに接続され、ＦＥＴ４のソースは出力端子７に接続されている。出力端子７の信号はコイル５と容量６とで構成されたＦＰＣ２の等価回路を介して本体の信号処理基板に入力される。ＦＥＴ４のゲートは可変電圧源ＶＲに接続されている。ＦＰＣ２のインダクタ成分と容量成分とでピーキングが発生するが、可変電圧源ＶＲに電圧を印加してＦＥＴ４のゲート電圧値を最適値に調整することで、ＦＥＴ４のオン抵抗によりピーキングを抑制する。
【選択図】 図１

Description

本発明は、光学的に情報の記録・再生を行う装置においてフォトディテクタＩＣの出力インピーダンスを調整するための出力インピーダンス可変回路に関するものである。

光ディスク装置、光磁気ディスク装置等の光学的に情報の記録／再生を行う装置において、ディスクからの反射光を電気信号に変換する光ピックアップは、主に光を集光させるレンズと、光信号を電圧に変換する半導体装置であるフォトディテクタＩＣ（ＰＤＩＣ：Photo Detector IC）と、ＰＤＩＣから本体の信号処理基板までを接続するフレキシブル・プリント配線基板（ＦＰＣ：Flexible Printed Circuit Board）とで構成されている。

ＰＤＩＣの出力は、ＦＰＣを介して本体の信号処理基板に入力される。ここに、ＦＰＣは、コイルと容量とで構成された等価回路で表すことができる。したがって、信号処理基板の入力周波数特性には、ＦＰＣのコイルと容量とで構成される回路の伝達特性によるピーキングが現れる。このピーキングは、ＰＤＩＣ内部の寄生素子や共通インピーダンス等を介してＰＤＩＣの内部回路に回り込み、ＰＤＩＣの周波数特性を変化させたり、ＰＤＩＣ内部の演算増幅器を発振させたりする原因となる。

なお、増幅器の周波数特性を可変にするため、当該増幅器へピーキング回路を制御信号に応じて断接するトランジスタスイッチ回路が知られている（特許文献１参照）。
特開昭６２−２６４７２１号公報

ピーキング防止のため、ＰＤＩＣの内部に出力抵抗を付加することが考えられる。つまり、ピーキングが出ないように、ＰＤＩＣに接続されるＦＰＣのコイルと容量との値に合わせて出力抵抗の抵抗値を最適設計するのである。

ところが、光ピックアップの新規開発等によりＦＰＣの長さが変わった場合、ＦＰＣのインダクタンス値、容量値が変化し、従来の抵抗値では再びピーキングが発生したり、信号処理基板入力の周波数特性が下がって信号帯域内のレベルを下げたりしてしまうことになる。

また、ＰＤＩＣの出力抵抗をＦＰＣ側に付加した場合、光ピックアップ自体のコストアップにつながるとともに、ＦＰＣ部品点数の増加により光ピックアップ自体が大型化してしまう不具合があった。

本発明の目的は、ＦＰＣに接続されるＰＤＩＣの出力インピーダンスを、所要の信号帯域を減衰することなくピーキングの発生を抑えるように、ＦＰＣのインダクタンス値、容量値に合わせてＰＤＩＣの外部から調整できるようにすることにある。

上記目的を達成するため、本発明は、ＰＤＩＣの出力回路と当該ＰＤＩＣの出力端子との間にインピーダンス可変回路を挿入することとしたものである。インピーダンス可変回路は、電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）のオン抵抗を調整するものであっても、各々抵抗を内蔵した複数のスイッチ回路を並列又は直列に接続したものであっても、また１又は複数のバイポーラトランジスタのエミッタ抵抗を調整するものであってもよい。

本発明によれば、ＰＤＩＣの出力インピーダンスを、所要の信号帯域を減衰することなくピーキングの発生を抑えるように、ＦＰＣのインダクタンス値、容量値に合わせてＰＤＩＣの外部から最適値に調整できるようになる。

以下、本発明の実施形態を図面に基づいて詳細に説明する。

《第１の実施形態》
図１は、本発明に係る出力インピーダンス可変回路の第１の実施形態を示している。図１において、符号１はＰＤＩＣ全体を示し、符号２はＦＰＣ等価回路を示し、符号３はＰＤＩＣ１内部の出力回路を示し、符号４はＦＥＴを示し、符号５はＦＰＣ２のインダクタ成分を集中定数化したコイルを示し、符号６はＦＰＣ２の容量成分を集中定数化した容量を示し、符号７はＰＤＩＣ１の出力端子を示し、符号ＶＲは可変電圧源を示し、符号ＯＵＴはＦＰＣ２の出力端子を示す。

図１のＰＤＩＣ１で光／電圧変換を行っている。電圧に変換された信号は出力回路３の出力からＦＥＴ４のドレインに接続され、ＦＥＴ４のソースは出力端子７に接続されている。出力端子７の信号はコイル５と容量６とで構成されたＦＰＣ２を介して本体の信号処理基板に入力される。ＦＥＴ４のゲートは可変電圧源ＶＲに接続されている。ＦＰＣ２のインダクタ成分のコイル５と容量成分である容量６とで、ＦＰＣ２ではピーキングが発生する。コイル５のインダクタ値をＬ、容量６の容量値をＣとした場合、ピーキングの周波数ｆは、
ｆ＝１／（２π√（Ｌ×Ｃ））
となる。

そこで、可変電圧源ＶＲに電圧を印加しＦＥＴ４のゲートに電圧をかけＦＥＴ４をオンさせる。このときＦＥＴ４のドレイン・ソース間にはＦＥＴ４のオン抵抗が発生し、このオン抵抗によってコイル５と容量６とで発生するピーキング量を減少させることができる。これは、ＦＥＴ４のオン抵抗と容量６とでフィルタ回路になっているためと理解できる。ＦＥＴ４のゲート電圧を調整してＦＥＴ４のオン抵抗を最適値にすることで、信号帯域を減衰することなくピーキングの発生を抑えることが可能となる。

図２は、図１に示した構成の周波数特性に関するシミュレーション結果の一例であり、図１のコイル５のインダクタ値を３００ｎＨ、容量６の容量値を３０ｐＦとしてＦＥＴ４のオン抵抗を０Ω、１２０Ω、２４０Ωとした場合の周波数特性を示す。ＦＥＴ４のオン抵抗０Ωでは鋭いピーキングが発生しているが、オン抵抗１２０Ωではピーキングがなくなっている。ＦＥＴ４のオン抵抗２４０Ωでは周波数特性が低く信号の帯域を減衰してしまい、１２０Ωが最適値であることが分かる。ＦＰＣ２の長さが変わった場合には、ＦＥＴ４のオン抵抗が最適値になるように可変電圧源ＶＲの電圧値を調整すればよい。

《第２の実施形態》
図３は、本発明に係る出力インピーダンス可変回路の第２の実施形態を示している。図３において、符号１１、１２はＦＥＴを示し、符号１３、１４は抵抗を示し、符号１５、１６はスイッチ回路を示し、符号ＳＷ１、ＳＷ２はＦＥＴ１１、ＦＥＴ１２をオン、オフさせるスイッチ端子上の信号を示す。

出力回路３と出力端子７との間に、ＦＥＴ１１のドレインとソースとの間に抵抗１３が並列接続されているスイッチ回路１５と、ＦＥＴ１２のドレインとソースとの間に抵抗１４が並列接続されているスイッチ回路１６とが並列接続されている。ＳＷ１及びＳＷ２を操作しＦＥＴ１１とＦＥＴ１２をオン、オフすることでコイル５と容量６で発生するピーキングをなくすことができる。

例えば、図３のコイル５のインダクタ値を３００ｎＨ、容量６の容量値を３０ｐＦ、抵抗１３，１４の抵抗値を２４０Ωとする。ＦＰＣ２のピーキングをなくすために、ＳＷ１とＳＷ２を“Ｌ”にすることで、ＦＥＴ１１とＦＥＴ１２とがオフし、出力回路３と出力端子７との間の合成インピーダンスは抵抗１３と抵抗１４とを並列接続した抵抗値となり、出力インピーダンスは１２０Ωとなる。つまり、第１の実施形態と同等の効果があることが分かる。ＦＰＣ２の長さが変わった場合には、両スイッチ回路１５，１６中のオンするＦＥＴの数を変更すればよい。

なお、図３では２つのスイッチ回路１５，１６を並列接続した場合を説明したが、３つ以上のスイッチ回路を並列接続することも可能である。

《第３の実施形態》
図４は、本発明に係る出力インピーダンス可変回路の第３の実施形態を示している。図４において、符号２１、２２はＦＥＴを示し、符号２３、２４は抵抗を示し、符号２５、２６はスイッチ回路を示し、符号ＳＷ３、ＳＷ４はＦＥＴ２１、ＦＥＴ２２をオン、オフさせるスイッチ端子上の信号を示す。

出力回路３と出力端子７との間に、ＦＥＴ２１のドレインとソースとの間に抵抗２３が並列接続されているスイッチ回路２５と、ＦＥＴ２２のドレインとソースとの間に抵抗２４が並列接続されているスイッチ回路２６とが直列接続されている。ＳＷ３及びＳＷ４を操作しＦＥＴ２１とＦＥＴ２２をオン、オフすることで、コイル５と容量６で発生するピーキングをなくすことができる。

例えば、図４のコイル５のインダクタ値を３００ｎＨ、容量６の容量値を３０ｐＦ、抵抗２３，２４の抵抗値を１２０Ωとする。ＦＰＣ２のピーキングをなくすために、ＳＷ３を“Ｈ”、ＳＷ４を“Ｌ”にすることで、ＦＥＴ２１がオンしＦＥＴ２２がオフし、出力回路３と出力端子７との間の合成インピーダンスは抵抗２４の抵抗値となり、出力インピーダンスは１２０Ωとなる。つまり、第１の実施形態と同等の効果があることが分かる。ＦＰＣ２の長さが変わった場合には、両スイッチ回路２５，２６中のオンするＦＥＴの数を変更すればよい。

なお、図４では２つのスイッチ回路２５，２６を直列接続した場合を説明したが、３つ以上のスイッチ回路を直列接続することも可能である。

《第４の実施形態》
図５は、本発明に係る出力インピーダンス可変回路の第４の実施形態を示している。図５において、符号３１はＮＰＮトランジスタを示し、符号３２は可変電流源を示し、符号３３、３４はＮＰＮトランジスタを示し、符号３５、３６、３７は抵抗を示し、符号Ｖｃｃは電源電圧源を示し、符号ＶＲは可変電圧源を示す。

ＰＤＩＣ１において、出力回路３の出力がＮＰＮトランジスタ３１のベースに入力され、このＮＰＮトランジスタ３１のエミッタは可変電流源３２と出力端子７に接続されている。つまり、ＮＰＮトランジスタ３１と可変電流源３２とでエミッタフォロア回路を構成している。ＮＰＮトランジスタ３１のエミッタ抵抗が最適になるように可変電流源３２の電流値を調整すれば、ＦＰＣ２のピーキングを抑えることができる。

詳細には、可変電圧源ＶＲの電圧値からＮＰＮトランジスタ３４のベース・エミッタ間電圧ＶＢＥの値を差し引いた電圧値を抵抗３７と抵抗３６との合成抵抗値で割ると、電流Ｉ０が求まる。ＮＰＮトランジスタ３３，３４と抵抗３５，３６とで電流ミラー回路を構成し、抵抗３６と抵抗３５との抵抗値の比によって電流Ｉ１が決定され、この電流Ｉ１がＮＰＮトランジスタ３１のエミッタ電流となる。つまり、可変電圧源ＶＲの電圧値を調節することで、ＮＰＮトランジスタ３１のエミッタ抵抗が最適になるように電流Ｉ１を調整すればよい。

例えば、抵抗３５，３６，３７を１ｋΩとし、ＮＰＮトランジスタ３３，３４のＶＢＥを０．７Ｖとし、ＶＲを１．２Ｖとした場合、Ｉ０は、
Ｉ０＝（１．２Ｖ−０．７Ｖ）／（１ｋΩ＋１ｋΩ）＝２５０μＡ
となる。抵抗３５及び抵抗３６はそれぞれ１ｋΩであるため、電流ミラー比は１：１となり、Ｉ１も２５０μＡとなる。この結果、ＮＰＮトランジスタ３１のエミッタには２５０μＡが流れるので、コイル５のインダクタ値を３００ｎＨ、容量６の容量値を３０ｐＦとすると、ＮＰＮトランジスタ３１のエミッタ抵抗が１０４Ωとなる。つまり、第１の実施形態と同等の効果があることが分かる。

ＦＰＣ２のコイル５と容量６の値が変更になりＦＰＣ２のピーキング位置やピーキング量が変化した場合には、可変電圧源ＶＲの電圧を変化させ、ＮＰＮトランジスタ３１のエミッタ抵抗を最適にすることでピーキングを解消することが可能である。

なお、図５ではＮＰＮトランジスタ３１でエミッタフォロア回路を構成したが、ＰＮＰトランジスタを用いても同様の効果が得られる。

《第５の実施形態》
図６は、本発明に係る出力インピーダンス可変回路の第５の実施形態を示している。図６において、符号４１、４３はＮＰＮトランジスタを示し、符号４２、４４はＰＮＰトランジスタを示し、符号４５、４６は可変電流源を示す。

出力回路３の出力がＮＰＮトランジスタ４１のエミッタとＰＮＰトランジスタ４２のエミッタとに接続され、ＮＰＮトランジスタ４１のコレクタ、ベースは可変電流源４５とＮＰＮトランジスタ４３のベースとに接続されている。ＰＮＰトランジスタ４２のコレクタ、ベースは可変電流源４６とＰＮＰトランジスタ４４のベースとに接続され、ＮＰＮトランジスタ４３のエミッタとＰＮＰトランジスタ４４のエミッタは出力端子７に接続されている。ＮＰＮトランジスタ４３のエミッタ抵抗とＰＮＰトランジスタ４４のエミッタ抵抗との合成抵抗が最適になるように可変電流源４５，４６の電流値を調整して、ＦＰＣ２のピーキングを抑えることができる。

例えば、図６のコイル５のインダクタ値を３００ｎＨ、容量６の容量値を３０ｐＦ、ＮＰＮトランジスタ４１，４３は同一のトランジスタとし、ＰＮＰトランジスタ４２，４４は同一トランジスタとし、可変電流源４５，４６の電流値をそれぞれ１２５μＡとすると、ＮＰＮトランジスタ４３のエミッタには１２５μＡが流れてエミッタ抵抗が２０８Ωとなり、ＰＮＰトランジスタ４４のエミッタには１２５μＡが流れてエミッタ抵抗が２０８Ωとなる。よって、端子７の出力インピーダンスはＮＰＮトランジスタ４３のエミッタ抵抗とＰＮＰトランジスタ４４のエミッタ抵抗との並列合成抵抗であるので、１０４Ωとなる。つまり、第１の実施形態と同等の効果があることが分かる。

《第６の実施形態》
図７は、本発明に係る出力インピーダンス可変回路の第６の実施形態を示している。図７において、符号５１、５４はＰＮＰトランジスタを示し、符号５２、５３はＮＰＮトランジスタを示し、符号５５、５６は可変電流源を示す。

出力回路３の出力がＰＮＰトランジスタ５１のベースとＮＰＮトランジスタ５２のベースとに接続され、ＰＮＰトランジスタ５１のエミッタは可変電流源５６とＮＰＮトランジスタ５３のベースとに接続され、ＮＰＮトランジスタ５２のエミッタは可変電流源５５とＰＮＰトランジスタ５４のベースとに接続されている。ＰＮＰトランジスタ５４のエミッタとＮＰＮトランジスタ５３のエミッタとは出力端子７に接続されている。ＮＰＮトランジスタ５３のエミッタ抵抗とＰＮＰトランジスタ５４のエミッタ抵抗との合成抵抗が最適になるように可変電流源５５，５６の電流値を調整して、ＦＰＣ２のピーキングを抑えることができる。

例えば、図７のコイル５のインダクタ値を３００ｎＨ、容量６の容量値を３０ｐＦ、ＰＮＰトランジスタ５１，５４は同一トランジスタとし、ＮＰＮトランジスタ５２，５３は同一のトランジスタとし、可変電流源５５，５６の電流値をそれぞれ１２５μＡとすると、ＮＰＮトランジスタ５３のエミッタには１２５μＡが流れてエミッタ抵抗が２０８Ωとなり、ＰＮＰトランジスタ５４のエミッタには１２５μＡが流れてエミッタ抵抗が２０８Ωとなる。よって、端子７の出力インピーダンスはＮＰＮトランジスタ５３のエミッタ抵抗とＰＮＰトランジスタ５４のエミッタ抵抗との並列合成抵抗であるので、１０４Ωとなる。つまり、第１の実施形態と同等の効果があることが分かる。

本発明に係る出力インピーダンス可変回路は、ＰＤＩＣに接続される任意のＦＰＣのインダクタ成分と容量成分とで発生するピーキングを抑える手段として有用である。

本発明に係る出力インピーダンス可変回路の第１の実施形態を示す回路図である。 図１の出力インピーダンス可変回路においてＦＥＴのオン抵抗を変化させた場合の周波数特性図である。 本発明に係る出力インピーダンス可変回路の第２の実施形態を示す回路図である。 本発明に係る出力インピーダンス可変回路の第３の実施形態を示す回路図である。 本発明に係る出力インピーダンス可変回路の第４の実施形態を示す回路図である。 本発明に係る出力インピーダンス可変回路の第５の実施形態を示す回路図である。 本発明に係る出力インピーダンス可変回路の第６の実施形態を示す回路図である。

符号の説明

１ フォトディテクタＩＣ（ＰＤＩＣ）
２ フレキシブル・プリント配線基板（ＦＰＣ）
３ 出力回路
４，１１，１２，２１，２２ 電界効果トランジスタ（ＦＥＴ）
５ コイル
６ 容量
７ 出力端子
１３，１４，２３，２４，３５，３６，３７ 抵抗
１５，１６，２５，２６ スイッチ回路
３１，３３，３４，４１，４３，５２，５３ ＮＰＮトランジスタ
３２，４５，４６，５５，５６ 可変電流源
４２，４４，５１，５４ ＰＮＰトランジスタ

Claims (7)

1. 光学的に情報の記録・再生を行う装置において、フレキシブル・プリント配線基板に接続される出力端子を有するフォトディテクタＩＣの出力インピーダンスを、所要の信号帯域を減衰することなくピーキングの発生を抑えるように調整するための出力インピーダンス可変回路であって、
   前記フォトディテクタＩＣの出力回路と、
   前記出力回路の出力と前記出力端子との間に設けられたインピーダンス可変回路とを備えたことを特徴とする出力インピーダンス可変回路。
2. 請求項１記載の出力インピーダンス可変回路において、
   前記インピーダンス可変回路は、前記出力回路の出力に接続されたドレインと、前記出力端子に接続されたソースと、可変電圧源に接続されたゲートとを持つ電界効果トランジスタを有し、
   前記電界効果トランジスタのゲート電圧値によって前記電界トランジスタのオン抵抗を調整するように構成されたことを特徴とする出力インピーダンス可変回路。
3. 請求項１記載の出力インピーダンス可変回路において、
   前記インピーダンス可変回路は、複数のスイッチ回路を互いに並列接続してなり、
   前記複数のスイッチ回路の各々は、
   前記出力回路の出力に接続されたドレインと、前記出力端子に接続されたソースと、個別のスイッチ端子に接続されたゲートとを持つ電界効果トランジスタと、
   前記電界効果トランジスタのドレインとソースとの間に並列接続された抵抗とを有し、
   前記各スイッチ端子上の信号によって前記複数のスイッチ回路内でオンする電界効果トランジスタの数を調整するように構成されたことを特徴とする出力インピーダンス可変回路。
4. 請求項１記載の出力インピーダンス可変回路において、
   前記インピーダンス可変回路は、複数のスイッチ回路を互いに直列接続してなり、
   前記複数のスイッチ回路の各々は、
   前記出力回路の出力と前記出力端子との間に順次直列に接続されたドレイン及びソースと、個別のスイッチ端子に接続されたゲートとを持つ電界効果トランジスタと、
   前記電界効果トランジスタのドレインとソースとの間に並列接続された抵抗とを有し、
   前記各スイッチ端子上の信号によって前記複数のスイッチ回路内でオンする電界効果トランジスタの数を調整するように構成されたことを特徴とする出力インピーダンス可変回路。
5. 請求項１記載の出力インピーダンス可変回路において、
   前記インピーダンス可変回路は、
   前記出力回路の出力に接続されたベースと、前記出力端子に接続されたエミッタとを持つバイポーラトランジスタと、
   前記バイポーラトランジスタのエミッタに接続された可変電流源とを有し、
   前記可変電流源の電流値によって前記バイポーラトランジスタのエミッタ抵抗を調整するように構成されたことを特徴とする出力インピーダンス可変回路。
6. 請求項１記載の出力インピーダンス可変回路において、
   前記インピーダンス可変回路は、
   前記出力回路の出力に接続されたエミッタと、第１の可変電流源に接続されたコレクタ及びベースとを持つ第１のＮＰＮトランジスタと、
   前記出力回路の出力に接続されたエミッタと、第２の可変電流源に接続されたコレクタ及びベースとを持つ第１のＰＮＰトランジスタと、
   前記第１のＮＰＮトランジスタのベースに接続されたベースと、前記出力端子に接続されたエミッタとを持つ第２のＮＰＮトランジスタと、
   前記第１のＰＮＰトランジスタのベースに接続されたベースと、前記出力端子に接続されたエミッタとを持つ第２のＰＮＰトランジスタとを有し、
   前記第１及び第２の可変電流源の電流値によって前記第２のＮＰＮトランジスタ及び前記第２のＰＮＰトランジスタの各々のエミッタ抵抗の合成抵抗を調整するように構成されたことを特徴とする出力インピーダンス可変回路。
7. 請求項１記載の出力インピーダンス可変回路において、
   前記インピーダンス可変回路は、
   前記出力回路の出力に接続されたベースと、第１の可変電流源に接続されたエミッタとを持つ第１のＰＮＰトランジスタと、
   前記出力回路の出力に接続されたベースと、第２の可変電流源に接続されたエミッタとを持つ第１のＮＰＮトランジスタと、
   前記第１のＰＮＰトランジスタのエミッタに接続されたベースと、前記出力端子に接続されたエミッタとを持つ第２のＮＰＮトランジスタと、
   前記第１のＮＰＮトランジスタのエミッタに接続されたベースと、前記出力端子に接続されたエミッタとを持つ第２のＰＮＰトランジスタとを有し、
   前記第１及び第２の可変電流源の電流値によって前記第２のＮＰＮトランジスタ及び前記第２のＰＮＰトランジスタの各々のエミッタ抵抗の合成抵抗を調整するように構成されたことを特徴とする出力インピーダンス可変回路。

Images