JP2002374130A - 光電流増幅回路 - Google Patents
光電流増幅回路Info
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Abstract
(57)【要約】
【課題】 小さな集積化規模で、スイッチング素子によ
る出力誤差の少ない所定レベルの出力が得られる光電流
増幅回路を提供する。 【解決手段】 カソードを電源Ｖccに接続したフォトデ
ィテクタ１と、非反転入力端子に基準電圧源３を接続し
た差動増幅器２と、フォトディテクタのアノードと差動
増幅器の反転入力端子間に接続した直列接続のスイッチ
ング素子ＳＷ1 ，ＳＷ2 と該直列スイッチング素子の共
通接続点と差動増幅器の出力端子との間に接続した帰還
抵抗Ｒ1 とからなる第１のゲイン切替え部４と、フォト
ディテクタのアノードと差動増幅器の反転入力端子間に
接続した直列接続のスイッチング素子ＳＷ1 ′，ＳＷ2
′と該直列スイッチング素子の共通接続点と差動増幅
器の出力端子との間に接続した帰還抵抗Ｒ1 ′とからな
る第２のゲイン切替え部５と、前記各スイッチング素子
を制御する制御回路６とで光電流増幅回路を構成する。
る出力誤差の少ない所定レベルの出力が得られる光電流
増幅回路を提供する。 【解決手段】 カソードを電源Ｖccに接続したフォトデ
ィテクタ１と、非反転入力端子に基準電圧源３を接続し
た差動増幅器２と、フォトディテクタのアノードと差動
増幅器の反転入力端子間に接続した直列接続のスイッチ
ング素子ＳＷ1 ，ＳＷ2 と該直列スイッチング素子の共
通接続点と差動増幅器の出力端子との間に接続した帰還
抵抗Ｒ1 とからなる第１のゲイン切替え部４と、フォト
ディテクタのアノードと差動増幅器の反転入力端子間に
接続した直列接続のスイッチング素子ＳＷ1 ′，ＳＷ2
′と該直列スイッチング素子の共通接続点と差動増幅
器の出力端子との間に接続した帰還抵抗Ｒ1 ′とからな
る第２のゲイン切替え部５と、前記各スイッチング素子
を制御する制御回路６とで光電流増幅回路を構成する。
Description
【０００１】
【発明の属する技術分野】この発明は、例えば、光ディ
スクなどの記録媒体からの反射光が入力される光電変換
素子からの光電流を増幅する光電流増幅回路に関する。
スクなどの記録媒体からの反射光が入力される光電変換
素子からの光電流を増幅する光電流増幅回路に関する。
【０００２】
【従来の技術】従来、光ディスクの読み取り、書き込み
装置で用いられる光信号読み出し方式として、受光した
光信号を電気信号に変換する光電流増幅回路は、広く用
いられている。光ディスクにデータを書き込む場合、デ
ィスク面に入射されるレーザ光のパワーは、ディスク面
からのデータ読み取り時に比べて十数倍程度に設定され
ている。したがって、データ書き込み時とデータ読み出
し時における反射光のパワーも同程度の違いが生じる。
よって、その反射光を受光して所定の出力レベルで出力
する光電流増幅回路として、データ読み取りや書き込み
に応じて、複数のゲインをもち、そのいずれかのゲイン
を設定可能にすることが考えられている。
装置で用いられる光信号読み出し方式として、受光した
光信号を電気信号に変換する光電流増幅回路は、広く用
いられている。光ディスクにデータを書き込む場合、デ
ィスク面に入射されるレーザ光のパワーは、ディスク面
からのデータ読み取り時に比べて十数倍程度に設定され
ている。したがって、データ書き込み時とデータ読み出
し時における反射光のパワーも同程度の違いが生じる。
よって、その反射光を受光して所定の出力レベルで出力
する光電流増幅回路として、データ読み取りや書き込み
に応じて、複数のゲインをもち、そのいずれかのゲイン
を設定可能にすることが考えられている。
【０００３】図４は、複数のゲインを選択設定可能にし
た従来の光電流増幅回路を示す回路構成図である。図４
において、101 はフォトディテクタで、該フォトディテ
クタ101 のカソードは電源Ｖccに接続され、アノード
は、差動増幅器102 の反転入力端子に接続されている。
Ｒ１は、差動増幅器102 の反転入力端子と出力端子との
間に接続された帰還抵抗であり、Ｒ１′は、差動増幅器
102 の反転入力端子とスイッチング素子103 の一端に接
続された帰還抵抗であり、スイッチング素子103の他端
は差動増幅器102 の出力端子に接続されている。なお、
104 は差動増幅器102 の非反転入力端子と接地間に接続
されている基準電圧源であり、105 はゲイン切替え部で
ある。
た従来の光電流増幅回路を示す回路構成図である。図４
において、101 はフォトディテクタで、該フォトディテ
クタ101 のカソードは電源Ｖccに接続され、アノード
は、差動増幅器102 の反転入力端子に接続されている。
Ｒ１は、差動増幅器102 の反転入力端子と出力端子との
間に接続された帰還抵抗であり、Ｒ１′は、差動増幅器
102 の反転入力端子とスイッチング素子103 の一端に接
続された帰還抵抗であり、スイッチング素子103の他端
は差動増幅器102 の出力端子に接続されている。なお、
104 は差動増幅器102 の非反転入力端子と接地間に接続
されている基準電圧源であり、105 はゲイン切替え部で
ある。
【０００４】次に、このように構成されている光電流増
幅回路の動作について説明する。前述したように光ディ
スクにデータを書き込む場合は、ディスク面に入射され
るレーザ光のパワーは、データ読み取り時に比べて十数
倍程度に設定されている。したがって、フォトディテク
タ101 の光電流も増加する。このため、スイッチング素
子103 をオンすることで帰還抵抗Ｒ１′をＲ１に並列に
挿入し、負帰還ループの抵抗値を減少させることでゲイ
ンを低くして、差動増幅器102 の出力が飽和しないよう
にしている。
幅回路の動作について説明する。前述したように光ディ
スクにデータを書き込む場合は、ディスク面に入射され
るレーザ光のパワーは、データ読み取り時に比べて十数
倍程度に設定されている。したがって、フォトディテク
タ101 の光電流も増加する。このため、スイッチング素
子103 をオンすることで帰還抵抗Ｒ１′をＲ１に並列に
挿入し、負帰還ループの抵抗値を減少させることでゲイ
ンを低くして、差動増幅器102 の出力が飽和しないよう
にしている。
【０００５】一方、データ読み込み時のようにディスク
面に入射されるレーザ光のパワーが小さい場合は、フォ
トディテクタ101 の光電流は小さい。このため、スイッ
チング素子103 をオフすることで負帰還ループの抵抗値
を増加させ、これによりゲインを高くして、差動増幅器
102 の出力に所定の出力レベルがでるようにしている。
面に入射されるレーザ光のパワーが小さい場合は、フォ
トディテクタ101 の光電流は小さい。このため、スイッ
チング素子103 をオフすることで負帰還ループの抵抗値
を増加させ、これによりゲインを高くして、差動増幅器
102 の出力に所定の出力レベルがでるようにしている。
【０００６】上記図４に示した光電流増幅回路の類似回
路技術としては、例えば特開平６−３５０３５１号公報
開示の技術などが挙げられる。
路技術としては、例えば特開平６−３５０３５１号公報
開示の技術などが挙げられる。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来の光電流増幅回路においては、フォトディテクタ101
からの光電流を、電流から電圧へ変換するルートに、抵
抗と直列にスイッチング素子が接続されるため、そのス
イッチング素子のインピーダンス成分により出力電圧に
誤差が生じてしまう。また、このインピーダンス成分に
よる出力電圧の誤差を少なくしようとすると、スイッチ
ング素子の面積を大きくする必要があり、集積化の規模
が大きくなるという問題点があるが、かかる問題点につ
いては従来は何等考慮がなされていない。
来の光電流増幅回路においては、フォトディテクタ101
からの光電流を、電流から電圧へ変換するルートに、抵
抗と直列にスイッチング素子が接続されるため、そのス
イッチング素子のインピーダンス成分により出力電圧に
誤差が生じてしまう。また、このインピーダンス成分に
よる出力電圧の誤差を少なくしようとすると、スイッチ
ング素子の面積を大きくする必要があり、集積化の規模
が大きくなるという問題点があるが、かかる問題点につ
いては従来は何等考慮がなされていない。
【０００８】具体的には、例えば図５，図６に示すよう
に、スイッチング素子は構成されている。図５は、バイ
ポーラトランジスタ201 をスイッチング素子に使用した
例であり、バイポーラトランジスタ201 のベースと電流
源202 との間に接続されたスイッチ203 を制御信号でオ
ンとしたとき、トランジスタ201 がオンして飽和状態と
なる。通常、バイポーラトランジスタの飽和電圧は、
0.1Ｖ〜 0.2Ｖ程度であり、また、トランジスタに流れ
る電流によっても変化してしまう。よって、この飽和電
圧分の影響が、差動増幅器の出力電圧の誤差として現れ
てしまう。
に、スイッチング素子は構成されている。図５は、バイ
ポーラトランジスタ201 をスイッチング素子に使用した
例であり、バイポーラトランジスタ201 のベースと電流
源202 との間に接続されたスイッチ203 を制御信号でオ
ンとしたとき、トランジスタ201 がオンして飽和状態と
なる。通常、バイポーラトランジスタの飽和電圧は、
0.1Ｖ〜 0.2Ｖ程度であり、また、トランジスタに流れ
る電流によっても変化してしまう。よって、この飽和電
圧分の影響が、差動増幅器の出力電圧の誤差として現れ
てしまう。
【０００９】また、図６は、アナログスイッチ211 をス
イッチング素子として使用したものであり、アナログス
イッチ211 が制御信号によりオンとしたとき、ＯＮ抵抗
が生じるので、このＯＮ抵抗分の影響が差動増幅器の出
力電圧の誤差として現れる。アナログスイッチのＯＮ抵
抗を小さくする手段として、アナログスイッチを構成し
ているＭＯＳトランジスタのＷ／Ｌの比を大きくなるよ
うにすることが考えられるが、これによりトランジスタ
面積が大きくなり、集積化の規模が大きくなってしまう
という問題点が生じる。
イッチング素子として使用したものであり、アナログス
イッチ211 が制御信号によりオンとしたとき、ＯＮ抵抗
が生じるので、このＯＮ抵抗分の影響が差動増幅器の出
力電圧の誤差として現れる。アナログスイッチのＯＮ抵
抗を小さくする手段として、アナログスイッチを構成し
ているＭＯＳトランジスタのＷ／Ｌの比を大きくなるよ
うにすることが考えられるが、これによりトランジスタ
面積が大きくなり、集積化の規模が大きくなってしまう
という問題点が生じる。
【００１０】本発明は、従来の光電流増幅回路における
上記問題点を解消するためなされたもので、比較的小さ
い集積化規模で、スイッチング素子による出力誤差の少
ない所定レベルの出力が得られる光電流増幅回路を提供
することを目的とする。
上記問題点を解消するためなされたもので、比較的小さ
い集積化規模で、スイッチング素子による出力誤差の少
ない所定レベルの出力が得られる光電流増幅回路を提供
することを目的とする。
【００１１】
【課題を解決するための手段】上記問題点を解決するた
め、請求項１に係る発明は、反転入力端子に光電変換素
子を接続した差動増幅器と、該差動増幅器の出力端子と
反転入力端子との間に設けられた抵抗とを有し、前記光
電変換素子からの光電流を前記抵抗により電流電圧変換
する光電流増幅回路において、前記光電変換素子と前記
差動増幅器の反転入力端子の間に直列に接続される第１
のスイッチング素子と第２のスイッチング素子と、一端
が前記差動増幅器の出力端子に接続され他端が前記第１
のスイッチング素子と第２のスイッチング素子の共通接
続点に接続されている抵抗とからなるゲイン切替え部を
少なくとも２組有し、前記第１及び第２のスイッチング
素子を制御回路によりコントロールしてゲインの切替え
を行うように構成していることを特徴とするものであ
る。
め、請求項１に係る発明は、反転入力端子に光電変換素
子を接続した差動増幅器と、該差動増幅器の出力端子と
反転入力端子との間に設けられた抵抗とを有し、前記光
電変換素子からの光電流を前記抵抗により電流電圧変換
する光電流増幅回路において、前記光電変換素子と前記
差動増幅器の反転入力端子の間に直列に接続される第１
のスイッチング素子と第２のスイッチング素子と、一端
が前記差動増幅器の出力端子に接続され他端が前記第１
のスイッチング素子と第２のスイッチング素子の共通接
続点に接続されている抵抗とからなるゲイン切替え部を
少なくとも２組有し、前記第１及び第２のスイッチング
素子を制御回路によりコントロールしてゲインの切替え
を行うように構成していることを特徴とするものであ
る。
【００１２】このように構成した光電流電圧変換増幅回
路においては、差動増幅器の入力バイアス電流を無視す
ると、スイッチング素子の影響はなくなり、出力電圧は
選択された帰還抵抗値のみにより決定することが可能と
なり、回路要因による出力誤差を減少させることができ
る。
路においては、差動増幅器の入力バイアス電流を無視す
ると、スイッチング素子の影響はなくなり、出力電圧は
選択された帰還抵抗値のみにより決定することが可能と
なり、回路要因による出力誤差を減少させることができ
る。
【００１３】請求項２に係る発明は、請求項１に係る光
電流増幅回路において、前記第１及び第２のスイッチン
グ素子をＭＯＳトランジスタで構成していることを特徴
とするものである。このようにスイッチング素子をＭＯ
Ｓトランジスタで構成することにより、回路要因による
出力誤差を減少させると共に、集積化規模を大幅に小さ
くできるので、光電流増幅回路の低コスト化を図ること
ができる。
電流増幅回路において、前記第１及び第２のスイッチン
グ素子をＭＯＳトランジスタで構成していることを特徴
とするものである。このようにスイッチング素子をＭＯ
Ｓトランジスタで構成することにより、回路要因による
出力誤差を減少させると共に、集積化規模を大幅に小さ
くできるので、光電流増幅回路の低コスト化を図ること
ができる。
【００１４】請求項３に係る発明は、請求項１又は２に
係る光電流増幅回路において、前記差動増幅器は、差動
入力段をＭＯＳトランジスタで構成していることを特徴
とするものである。これにより、第２のスイッチング素
子に流れていた差動増幅器の入力バイアス電流による影
響がなくなるため、より出力誤差を減少させることがで
きる。
係る光電流増幅回路において、前記差動増幅器は、差動
入力段をＭＯＳトランジスタで構成していることを特徴
とするものである。これにより、第２のスイッチング素
子に流れていた差動増幅器の入力バイアス電流による影
響がなくなるため、より出力誤差を減少させることがで
きる。
【００１５】
【発明の実施の形態】次に、実施の形態について説明す
る。図１は、本発明に係る光電流増幅回路の第１の実施
の形態を示す回路構成図である。この実施の形態は、請
求項１に係る発明に対応するのもで、図１において、１
はカソードが電源Ｖccに接続されたフォトディテクタ、
２は非反転入力端子に基準電圧Ｖref の基準電圧源３が
接続されている差動増幅器、ＳＷ1 ，ＳＷ2 は直列接続
されているスイッチング素子で、フォトディテクタ１の
アノードと差動増幅器２の反転入力端子間に接続されて
いる。Ｒ1 は一端がスイッチング素子ＳＷ1 とＳＷ2 の
共通接続点に、他端が差動増幅器２の出力端子に接続さ
れた帰還抵抗で、前記直列接続のスイッチング素子ＳＷ
1 ，ＳＷ2 と帰還抵抗Ｒ1 とで第１のゲイン切替え部４
を構成している。ＳＷ1 ′，ＳＷ2 ′は同じく直列接続
されたスイッチング素子で、前記直列接続のスイッチン
グ素子ＳＷ1 ，ＳＷ2 と並列に接続されている。Ｒ1 ′
は一端がスイッチング素子ＳＷ1 ′とＳＷ2 ′の共通接
続点に、他端が差動増幅器２の反転入力端子に接続され
た帰還抵抗で、前記直列接続のスイッチング素子ＳＷ1
′，ＳＷ2 ′と帰還抵抗Ｒ1 ′とで第２のゲイン切替
え部５を構成している。そして、前記各スイッチング素
子ＳＷ1 ，ＳＷ2 ，ＳＷ1 ′，ＳＷ2 ′は制御回路６か
らの制御信号によりコントロールされるようになってい
る。
る。図１は、本発明に係る光電流増幅回路の第１の実施
の形態を示す回路構成図である。この実施の形態は、請
求項１に係る発明に対応するのもで、図１において、１
はカソードが電源Ｖccに接続されたフォトディテクタ、
２は非反転入力端子に基準電圧Ｖref の基準電圧源３が
接続されている差動増幅器、ＳＷ1 ，ＳＷ2 は直列接続
されているスイッチング素子で、フォトディテクタ１の
アノードと差動増幅器２の反転入力端子間に接続されて
いる。Ｒ1 は一端がスイッチング素子ＳＷ1 とＳＷ2 の
共通接続点に、他端が差動増幅器２の出力端子に接続さ
れた帰還抵抗で、前記直列接続のスイッチング素子ＳＷ
1 ，ＳＷ2 と帰還抵抗Ｒ1 とで第１のゲイン切替え部４
を構成している。ＳＷ1 ′，ＳＷ2 ′は同じく直列接続
されたスイッチング素子で、前記直列接続のスイッチン
グ素子ＳＷ1 ，ＳＷ2 と並列に接続されている。Ｒ1 ′
は一端がスイッチング素子ＳＷ1 ′とＳＷ2 ′の共通接
続点に、他端が差動増幅器２の反転入力端子に接続され
た帰還抵抗で、前記直列接続のスイッチング素子ＳＷ1
′，ＳＷ2 ′と帰還抵抗Ｒ1 ′とで第２のゲイン切替
え部５を構成している。そして、前記各スイッチング素
子ＳＷ1 ，ＳＷ2 ，ＳＷ1 ′，ＳＷ2 ′は制御回路６か
らの制御信号によりコントロールされるようになってい
る。
【００１６】次に、このように構成されている光電流増
幅回路の動作について説明する。まず、光ディスクにデ
ータを書き込む場合のように、光電流が大きい場合、制
御回路６からの制御信号により、スイッチング素子ＳＷ
1 ，ＳＷ2 及びＳＷ1 ′，ＳＷ2 ′をオンするようにコ
ントロールする。これにより、フォトディテクタ１の光
電流ＩINは、スイッチング素子ＳＷ2 ，ＳＷ2 ′を通し
て、帰還抵抗Ｒ1 ，Ｒ1 ′に流れる。このとき、差動増
幅器２の入力バイアス電流を無視すると、図１のＶＡ，
ＶＢの電圧、すなわち各直列スイッチング素子のそれぞ
れの共通接続点の電圧は、差動増幅器２の仮想接地点の
電圧なので、ほぼ基準電圧源３の基準電圧Ｖref とな
る。よって、差動増幅器２の出力レベルＶout は、次式
（１）で表される。但し、帰還抵抗Ｒ1 ，Ｒ1 ′の抵抗
値を、Ｒ1 ，Ｒ1 ′とする。 Ｖout ＝Ｖref −ＩIN×｛Ｒ1 ×Ｒ1 ′／（Ｒ1 ＋Ｒ1 ′）｝ ・・・・・・・・・（１）
幅回路の動作について説明する。まず、光ディスクにデ
ータを書き込む場合のように、光電流が大きい場合、制
御回路６からの制御信号により、スイッチング素子ＳＷ
1 ，ＳＷ2 及びＳＷ1 ′，ＳＷ2 ′をオンするようにコ
ントロールする。これにより、フォトディテクタ１の光
電流ＩINは、スイッチング素子ＳＷ2 ，ＳＷ2 ′を通し
て、帰還抵抗Ｒ1 ，Ｒ1 ′に流れる。このとき、差動増
幅器２の入力バイアス電流を無視すると、図１のＶＡ，
ＶＢの電圧、すなわち各直列スイッチング素子のそれぞ
れの共通接続点の電圧は、差動増幅器２の仮想接地点の
電圧なので、ほぼ基準電圧源３の基準電圧Ｖref とな
る。よって、差動増幅器２の出力レベルＶout は、次式
（１）で表される。但し、帰還抵抗Ｒ1 ，Ｒ1 ′の抵抗
値を、Ｒ1 ，Ｒ1 ′とする。 Ｖout ＝Ｖref −ＩIN×｛Ｒ1 ×Ｒ1 ′／（Ｒ1 ＋Ｒ1 ′）｝ ・・・・・・・・・（１）
【００１７】次に、光ディスクのデータを読み込む場合
のように、光電流が小さい場合、制御回路６により、ス
イッチング素子ＳＷ1 ，ＳＷ2 をオン、スイッチング素
子ＳＷ1 ′，ＳＷ2 ′をオフするようにコントロールす
る。これにより、フォトディテクタ１の光電流ＩINは、
スイッチング素子ＳＷ2 を通して、帰還抵抗Ｒ1 に流れ
る。このとき、差動増幅器２の入力バイアス電流を無視
すると、図１のＶＡの電圧は、差動増幅器２の仮想接地
点の電圧なので、ほぼ基準電圧Ｖref となる。よって、
差動増幅器２の出力レベルＶout は、次式（２）で表さ
れる。 Ｖout ＝Ｖref −ＩIN×Ｒ1 ・・・・・・・・・・（２）
のように、光電流が小さい場合、制御回路６により、ス
イッチング素子ＳＷ1 ，ＳＷ2 をオン、スイッチング素
子ＳＷ1 ′，ＳＷ2 ′をオフするようにコントロールす
る。これにより、フォトディテクタ１の光電流ＩINは、
スイッチング素子ＳＷ2 を通して、帰還抵抗Ｒ1 に流れ
る。このとき、差動増幅器２の入力バイアス電流を無視
すると、図１のＶＡの電圧は、差動増幅器２の仮想接地
点の電圧なので、ほぼ基準電圧Ｖref となる。よって、
差動増幅器２の出力レベルＶout は、次式（２）で表さ
れる。 Ｖout ＝Ｖref −ＩIN×Ｒ1 ・・・・・・・・・・（２）
【００１８】以上のように、光電流に応じてゲイン切替
え部４，５の制御回路６による切替え制御によってゲイ
ンを切替えることにより、差動増幅器２の出力を適切な
レベルに設定できる。ここで、式（１），（２）から判
るように差動増幅器２の出力レベルＶout を決定するの
は、帰還抵抗Ｒ1 ，Ｒ1 ′の抵抗値Ｒ1 ，Ｒ1 ′のみと
なり、スイッチング素子のインピーダンス成分による影
響はないので、回路要因による出力誤差を減少させるこ
とができる。
え部４，５の制御回路６による切替え制御によってゲイ
ンを切替えることにより、差動増幅器２の出力を適切な
レベルに設定できる。ここで、式（１），（２）から判
るように差動増幅器２の出力レベルＶout を決定するの
は、帰還抵抗Ｒ1 ，Ｒ1 ′の抵抗値Ｒ1 ，Ｒ1 ′のみと
なり、スイッチング素子のインピーダンス成分による影
響はないので、回路要因による出力誤差を減少させるこ
とができる。
【００１９】次に、第２の実施の形態を図２に基づいて
説明する。この実施の形態は、請求項２に係る発明に対
応するもので、図２に示すように、図１に示した第１の
実施の形態における各スイッチング素子としてＮＭＯＳ
トランジスタを用いているものであり、図１に示した第
１の実施の形態と同一の構成要素には同一符号を付して
示している。すなわち、カソードが電源に接続されてい
るフォトディテクタ１のアノードには、ＮＭＯＳトラン
ジスタＱ２のドレインが接続され、該ＮＭＯＳトランジ
スタＱ２のソースはＮＭＯＳトランジスタＱ１のドレイ
ンと接続され、ＮＭＯＳトランジスタＱ１のソースと差
動増幅器２の反転入力端子が接続されており、同様に、
フォトディテクタ１のアノードにＮＭＯＳトランジスタ
Ｑ２′のドレインが接続され、該ＮＭＯＳトランジスタ
Ｑ２′のソースはＮＭＯＳトランジスタＱ１′のドレイ
ンに接続され、ＮＭＯＳトランジスタＱ１′のソースと
差動増幅器２の反転入力端子が接続されている。帰還抵
抗Ｒ1 は、一端が差動増幅器２の出力端子に接続され、
他端は前記ＮＭＯＳトランジスタＱ２のソースとＮＭＯ
ＳトランジスタＱ１のドレインの接続点に接続されてい
る。帰還抵抗Ｒ1 ′は、一端が差動増幅器２の出力端子
に接続され、他端は前記ＮＭＯＳトランジスタＱ２′の
ソースとＮＭＯＳトランジスタＱ１′のドレインの接続
点に接続されている。そして、ＮＭＯＳトランジスタＱ
１，Ｑ２のゲートは共通にして制御回路６に接続され、
同様にＮＭＯＳトランジスタＱ１′，Ｑ２′のゲートは
共通にして制御回路６に接続されている。
説明する。この実施の形態は、請求項２に係る発明に対
応するもので、図２に示すように、図１に示した第１の
実施の形態における各スイッチング素子としてＮＭＯＳ
トランジスタを用いているものであり、図１に示した第
１の実施の形態と同一の構成要素には同一符号を付して
示している。すなわち、カソードが電源に接続されてい
るフォトディテクタ１のアノードには、ＮＭＯＳトラン
ジスタＱ２のドレインが接続され、該ＮＭＯＳトランジ
スタＱ２のソースはＮＭＯＳトランジスタＱ１のドレイ
ンと接続され、ＮＭＯＳトランジスタＱ１のソースと差
動増幅器２の反転入力端子が接続されており、同様に、
フォトディテクタ１のアノードにＮＭＯＳトランジスタ
Ｑ２′のドレインが接続され、該ＮＭＯＳトランジスタ
Ｑ２′のソースはＮＭＯＳトランジスタＱ１′のドレイ
ンに接続され、ＮＭＯＳトランジスタＱ１′のソースと
差動増幅器２の反転入力端子が接続されている。帰還抵
抗Ｒ1 は、一端が差動増幅器２の出力端子に接続され、
他端は前記ＮＭＯＳトランジスタＱ２のソースとＮＭＯ
ＳトランジスタＱ１のドレインの接続点に接続されてい
る。帰還抵抗Ｒ1 ′は、一端が差動増幅器２の出力端子
に接続され、他端は前記ＮＭＯＳトランジスタＱ２′の
ソースとＮＭＯＳトランジスタＱ１′のドレインの接続
点に接続されている。そして、ＮＭＯＳトランジスタＱ
１，Ｑ２のゲートは共通にして制御回路６に接続され、
同様にＮＭＯＳトランジスタＱ１′，Ｑ２′のゲートは
共通にして制御回路６に接続されている。
【００２０】次に、このように構成されている第２の実
施の形態に係る光電流増幅回路の動作について説明す
る。まず、光ディスクにデータを書き込む場合のよう
に、光電流が大きい場合、制御回路６からの制御信号に
より、ＮＭＯＳトランジスタＱ１，Ｑ２及びＮＭＯＳト
ランジスタＱ１′，Ｑ２′をオンするように、各ＮＭＯ
Ｓトランジスタのゲート電圧をコントロールする。これ
により、フォトディテクタ１の光電流ＩINは、ＮＭＯＳ
トランジスタＱ２，Ｑ２′を通して、帰還抵抗Ｒ1，Ｒ1
′に流れる。このとき、差動増幅器２の入力バイアス
電流を無視すると、図２のＶＡ，ＶＢの電圧、すなわち
ＮＭＯＳトランジスタＱ２のソースとＮＭＯＳトランジ
スタＱ１のドレインの接続点、及びＮＭＯＳトランジス
タＱ２′のソースとＮＭＯＳトランジスタＱ１′のドレ
インの接続点の電圧は、差動増幅器２の仮想接地点の電
圧なので、ほぼ基準電圧Ｖref となる。よって、差動増
幅器２の出力レベルＶout は、次式（３）で表される。 Ｖout ＝Ｖref −ＩIN×｛Ｒ1 ×Ｒ1 ′／（Ｒ1 ＋Ｒ1 ′）｝ ・・・・・・・・・（３）
施の形態に係る光電流増幅回路の動作について説明す
る。まず、光ディスクにデータを書き込む場合のよう
に、光電流が大きい場合、制御回路６からの制御信号に
より、ＮＭＯＳトランジスタＱ１，Ｑ２及びＮＭＯＳト
ランジスタＱ１′，Ｑ２′をオンするように、各ＮＭＯ
Ｓトランジスタのゲート電圧をコントロールする。これ
により、フォトディテクタ１の光電流ＩINは、ＮＭＯＳ
トランジスタＱ２，Ｑ２′を通して、帰還抵抗Ｒ1，Ｒ1
′に流れる。このとき、差動増幅器２の入力バイアス
電流を無視すると、図２のＶＡ，ＶＢの電圧、すなわち
ＮＭＯＳトランジスタＱ２のソースとＮＭＯＳトランジ
スタＱ１のドレインの接続点、及びＮＭＯＳトランジス
タＱ２′のソースとＮＭＯＳトランジスタＱ１′のドレ
インの接続点の電圧は、差動増幅器２の仮想接地点の電
圧なので、ほぼ基準電圧Ｖref となる。よって、差動増
幅器２の出力レベルＶout は、次式（３）で表される。 Ｖout ＝Ｖref −ＩIN×｛Ｒ1 ×Ｒ1 ′／（Ｒ1 ＋Ｒ1 ′）｝ ・・・・・・・・・（３）
【００２１】次に、光ディスクのデータを読み込む場合
のように、光電流が小さい場合、制御回路６により、Ｎ
ＭＯＳトランジスタＱ１，Ｑ２をオン、ＮＭＯＳトラン
ジスタＱ１′，Ｑ２′をオフするように各ＮＭＯＳトラ
ンジスタのゲート電圧をコントロールする。これによ
り、フォトディテクタ１の光電流ＩINは、ＮＭＯＳトラ
ンジスタＱ２を通して、帰還抵抗Ｒ1 に流れる。このと
き、差動増幅器２の入力バイアス電流を無視すると、図
６のＶＡの電圧は、差動増幅器２の仮想接地点の電圧な
ので、ほぼ基準電圧Ｖref となる。よって、差動増幅器
２の出力レベルＶout は、次式（４）で表される。 Ｖout ＝Ｖref −ＩIN×Ｒ1 ・・・・・・・・・・（４）
のように、光電流が小さい場合、制御回路６により、Ｎ
ＭＯＳトランジスタＱ１，Ｑ２をオン、ＮＭＯＳトラン
ジスタＱ１′，Ｑ２′をオフするように各ＮＭＯＳトラ
ンジスタのゲート電圧をコントロールする。これによ
り、フォトディテクタ１の光電流ＩINは、ＮＭＯＳトラ
ンジスタＱ２を通して、帰還抵抗Ｒ1 に流れる。このと
き、差動増幅器２の入力バイアス電流を無視すると、図
６のＶＡの電圧は、差動増幅器２の仮想接地点の電圧な
ので、ほぼ基準電圧Ｖref となる。よって、差動増幅器
２の出力レベルＶout は、次式（４）で表される。 Ｖout ＝Ｖref −ＩIN×Ｒ1 ・・・・・・・・・・（４）
【００２２】以上のように、光電流に応じてゲインを切
替えることにより、差動増幅器２の出力を適切なレベル
に設定できる。ここで、式（３），（４）から判るよう
に差動増幅器２の出力レベルＶout を決定するのは、帰
還抵抗Ｒ1 ，Ｒ1 ′の抵抗値Ｒ1 ，Ｒ1 ′のみとなり、
ＮＭＯＳトランジスタのインピーダンス成分による影響
はないので、各ＮＭＯＳトランジスタはサイズを小さく
することが可能である。したがって、比較的小さい集積
化規模で、スイッチング素子による出力誤差の少ない光
電流増幅回路を実現できる。なお、スイッチング素子を
構成しているＮＭＯＳトランジスタＱ１，Ｑ１′は、Ｐ
ＭＯＳトランジスタを用いて構成してもよい。
替えることにより、差動増幅器２の出力を適切なレベル
に設定できる。ここで、式（３），（４）から判るよう
に差動増幅器２の出力レベルＶout を決定するのは、帰
還抵抗Ｒ1 ，Ｒ1 ′の抵抗値Ｒ1 ，Ｒ1 ′のみとなり、
ＮＭＯＳトランジスタのインピーダンス成分による影響
はないので、各ＮＭＯＳトランジスタはサイズを小さく
することが可能である。したがって、比較的小さい集積
化規模で、スイッチング素子による出力誤差の少ない光
電流増幅回路を実現できる。なお、スイッチング素子を
構成しているＮＭＯＳトランジスタＱ１，Ｑ１′は、Ｐ
ＭＯＳトランジスタを用いて構成してもよい。
【００２３】次に、第３の実施の形態を図３に基づいて
説明する。この実施の形態は、請求項３に係る発明に対
応するもので、図３に示すように、図１，図２に示した
各実施の形態における差動増幅器の差動入力段に用いる
トランジスタを、ＭＯＳトランジスタで構成するもので
あり、図１又は図２に示した実施の形態と同一又は対応
する構成要素には同一符号を付して示している。前記第
１及び第２の実施の形態の説明では、差動増幅器２の入
力バイアス電流を無視していたが、差動増幅器２の入力
バイアス電流が大きい場合、ＮＭＯＳトランジスタＱ
１，又は、ＮＭＯＳトランジスタＱ１′に入力バイアス
電流が流れることで、各ＮＭＯＳトランジスタのインピ
ーダンス成分の影響により、出力誤差要因となる場合が
考えられる。このため差動増幅器２の差動入力段２−１
を構成するトランジスタにＭＯＳトランジスタを用いる
ことにより、入力バイアス電流がなくなるので、ＮＭＯ
ＳトランジスタＱ１，又はＮＭＯＳトランジスタＱ１′
に入力バイアス電流が流れなくなり、各ＮＭＯＳトラン
ジスタのインピーダンス成分による出力誤差要因防ぐこ
とができる。
説明する。この実施の形態は、請求項３に係る発明に対
応するもので、図３に示すように、図１，図２に示した
各実施の形態における差動増幅器の差動入力段に用いる
トランジスタを、ＭＯＳトランジスタで構成するもので
あり、図１又は図２に示した実施の形態と同一又は対応
する構成要素には同一符号を付して示している。前記第
１及び第２の実施の形態の説明では、差動増幅器２の入
力バイアス電流を無視していたが、差動増幅器２の入力
バイアス電流が大きい場合、ＮＭＯＳトランジスタＱ
１，又は、ＮＭＯＳトランジスタＱ１′に入力バイアス
電流が流れることで、各ＮＭＯＳトランジスタのインピ
ーダンス成分の影響により、出力誤差要因となる場合が
考えられる。このため差動増幅器２の差動入力段２−１
を構成するトランジスタにＭＯＳトランジスタを用いる
ことにより、入力バイアス電流がなくなるので、ＮＭＯ
ＳトランジスタＱ１，又はＮＭＯＳトランジスタＱ１′
に入力バイアス電流が流れなくなり、各ＮＭＯＳトラン
ジスタのインピーダンス成分による出力誤差要因防ぐこ
とができる。
【００２４】なお、上記各実施の形態では、ゲイン切替
え部を２組設けた場合を示し説明を行ったが、３組以上
設けた場合も同様の効果が得られる。また、各実施の形
態では、光電流をフォトディテクタのアノードから得る
例を示しているが、光電流をフォトディテクタのカソー
ドから得るように構成した場合も同様の効果が得られ
る。その場合、第２あるいは第３の実施の形態でスイッ
チング素子を構成するＮＭＯＳトランジスタの代わり
に、ＰＭＯＳトランジスタを使用してもよい。
え部を２組設けた場合を示し説明を行ったが、３組以上
設けた場合も同様の効果が得られる。また、各実施の形
態では、光電流をフォトディテクタのアノードから得る
例を示しているが、光電流をフォトディテクタのカソー
ドから得るように構成した場合も同様の効果が得られ
る。その場合、第２あるいは第３の実施の形態でスイッ
チング素子を構成するＮＭＯＳトランジスタの代わり
に、ＰＭＯＳトランジスタを使用してもよい。
【００２５】
【発明の効果】以上実施の形態に基づいて説明したよう
に、請求項１に係る発明によれば、出力電圧はスイッチ
ング素子による影響はなくなり、選択されたゲイン切替
え部の帰還抵抗の値のみにより決定されるので、回路要
因による出力誤差を減少させることができる。また請求
項２に係る発明によれば、スイッチング素子を構成する
ＭＯＳトランジスタのサイズを小さくすることが可能な
ので、集積化規模を大幅に小さくできる。また請求項３
に係る発明によれば、第２のスイッチング素子に流れて
いた差動増幅器の入力バイアス電流による影響がなくな
るため、より出力誤差を減少させることができる。
に、請求項１に係る発明によれば、出力電圧はスイッチ
ング素子による影響はなくなり、選択されたゲイン切替
え部の帰還抵抗の値のみにより決定されるので、回路要
因による出力誤差を減少させることができる。また請求
項２に係る発明によれば、スイッチング素子を構成する
ＭＯＳトランジスタのサイズを小さくすることが可能な
ので、集積化規模を大幅に小さくできる。また請求項３
に係る発明によれば、第２のスイッチング素子に流れて
いた差動増幅器の入力バイアス電流による影響がなくな
るため、より出力誤差を減少させることができる。
【図１】本発明に係わる光電流増幅回路の第１の実施の
形態を示す回路構成図である。
形態を示す回路構成図である。
【図２】本発明に係わる光電流増幅回路の第２の実施の
形態を示す回路構成図である。
形態を示す回路構成図である。
【図３】本発明に係わる光電流増幅回路の第３の実施の
形態を示す回路構成図である。
形態を示す回路構成図である。
【図４】従来の光電流増幅回路の回路構成図である。
【図５】従来の光電流増幅回路のゲイン切替え部の構成
例を示す図である。
例を示す図である。
【図６】従来の光電流増幅回路のゲイン切替え部の他の
構成例を示す図である。
構成例を示す図である。
１ フォトディテクタ ２ 差動増幅器 ２−１ 差動入力段 ３ 基準電圧源 ４ 第１のゲイン切替え部 ５ 第２のゲイン切替え部 ６ 制御回路
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5D119 AA06 AA23 BA01 BB02 BB03 DA01 HA12 HA44 HA68 5J066 AA01 AA12 AA56 CA88 CA92 FA17 HA02 HA10 HA17 HA19 HA25 HA38 HA39 HA44 KA05 MA11 ND01 ND22 ND23 TA01 5J092 AA01 AA12 AA56 CA88 CA92 FA17 HA02 HA10 HA17 HA19 HA25 HA38 HA39 HA44 KA05 MA11 TA01 UL02
Claims (3)
- 【請求項１】 反転入力端子に光電変換素子を接続した
差動増幅器と、該差動増幅器の出力端子と反転入力端子
との間に設けられた抵抗とを有し、前記光電変換素子か
らの光電流を前記抵抗により電流電圧変換する光電流増
幅回路において、前記光電変換素子と前記差動増幅器の
反転入力端子の間に直列に接続される第１のスイッチン
グ素子と第２のスイッチング素子と、一端が前記差動増
幅器の出力端子に接続され他端が前記第１のスイッチン
グ素子と第２のスイッチング素子の共通接続点に接続さ
れている抵抗とからなるゲイン切替え部を少なくとも２
組有し、前記第１及び第２のスイッチング素子を制御回
路によりコントロールしてゲインの切替えを行うように
構成していることを特徴とする光電流増幅回路。 - 【請求項２】 前記第１及び第２のスイッチング素子を
ＭＯＳトランジスタで構成していることを特徴とする請
求項１に係る光電流増幅回路。 - 【請求項３】 前記差動増幅器は、差動入力段をＭＯＳ
トランジスタで構成していることを特徴とする請求項１
又は２に係る光電流増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001183037A JP2002374130A (ja) | 2001-06-18 | 2001-06-18 | 光電流増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001183037A JP2002374130A (ja) | 2001-06-18 | 2001-06-18 | 光電流増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002374130A true JP2002374130A (ja) | 2002-12-26 |
Family
ID=19023041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001183037A Withdrawn JP2002374130A (ja) | 2001-06-18 | 2001-06-18 | 光電流増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002374130A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008118352A (ja) * | 2006-11-02 | 2008-05-22 | Matsushita Electric Ind Co Ltd | 受光増幅装置 |
| US7466204B2 (en) | 2004-06-11 | 2008-12-16 | Panasonic Corporation | Differential amplifier circuit, operational amplifier circuit, light-receiving amplifier circuit using the same, function selection circuit, and light-receiving circuit using the same |
| US7859342B2 (en) | 2005-10-25 | 2010-12-28 | Panasonic Corporation | Differential amplifier circuit, operational amplifier circuit, light-receiving amplifier circuit using the same, function selection circuit, and light-receiving circuit using the same |
| JP2011155699A (ja) * | 2011-04-28 | 2011-08-11 | Nippon Telegr & Teleph Corp <Ntt> | トランスインピーダンスアンプ |
-
2001
- 2001-06-18 JP JP2001183037A patent/JP2002374130A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7466204B2 (en) | 2004-06-11 | 2008-12-16 | Panasonic Corporation | Differential amplifier circuit, operational amplifier circuit, light-receiving amplifier circuit using the same, function selection circuit, and light-receiving circuit using the same |
| US7859342B2 (en) | 2005-10-25 | 2010-12-28 | Panasonic Corporation | Differential amplifier circuit, operational amplifier circuit, light-receiving amplifier circuit using the same, function selection circuit, and light-receiving circuit using the same |
| JP2008118352A (ja) * | 2006-11-02 | 2008-05-22 | Matsushita Electric Ind Co Ltd | 受光増幅装置 |
| JP2011155699A (ja) * | 2011-04-28 | 2011-08-11 | Nippon Telegr & Teleph Corp <Ntt> | トランスインピーダンスアンプ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080902 |